JPH0653975A - ループネットワークにおけるアドレス制御方式 - Google Patents
ループネットワークにおけるアドレス制御方式Info
- Publication number
- JPH0653975A JPH0653975A JP4100100A JP10010092A JPH0653975A JP H0653975 A JPH0653975 A JP H0653975A JP 4100100 A JP4100100 A JP 4100100A JP 10010092 A JP10010092 A JP 10010092A JP H0653975 A JPH0653975 A JP H0653975A
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- control
- signal
- node
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【目的】ループネットワークにおける制御方式におい
て、各スレーブノードに対するアドレス設定の二重設定
などの誤設定を防止する。 【構成】マスタノード１よりＣＲＶ方式により制御信号
が転送される。この制御信号は制御要求アドレス信号と
制御要求信号とに分かれており制御要求アドレス信号の
みは各ノードを通過するたびにアクティブビットの位置
がシフトされて行く。この制御要求アドレス信号と制御
要求信号のアクティブビットとの位置が一致したノード
において制御が遂行される。従って各スレーブノードに
おいては、自分のアドレスを認識することが簡単とな
り、アドレス設定も不要となる。
て、各スレーブノードに対するアドレス設定の二重設定
などの誤設定を防止する。 【構成】マスタノード１よりＣＲＶ方式により制御信号
が転送される。この制御信号は制御要求アドレス信号と
制御要求信号とに分かれており制御要求アドレス信号の
みは各ノードを通過するたびにアクティブビットの位置
がシフトされて行く。この制御要求アドレス信号と制御
要求信号のアクティブビットとの位置が一致したノード
において制御が遂行される。従って各スレーブノードに
おいては、自分のアドレスを認識することが簡単とな
り、アドレス設定も不要となる。
Description
【０００１】
【産業上の利用分野】本発明はマスタノードでスレーブ
ノードを制御するループネットワークにおけるアドレス
制御方式に関する。
ノードを制御するループネットワークにおけるアドレス
制御方式に関する。
【０００２】
【従来の技術】従来のループネットワークにおける制御
方式では、複数のスレーブノードをマスタノードがアド
レスで管理しており、マスタノードからのアドレス指定
に関する制御要求時には該当するスレーブノードのアド
レスを付加して制御要求信号をループ内に転送する方式
をとっている。
方式では、複数のスレーブノードをマスタノードがアド
レスで管理しており、マスタノードからのアドレス指定
に関する制御要求時には該当するスレーブノードのアド
レスを付加して制御要求信号をループ内に転送する方式
をとっている。
【０００３】
【発明が解決しようとする課題】従来のループネットワ
ークの制御方式では、アドレスが誤って二重設定された
場合など、不要な切替動作等の誤動作が発生するので何
らかのアドレス設定保護を設けなければならないという
問題があった。
ークの制御方式では、アドレスが誤って二重設定された
場合など、不要な切替動作等の誤動作が発生するので何
らかのアドレス設定保護を設けなければならないという
問題があった。
【０００４】
【課題を解決するための手段】本発明のループネットワ
ークにおけるアドレス制御方式は、マスタノードを親局
とし複数のスレーブノードが接続されたループネットワ
ークの前記マスタノードが所定の前記スレーブノードを
呼出し通信するための制御方式において、前記マスタノ
ードは前記スレーブノードの位置をカウントする第１の
制御信号と前記スレーブノードを指定する第２の制御信
号とから構成される制御信号を送出し、各前記スレーブ
ノードは前記制御信号を受信し、前記第１および第２の
制御信号のアクティブビットの位置を比較し一致した場
合は自局制御信号と判断し不一致の場合は他局制御信号
と判断すると共に前記第１の制御信号のアクティブビッ
トに対し１ビット遅延を与え、後続の前記スレーブノー
ドに再送する。
ークにおけるアドレス制御方式は、マスタノードを親局
とし複数のスレーブノードが接続されたループネットワ
ークの前記マスタノードが所定の前記スレーブノードを
呼出し通信するための制御方式において、前記マスタノ
ードは前記スレーブノードの位置をカウントする第１の
制御信号と前記スレーブノードを指定する第２の制御信
号とから構成される制御信号を送出し、各前記スレーブ
ノードは前記制御信号を受信し、前記第１および第２の
制御信号のアクティブビットの位置を比較し一致した場
合は自局制御信号と判断し不一致の場合は他局制御信号
と判断すると共に前記第１の制御信号のアクティブビッ
トに対し１ビット遅延を与え、後続の前記スレーブノー
ドに再送する。
【０００５】また、具体的には例えば前記制御信号はＣ
ＲＶ（Ｃｏｌｅ Ｒｕｌｅ Ｖｉｏｌａｔｉｏｎ）方式
の信号を用い、各前記スレーブノードは伝送路からの信
号を入力し前記制御信号を出力するＣＲＶ検出部と、前
記制御信号を入力し前記第１および第２の制御信号のア
クティブビットの位置を比較し自局制御信号を識別する
制御要求比較部と、前記制御信号を入力し第１の制御信
号のアクティブビットのみを１ビット遅延させる遅延部
と、前記ビット遅延部の出力する制御信号を伝送路に送
出するＣＲＶ挿入部とを備える構成である。
ＲＶ（Ｃｏｌｅ Ｒｕｌｅ Ｖｉｏｌａｔｉｏｎ）方式
の信号を用い、各前記スレーブノードは伝送路からの信
号を入力し前記制御信号を出力するＣＲＶ検出部と、前
記制御信号を入力し前記第１および第２の制御信号のア
クティブビットの位置を比較し自局制御信号を識別する
制御要求比較部と、前記制御信号を入力し第１の制御信
号のアクティブビットのみを１ビット遅延させる遅延部
と、前記ビット遅延部の出力する制御信号を伝送路に送
出するＣＲＶ挿入部とを備える構成である。
【０００６】
【実施例】次に本発明の一実施例について、図面を参照
して説明する。図１は本発明の一実施例のブロック図で
ある。また図２は本発明の動作を示すタイムチャートで
ある。図１は、マスタノード１を親局とし、第１〜第Ｎ
のスレーブノード２〜５で示すＮ個のスレーブノードが
接続されるループネットワークのブロック図である。マ
スタノード１が制御を行う際、伝送路に出力する制御信
号は、ＣＭＩ（Ｃｏｄｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏ
ｎ）符号則のバイオレーション（以下ＣＲＶと称する）
方式により転送され、制御要求アドレス信号と制御要求
信号の２ブロックで構成される。各ブロックは、スレー
ブノードの総数に等しいＮビット分が確保されており、
合計２ＮビットのＣＲＶデータが転送される。
して説明する。図１は本発明の一実施例のブロック図で
ある。また図２は本発明の動作を示すタイムチャートで
ある。図１は、マスタノード１を親局とし、第１〜第Ｎ
のスレーブノード２〜５で示すＮ個のスレーブノードが
接続されるループネットワークのブロック図である。マ
スタノード１が制御を行う際、伝送路に出力する制御信
号は、ＣＭＩ（Ｃｏｄｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏ
ｎ）符号則のバイオレーション（以下ＣＲＶと称する）
方式により転送され、制御要求アドレス信号と制御要求
信号の２ブロックで構成される。各ブロックは、スレー
ブノードの総数に等しいＮビット分が確保されており、
合計２ＮビットのＣＲＶデータが転送される。
【０００７】第１〜第Ｎのスレーブノード２〜５は各々
同一の構成であるので第１のスレーブノード２について
その構成を説明する。伝送路からの主信号を入力し、Ｃ
ＲＶ検出部２１で制御信号のＣＲＶデータが検出され制
御要求検出部２２に入力される。制御要求検出部では制
御要求アドレス信号のアクティブビットの位置と制御要
求信号のアクティブビットの位置とが一致している場
合、マスタノード１からの制御要求があったと認識す
る。制御の種別については、従来どおり主信号内部に直
接多重化されたオーバヘッド部に挿入する方法等が考え
られるがこの場合、オーバヘッド部内の制御種別を示す
データは、全スレーブノードで共有することができる。
しかし実際に制御を遂行するスレーブノードは、前述し
たようにマスタノード１からの制御要求のあったノード
のみである。
同一の構成であるので第１のスレーブノード２について
その構成を説明する。伝送路からの主信号を入力し、Ｃ
ＲＶ検出部２１で制御信号のＣＲＶデータが検出され制
御要求検出部２２に入力される。制御要求検出部では制
御要求アドレス信号のアクティブビットの位置と制御要
求信号のアクティブビットの位置とが一致している場
合、マスタノード１からの制御要求があったと認識す
る。制御の種別については、従来どおり主信号内部に直
接多重化されたオーバヘッド部に挿入する方法等が考え
られるがこの場合、オーバヘッド部内の制御種別を示す
データは、全スレーブノードで共有することができる。
しかし実際に制御を遂行するスレーブノードは、前述し
たようにマスタノード１からの制御要求のあったノード
のみである。
【０００８】制御要求検出部で検出された制御信号は、
ビット遅延部２３に入力される。ビット遅延部２３で
は、制御要求アドレス信号のＮビットに対して１ビット
遅延を挿入し、制御要求信号とともに、ＣＲＶ挿入部２
４に出力する。ＣＲＶ挿入部２４では、この制御信号を
ＣＲＶ方式で主信号に重畳する。
ビット遅延部２３に入力される。ビット遅延部２３で
は、制御要求アドレス信号のＮビットに対して１ビット
遅延を挿入し、制御要求信号とともに、ＣＲＶ挿入部２
４に出力する。ＣＲＶ挿入部２４では、この制御信号を
ＣＲＶ方式で主信号に重畳する。
【０００９】次に図２のタイムチャートを参照して動作
を説明する。マスタノード１から第３のスレーブノード
４に対して制御を行う場合を例にとる。先に述べたよう
に主信号に重畳される制御信号のＣＲＶデータは、制御
要求アドレス信号部と制御要求信号部の２ブロックより
構成される。マスタノード１から出力される各制御信号
のアクティブビットの位置は制御要求アドレス信号の先
頭ビット１と、制御要求信号２の第２ビットである。第
１のスレーブノード２においては、入力された制御要求
アドレス信号３と制御要求信号部４とのアクティブビッ
ト位置が一致していないため、制御要求はないものと判
断される。次に、制御要求アドレス信号３のデータに対
し１ビットの遅延を挿入し制御要求アドレス信号５とし
て伝送路に出力する。同様に第２のスレーブノード３に
おいても制御要求は認識されず制御要求アドレス信号部
のデータがさらに１ビット遅延され制御要求アドレス信
号８として出力される。
を説明する。マスタノード１から第３のスレーブノード
４に対して制御を行う場合を例にとる。先に述べたよう
に主信号に重畳される制御信号のＣＲＶデータは、制御
要求アドレス信号部と制御要求信号部の２ブロックより
構成される。マスタノード１から出力される各制御信号
のアクティブビットの位置は制御要求アドレス信号の先
頭ビット１と、制御要求信号２の第２ビットである。第
１のスレーブノード２においては、入力された制御要求
アドレス信号３と制御要求信号部４とのアクティブビッ
ト位置が一致していないため、制御要求はないものと判
断される。次に、制御要求アドレス信号３のデータに対
し１ビットの遅延を挿入し制御要求アドレス信号５とし
て伝送路に出力する。同様に第２のスレーブノード３に
おいても制御要求は認識されず制御要求アドレス信号部
のデータがさらに１ビット遅延され制御要求アドレス信
号８として出力される。
【００１０】このようにして、制御要求アドレス信号部
のみスレーブノードを通るたびに１ビット遅延される。
第３のスレーブノード４においては、制御要求アドレス
信号９と制御要求信号１０のアクティブビットの位置が
一致するためマスタノードからの制御要求があることを
認識できる。以上のとおり、各スレーブノードでは自分
のアドレスを意識することなく制御が遂行される。
のみスレーブノードを通るたびに１ビット遅延される。
第３のスレーブノード４においては、制御要求アドレス
信号９と制御要求信号１０のアクティブビットの位置が
一致するためマスタノードからの制御要求があることを
認識できる。以上のとおり、各スレーブノードでは自分
のアドレスを意識することなく制御が遂行される。
【００１１】
【発明の効果】以上説明したように本発明は、マスタノ
ードがＣＲＶ方式の制御信号を用い、この制御信号とし
て制御要求アドレス信号と制御要求信号の２種類のデー
タを転送し、各スレーブノードにおいて通過する制御要
求アドレス信号のアクティブビットの位置を、１ビット
ずつ遅延させることにより制御要求アドレス信号と制御
要求信号のアクティブビットの位相が一致したスレーブ
ノードにおいて制御が遂行されるようになっている。従
って各ノードは、自らのアドレス値を認識することが簡
単となり、またアドレス設定が必要ないため、アドレス
の二重設定時の誤動作が生じる恐れや二重設定に対する
保護をもうける必要がなく、従って動作の安定化と回路
の簡略化にも役立つ効果がある。
ードがＣＲＶ方式の制御信号を用い、この制御信号とし
て制御要求アドレス信号と制御要求信号の２種類のデー
タを転送し、各スレーブノードにおいて通過する制御要
求アドレス信号のアクティブビットの位置を、１ビット
ずつ遅延させることにより制御要求アドレス信号と制御
要求信号のアクティブビットの位相が一致したスレーブ
ノードにおいて制御が遂行されるようになっている。従
って各ノードは、自らのアドレス値を認識することが簡
単となり、またアドレス設定が必要ないため、アドレス
の二重設定時の誤動作が生じる恐れや二重設定に対する
保護をもうける必要がなく、従って動作の安定化と回路
の簡略化にも役立つ効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】図１の動作を説明したタイムチャートである。
１ マスタノード ２〜５ 第１〜第Ｎのスレーブノード ２１ ＣＲＶ検出部 ２２ 制御要求検出部 ２３ ビット遅延部 ２４ ＣＲＶ挿入部
Claims (2)
- 【請求項１】 マスタノードを親局とし複数のスレーブ
ノードが接続されたループネットワークの前記マスタノ
ードが所定の前記ストーブノードを呼出し通信するため
のアドレス制御方式において、前記マスタノードは前記
スレーブノードの位置をカウントする第１の制御信号と
前記スレーブノードを指定する第２の制御信号とから構
成される制御信号を送出し、各前記スレーブノードは前
記制御信号を受信し前記第１および第２の制御信号のア
クティブビットの位置を比較し一致した場合は自局制御
信号と判断し不一致の場合は他局制御信号と判断すると
共に前記第１の制御信号のアクティブビットに対して１
ビット遅延を与え後続の前記スレーブノードに再送する
ことを特徴とするループネットワークにおける制御方
式。 - 【請求項２】 前記制御信号はＣＲＶ（Ｃｏｌｅ Ｒｕ
ｌｅ Ｖｉｏｌａｔｉｏｎ）方式の信号を用い、各前記
スレーブノードは伝送路からの信号を入力し前記制御信
号を出力するＣＲＶ検出部と、前記制御信号を入力して
前記第１および第２の制御信号のアクティブビットの位
置を比較し自局制御信号を識別する制御要求比較部と、
前記制御信号を入力し第１の制御信号のアクティブビッ
トのみを１ビット遅延させる遅延部と、前記ビット遅延
部の出力する制御信号を伝送路に送出するＣＲＶ挿入部
とを備えることを特徴とする請求項１記載のループネッ
トワークにおける制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4100100A JPH0653975A (ja) | 1992-04-21 | 1992-04-21 | ループネットワークにおけるアドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4100100A JPH0653975A (ja) | 1992-04-21 | 1992-04-21 | ループネットワークにおけるアドレス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653975A true JPH0653975A (ja) | 1994-02-25 |
Family
ID=14264984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4100100A Withdrawn JPH0653975A (ja) | 1992-04-21 | 1992-04-21 | ループネットワークにおけるアドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653975A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102541001A (zh) * | 2010-12-15 | 2012-07-04 | 株式会社日立制作所 | 控制系统以及控制系统的节点地址设定方法 |
-
1992
- 1992-04-21 JP JP4100100A patent/JPH0653975A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102541001A (zh) * | 2010-12-15 | 2012-07-04 | 株式会社日立制作所 | 控制系统以及控制系统的节点地址设定方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4885742A (en) | Node apparatus and communication network | |
| US5003533A (en) | Node processing system | |
| US4354267A (en) | Data transmission system utilizing loop transmission lines between terminal units | |
| EP0123507B1 (en) | Data communication system and apparatus | |
| US5062104A (en) | Digital service unit for connecting data processing equipment to a telephone system based computer network | |
| JPH0241221B2 (ja) | ||
| KR100279207B1 (ko) | 통신제어유닛및메세지전송방법 | |
| RU2587407C2 (ru) | Многокольцевая сеть ethernet и способ ее защиты | |
| US5706422A (en) | Method of locating fault of communication system | |
| US7162544B2 (en) | Message transfer method and apparatus | |
| JPH0653975A (ja) | ループネットワークにおけるアドレス制御方式 | |
| EP1488576B1 (en) | Self-routing, star-coupler-based communication network | |
| JP2551143B2 (ja) | Ａｔｍスイッチ通話路障害検出システム | |
| KR100231286B1 (ko) | 패킷 라우터장치 | |
| JP2756002B2 (ja) | ローカルエリア網のフレーム伝送方式 | |
| JP2518517B2 (ja) | 通信バス監視装置 | |
| JP2786101B2 (ja) | バス障害検出方式 | |
| JP2655460B2 (ja) | クロック切り替え方式 | |
| JP3221259B2 (ja) | バス型二重化伝送装置 | |
| JPS59200365A (ja) | 制御情報転送方式 | |
| AU3798693A (en) | Accelerated token ring network | |
| JPS6342990B2 (ja) | ||
| JPS6294037A (ja) | ト−クンリング通信方式 | |
| JPH0372736A (ja) | フレーム同期方式 | |
| JP2001186581A (ja) | 障害検出装置及び障害検出方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |