JPH0654475B2 - 遷移の誤りを検出する装置 - Google Patents
遷移の誤りを検出する装置Info
- Publication number
- JPH0654475B2 JPH0654475B2 JP62262966A JP26296687A JPH0654475B2 JP H0654475 B2 JPH0654475 B2 JP H0654475B2 JP 62262966 A JP62262966 A JP 62262966A JP 26296687 A JP26296687 A JP 26296687A JP H0654475 B2 JPH0654475 B2 JP H0654475B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- transition
- gate
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Detection And Correction Of Errors (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は電子装置間の通信に関し、具体的にはディジタ
ル・データの伝送中に誤りを検出する方法と装置に関す
る。
ル・データの伝送中に誤りを検出する方法と装置に関す
る。
Ｂ．従来の技術 大型ディジタル・システムでは、あるサブシステムの状
況を別のサブシステムに伝達する信号が本物であること
がシステムの誤りのない動作にとってとくに重要であ
る。外部ソースおよびディジタル装置内で発生する切換
過渡電流からのノイズがディジタル・コンピュータ環境
に導入されることがよくある。同様に、ノイズは通信回
線にもしばしば導入され、こうしたノイズは人為的また
は自然に環境内に生じる。ディジタル・システムでは、
特に、こうしたノイズはデータまたは命令として解釈さ
れ、不正確な結果またはシステムの破局的な破壊を招く
ことがある。したがって、送信された信号が実際に正確
に受信されたことを確認できることが重要である。
況を別のサブシステムに伝達する信号が本物であること
がシステムの誤りのない動作にとってとくに重要であ
る。外部ソースおよびディジタル装置内で発生する切換
過渡電流からのノイズがディジタル・コンピュータ環境
に導入されることがよくある。同様に、ノイズは通信回
線にもしばしば導入され、こうしたノイズは人為的また
は自然に環境内に生じる。ディジタル・システムでは、
特に、こうしたノイズはデータまたは命令として解釈さ
れ、不正確な結果またはシステムの破局的な破壊を招く
ことがある。したがって、送信された信号が実際に正確
に受信されたことを確認できることが重要である。
信号が正確に送信されたことを確認するために従来技術
では少なくとも３種の回路と方法が用いられてきた。１
つの方法では、検査を必要とする信号を１本だけのワイ
ヤではなく２本のワイヤを介して送る。すなわち、受信
側で両方の信号の単純な比較が行なえる。両方の受信信
号が異なっている場合、送信中に誤りが発生したのであ
り、適切な訂正動作が実施できる。
では少なくとも３種の回路と方法が用いられてきた。１
つの方法では、検査を必要とする信号を１本だけのワイ
ヤではなく２本のワイヤを介して送る。すなわち、受信
側で両方の信号の単純な比較が行なえる。両方の受信信
号が異なっている場合、送信中に誤りが発生したのであ
り、適切な訂正動作が実施できる。
しばしば、ある種のシステムは信号をどちらかの方向に
引っ張る傾向にある。すなわち、そのシステムは、たと
えば、実際に信号の論理値が１のときに信号を論理値０
にしたり、またはその逆を行なったりする誤りの発生を
助長することがある。こうしたシステムは、基本的２ワ
イヤ・システムの改良型で、送信しようとする信号を取
り出しそれと同時にその信号の反転バージョンを送信す
ることにより補償することができる。こうした両方のシ
ステムは、余分な信号の送信用の追加線の使用が必要で
ある。
引っ張る傾向にある。すなわち、そのシステムは、たと
えば、実際に信号の論理値が１のときに信号を論理値０
にしたり、またはその逆を行なったりする誤りの発生を
助長することがある。こうしたシステムは、基本的２ワ
イヤ・システムの改良型で、送信しようとする信号を取
り出しそれと同時にその信号の反転バージョンを送信す
ることにより補償することができる。こうした両方のシ
ステムは、余分な信号の送信用の追加線の使用が必要で
ある。
当技術で周知の他の方法は、複数の信号を装置間で送信
するときに使用されるパリティ信号の送信である。こう
した信号のビットを加算して、ビット合計が偶数になる
かそれとも奇数になるかに応じてパリティ信号を生成
し、そのパリティ信号を検査が必要な信号と一緒に送信
することができる。これらの信号の奇数個が誤りである
場合、送信誤りが検出できる。また、それにはパリティ
・ビットまたは信号の送信用に別の専用線を使用するこ
とがしばしば必要である。
するときに使用されるパリティ信号の送信である。こう
した信号のビットを加算して、ビット合計が偶数になる
かそれとも奇数になるかに応じてパリティ信号を生成
し、そのパリティ信号を検査が必要な信号と一緒に送信
することができる。これらの信号の奇数個が誤りである
場合、送信誤りが検出できる。また、それにはパリティ
・ビットまたは信号の送信用に別の専用線を使用するこ
とがしばしば必要である。
実装上の拘束条件により、従来の誤り検出／訂正方式
（パリティ線など）がしばしば使用できなくなる。これ
らの方式には冗長度を組み込むために追加ワイヤが必要
であるが、それに利用できる余地がないことがしばしば
であるためである。
（パリティ線など）がしばしば使用できなくなる。これ
らの方式には冗長度を組み込むために追加ワイヤが必要
であるが、それに利用できる余地がないことがしばしば
であるためである。
第３の種類の誤り検出装置では、ただ１本のワイヤを使
用するが、余分の誤りコードが追加される。これらのシ
ステムでは、データの流れが一連の周期的時間スライス
に分割される。誤り検出コードが、各時間スライス内に
データに追加され、それが元のデータと一緒に送信され
る。それには追加される情報を収容できるようにコード
化信号の伝送速度をより速くすることが必要である。
用するが、余分の誤りコードが追加される。これらのシ
ステムでは、データの流れが一連の周期的時間スライス
に分割される。誤り検出コードが、各時間スライス内に
データに追加され、それが元のデータと一緒に送信され
る。それには追加される情報を収容できるようにコード
化信号の伝送速度をより速くすることが必要である。
これらのシステムは、それが組み込まれるシステムの性
能を低下させるという固有の欠点を持っている。たとえ
ば、時間スライスの期間よりも長い時間に渡ってデータ
が安定しているシステムでは、たとえデータ遷移がなく
とも、各時間スライスの間に、新しい信号にコードを追
加して送られなければならない。すなわち、システムが
誤り検査を必要としていないときでさえ、こうした誤り
検査信号に回路時間とオーバーヘッドがかかる。
能を低下させるという固有の欠点を持っている。たとえ
ば、時間スライスの期間よりも長い時間に渡ってデータ
が安定しているシステムでは、たとえデータ遷移がなく
とも、各時間スライスの間に、新しい信号にコードを追
加して送られなければならない。すなわち、システムが
誤り検査を必要としていないときでさえ、こうした誤り
検査信号に回路時間とオーバーヘッドがかかる。
さらに、こうしたシステムは、受信機と送信機を両方と
も同じ時間スライスに設定しなければならないので、本
当は非同期ではない。さらに、時間スライスの長さの選
択が通常は制限されている。
も同じ時間スライスに設定しなければならないので、本
当は非同期ではない。さらに、時間スライスの長さの選
択が通常は制限されている。
米国特許第４０２０２８２号では、高密度磁気記録とデ
ータ送信に適用可能なデータ処理システムが記録されて
いる。このシステムでは、ディジタル・データが多レベ
ル・ゼロ平均ワードに変換され、それらのワードはそれ
が表すビット数よりも多数の時間スロットを占有する。
信号スペクトルの電力密度を増加させたワードは、異な
るワード間の相違を表す。記録または送信の後、信号が
検出され、その合計がゼロとなるサンプルが占める時間
スロット中に発生する検出信号のサンプルの振幅特性に
したがって復号される。具体的には、そのシステムはす
べての４ビット２進数を同じ数の１と０をもつ６ビット
の列に変換する。
ータ送信に適用可能なデータ処理システムが記録されて
いる。このシステムでは、ディジタル・データが多レベ
ル・ゼロ平均ワードに変換され、それらのワードはそれ
が表すビット数よりも多数の時間スロットを占有する。
信号スペクトルの電力密度を増加させたワードは、異な
るワード間の相違を表す。記録または送信の後、信号が
検出され、その合計がゼロとなるサンプルが占める時間
スロット中に発生する検出信号のサンプルの振幅特性に
したがって復号される。具体的には、そのシステムはす
べての４ビット２進数を同じ数の１と０をもつ６ビット
の列に変換する。
米国特許第４００７４２１号には、各非同期遷移が２ビ
ット２進コードにコード化されるというシステムが記載
されている。非同期２進信号の連続する間隔で遷移が発
生したかどうかが検査され、各遷移が２ビット２進コー
ド・ワードにコード化される。時間の所定の間隔内に２
つの遷移が発生すると、非同期信号が歪んでいることを
示す。最初の遷移に応答して第１のコード・ワードが生
成され、実際に発生した時間間隔内に最初の遷移が発生
したことを遠隔復号装置に知らせる。第２の遷移に応答
して第２のコード・ワードが生成され、第２の遷移が実
際に発生した時間間隔の直後の時間間隔中に、第２の遷
移が発生したことを遠隔復号装置に知らせる。極性情報
が周期的に復号装置に送信され、復号装置によって再生
された非同期信号の極性が元の非同期信号の極性と同じ
であることを保証する。
ット２進コードにコード化されるというシステムが記載
されている。非同期２進信号の連続する間隔で遷移が発
生したかどうかが検査され、各遷移が２ビット２進コー
ド・ワードにコード化される。時間の所定の間隔内に２
つの遷移が発生すると、非同期信号が歪んでいることを
示す。最初の遷移に応答して第１のコード・ワードが生
成され、実際に発生した時間間隔内に最初の遷移が発生
したことを遠隔復号装置に知らせる。第２の遷移に応答
して第２のコード・ワードが生成され、第２の遷移が実
際に発生した時間間隔の直後の時間間隔中に、第２の遷
移が発生したことを遠隔復号装置に知らせる。極性情報
が周期的に復号装置に送信され、復号装置によって再生
された非同期信号の極性が元の非同期信号の極性と同じ
であることを保証する。
米国特許第３９３８０８５号では、それぞれが少なくと
もＬ個のメッセージ・ビットを含む情報ビットならびに
その情報ビットに関連するパリティ・ビットから成る、
継続ビット列および反復ビット列を伝える、Ｌ段（Ｌは
コードの長さ）のシフト・レジスターを含むコード化手
段から成る送信ステーションが記載されている。継続ビ
ット列の場合は、Ｌ個のメッセージ・ビットがデータ・
ソースによって供給され、反復ビット列の場合は、Ｌ個
のメッセージ・ビットがシフト・レジスターからコード
化手段にフィード・バックされる。受信ステーションで
は、継続ビット列の場合は、通常のやり方でコードにも
とづいてメッセージ・ビットが復号されるが、反復ビッ
ト列の場合は、以前に復号されたコードも考慮に入れて
復号が行なわれる。それらのビット列はＮ1ビットの接
頭部によって識別される。その場合、各ビット列は、 （Ｎ1＋Ｌ）個の情報ビットから成る。
もＬ個のメッセージ・ビットを含む情報ビットならびに
その情報ビットに関連するパリティ・ビットから成る、
継続ビット列および反復ビット列を伝える、Ｌ段（Ｌは
コードの長さ）のシフト・レジスターを含むコード化手
段から成る送信ステーションが記載されている。継続ビ
ット列の場合は、Ｌ個のメッセージ・ビットがデータ・
ソースによって供給され、反復ビット列の場合は、Ｌ個
のメッセージ・ビットがシフト・レジスターからコード
化手段にフィード・バックされる。受信ステーションで
は、継続ビット列の場合は、通常のやり方でコードにも
とづいてメッセージ・ビットが復号されるが、反復ビッ
ト列の場合は、以前に復号されたコードも考慮に入れて
復号が行なわれる。それらのビット列はＮ1ビットの接
頭部によって識別される。その場合、各ビット列は、 （Ｎ1＋Ｌ）個の情報ビットから成る。
米国特許第３９０９７８４号では、情報は方程式Ｍn＝
ｘｎ＋Ｔにしたがって配列されたパルスの形で表され
る。ただし、ｎはコード番号、Ｍはコード番号当りのパ
ルス量、Ｔはパルス・カウントの負の許容差、ｘは正の
許容差である１パルスとパルス・カウントの負の許容差
の合計である。Ｔ個のパルスの損失またはｘ−１個のパ
ルスの利益に耐えられるように、冗長パルスが追加され
る。
ｘｎ＋Ｔにしたがって配列されたパルスの形で表され
る。ただし、ｎはコード番号、Ｍはコード番号当りのパ
ルス量、Ｔはパルス・カウントの負の許容差、ｘは正の
許容差である１パルスとパルス・カウントの負の許容差
の合計である。Ｔ個のパルスの損失またはｘ−１個のパ
ルスの利益に耐えられるように、冗長パルスが追加され
る。
Ｃ．発明が解決しようとする問題点 本発明の目的は、冗長用追加線の使用を必要としない誤
り検出の方法と装置を提供することにある。
り検出の方法と装置を提供することにある。
本発明の他の目的は、完全に非同期な誤り検査システム
を提供することにある。
を提供することにある。
本発明のさらに他の目的は、遷移に依存する誤り検出シ
ステムを提供することにある。
ステムを提供することにある。
本発明のさらに他の目的は、周期的ではなく、遷移が発
生したときだけ信号をコード化することにある。
生したときだけ信号をコード化することにある。
Ｄ．問題点を解決するための手段 本発明は、データ入力信号の各遷移に対して複数の所定
数の遷移を発生するコード化手段を有する。このコード
化手段の出力が伝送される。受信側では、上記所定数の
遷移に対して１つの遷移を発生するようにデコード（復
号）手段によってデコードされる。デコード手段には誤
り検出手段が結合され、上記所定数よりも少ないまたは
これよりも多い遷移を受け取った時に誤り信号が発生さ
れる。
数の遷移を発生するコード化手段を有する。このコード
化手段の出力が伝送される。受信側では、上記所定数の
遷移に対して１つの遷移を発生するようにデコード（復
号）手段によってデコードされる。デコード手段には誤
り検出手段が結合され、上記所定数よりも少ないまたは
これよりも多い遷移を受け取った時に誤り信号が発生さ
れる。
本発明では、追加ワイヤを使用する代りに、同じワイヤ
上の信号に冗長遷移を導入することによって冗長度を組
み込む。例えば、遷移を２進「１」、遷移の不在を２進
「０」とみなす場合、本発明は各２進１を列「１−１−
１」に置き換える。すなわち、本願で提案する発明は、
入力コード・ワード（単一ビット）をより長いコード・
ワード（３ビット）に変換することによって誤り検出能
力をもたらす。
上の信号に冗長遷移を導入することによって冗長度を組
み込む。例えば、遷移を２進「１」、遷移の不在を２進
「０」とみなす場合、本発明は各２進１を列「１−１−
１」に置き換える。すなわち、本願で提案する発明は、
入力コード・ワード（単一ビット）をより長いコード・
ワード（３ビット）に変換することによって誤り検出能
力をもたらす。
Ｅ．実施例 本発明にもとづく方法および装置では、第１の装置から
送信される信号が、時間冗長技術を用いてコード化され
る。第１図に示すように、元の信号Ｓを使って新しい信
号Ｓ′が生成される。本発明で採用される時間冗長技術
は、元の信号すなわち入力信号のすべての１の論理遷移
に対して出力（コード化）信号Ｓ′中に２つの追加論理
遷移を生成する。本願で説明する遷移とは、ほぼすべて
のディジタル電子回路で発生する、論理１状態と論理０
状態の間での変化のことである。本質的に、Ｓ上でのす
べての遷移は、Ｓ′上では連続する３個の遷移として反
映される。
送信される信号が、時間冗長技術を用いてコード化され
る。第１図に示すように、元の信号Ｓを使って新しい信
号Ｓ′が生成される。本発明で採用される時間冗長技術
は、元の信号すなわち入力信号のすべての１の論理遷移
に対して出力（コード化）信号Ｓ′中に２つの追加論理
遷移を生成する。本願で説明する遷移とは、ほぼすべて
のディジタル電子回路で発生する、論理１状態と論理０
状態の間での変化のことである。本質的に、Ｓ上でのす
べての遷移は、Ｓ′上では連続する３個の遷移として反
映される。
一般論として１対３の遷移比率について考察するが、他
の比率を選択することもでき、それぞれ特定の環境で有
用である。奇数の比率を使うと、元の信号Ｓと送信され
た信号Ｓ′の最終的論理レベルが同じものになる。すな
わち、３対１の冗長度比率を使うと、元の信号の遷移が
上向き（低レベルから高レベルへ）の遷移の場合、コー
ド化信号の最終的遷移も上向きの遷移になる。このこと
はどんな奇数の比率にも当てはまる。しかし、偶数の比
率も、その比率を復号できるように復号回路を適切に改
造すれば使用できる。
の比率を選択することもでき、それぞれ特定の環境で有
用である。奇数の比率を使うと、元の信号Ｓと送信され
た信号Ｓ′の最終的論理レベルが同じものになる。すな
わち、３対１の冗長度比率を使うと、元の信号の遷移が
上向き（低レベルから高レベルへ）の遷移の場合、コー
ド化信号の最終的遷移も上向きの遷移になる。このこと
はどんな奇数の比率にも当てはまる。しかし、偶数の比
率も、その比率を復号できるように復号回路を適切に改
造すれば使用できる。
第１図のＢでは、波形１０として示した入力信号Ｓは、
単一の下向き（高レベルから低レベルへ）の遷移１１を
もつ。出力Ｓ′では、波形１０が３つの遷移をもつ波形
２０に変換される。３つの遷移とは下向き遷移１２、上
向き遷移１３および下向き遷移１４である。Ｃでは、元
のＳ信号３０の単一の上向き遷移３１が、新しいＳ′波
形４０の一部としての上向き遷移３２、下向き遷移３３
および上向き遷移３４から成る一連の３つの遷移に変形
される。
単一の下向き（高レベルから低レベルへ）の遷移１１を
もつ。出力Ｓ′では、波形１０が３つの遷移をもつ波形
２０に変換される。３つの遷移とは下向き遷移１２、上
向き遷移１３および下向き遷移１４である。Ｃでは、元
のＳ信号３０の単一の上向き遷移３１が、新しいＳ′波
形４０の一部としての上向き遷移３２、下向き遷移３３
および上向き遷移３４から成る一連の３つの遷移に変形
される。
第２図はノイズのない信号である波形Ａを示す。波形Ｂ
は、単一遷移が４２、４３および４４の３つの遷移で置
き換えられたコード化後の波形Ａの信号を示す。波形Ｃ
は、波形Ｂに４５と４６で送信誤りが加わったものであ
る。最後に、波形Ｄは本発明によって復号される信号を
示す。波形Ｄの５０の所でノイズを復号する試みがそれ
以上行なわれず、別個の誤り信号Ｅが生成されることに
留意されたい。この信号を使って、他の回路をトリガー
して、信号を再構成したり、その再送信を試みることが
できる。
は、単一遷移が４２、４３および４４の３つの遷移で置
き換えられたコード化後の波形Ａの信号を示す。波形Ｃ
は、波形Ｂに４５と４６で送信誤りが加わったものであ
る。最後に、波形Ｄは本発明によって復号される信号を
示す。波形Ｄの５０の所でノイズを復号する試みがそれ
以上行なわれず、別個の誤り信号Ｅが生成されることに
留意されたい。この信号を使って、他の回路をトリガー
して、信号を再構成したり、その再送信を試みることが
できる。
本発明の回路は、システムの必要性と能力に応じて同期
的にも非同期的にも動作できる。非同期動作では、その
回路は、たとえばＵＡＲＴ（汎用非同期送受信回路）で
使用されているようなある種の同期化プロトコルを必要
とする。このような場合、クロックまたはサンプリング
周波数は、データが送られる周波数の約４ないし８倍で
ある。
的にも非同期的にも動作できる。非同期動作では、その
回路は、たとえばＵＡＲＴ（汎用非同期送受信回路）で
使用されているようなある種の同期化プロトコルを必要
とする。このような場合、クロックまたはサンプリング
周波数は、データが送られる周波数の約４ないし８倍で
ある。
非同期システムでは、クロック速度はデータの遷移と同
じ速度になる。すなわち、以下の記載から明らかになる
ように、同期システムでは、コード化および復号回路の
クロック入力がシステム・クロックに結合される。
じ速度になる。すなわち、以下の記載から明らかになる
ように、同期システムでは、コード化および復号回路の
クロック入力がシステム・クロックに結合される。
ＳからＳ′を生成する回路が第３図に示してある。当業
者ならすぐに気付くように、本発明に必要な３遷移冗長
コード化信号を生成する他の回路も開発できる。
者ならすぐに気付くように、本発明に必要な３遷移冗長
コード化信号を生成する他の回路も開発できる。
この回路は３つの基本要素、すなわち遅延回路６０と６
１および偶数パリティ回路６２を含む。図のように、遅
延回路６０と６１はＤ型フリップ・フロップ（ＦＦ）か
ら構成されている。Ｄ型フリップ・フロップは、各クロ
ック・パルス（ＣＬＫ）時に、そのＤ入力端７０と７２
に入力された信号がその出力端７１と７３に転送される
ように機能する。２つの信号はそれぞれリード線７５と
７６に印加され、リード線７４上の元の信号と一緒に偶
数パリティ回路６２に送られる。この回路６２は排他的
ＯＲ（ＸＯＲ）ゲート６４と６６を含む。
１および偶数パリティ回路６２を含む。図のように、遅
延回路６０と６１はＤ型フリップ・フロップ（ＦＦ）か
ら構成されている。Ｄ型フリップ・フロップは、各クロ
ック・パルス（ＣＬＫ）時に、そのＤ入力端７０と７２
に入力された信号がその出力端７１と７３に転送される
ように機能する。２つの信号はそれぞれリード線７５と
７６に印加され、リード線７４上の元の信号と一緒に偶
数パリティ回路６２に送られる。この回路６２は排他的
ＯＲ（ＸＯＲ）ゲート６４と６６を含む。
動作の際には、フリップ・フロップ６０と６１がＳの初
期値に初期設定される。コード化されるＳのパルスまた
は遷移が端子６３で受信され、排他的ＯＲゲート６４の
入力端６４ａおよびＤ型フリップ・フロップ６０の入力
端７０に供給される。この説明では、Ｓの初期値はＯと
仮定する。
期値に初期設定される。コード化されるＳのパルスまた
は遷移が端子６３で受信され、排他的ＯＲゲート６４の
入力端６４ａおよびＤ型フリップ・フロップ６０の入力
端７０に供給される。この説明では、Ｓの初期値はＯと
仮定する。
入力端６３で０から１への遷移がある場合、排他的ＯＲ
ゲート６４の出力は高レベルになり、したがって排他的
ＯＲゲート６８の出力も高レベルになり、端子６８に最
初の遷移（この場合は０から１）が現われる。
ゲート６４の出力は高レベルになり、したがって排他的
ＯＲゲート６８の出力も高レベルになり、端子６８に最
初の遷移（この場合は０から１）が現われる。
フリップ・フロップ６０と６１のＣ入力端でそれぞれク
ロック入力を受け取ると、フリップ・フロップ６０の入
力端７０にある１がその出力端７１に転送れ、さらにフ
リップ・フロップ６１にある入力端７２および排他的Ｏ
Ｒゲート６６の入力端６６ａに転送される。入力端６６
ｂに追加の１が存在し、かつ排他的ＯＲゲート６６の入
力端６６ａにすでに１が存在すると、その出力は低レベ
ルになり出力端子６８で１から０への遷移を引き起こし
て第２の遷移を実現する。
ロック入力を受け取ると、フリップ・フロップ６０の入
力端７０にある１がその出力端７１に転送れ、さらにフ
リップ・フロップ６１にある入力端７２および排他的Ｏ
Ｒゲート６６の入力端６６ａに転送される。入力端６６
ｂに追加の１が存在し、かつ排他的ＯＲゲート６６の入
力端６６ａにすでに１が存在すると、その出力は低レベ
ルになり出力端子６８で１から０への遷移を引き起こし
て第２の遷移を実現する。
フリップ・フロップ６０と６１のＣ入力端で次のクロッ
ク・パルスを受信すると、フリップ・フロップ６１の入
力端７２にある１がその出力端７３に転送され、さらに
排他的ＯＲゲート６４の入力端６４ｂに転送される。排
他的ＯＲゲート６４は、その入力端６４ａに前述の１が
あるので、その出力端で０を生成する。この０が、排他
的ＯＲゲート６６の入力端６６ａに供給される。排他的
ＯＲゲート６６はこのときその６６ｂ入力端に依然とし
て１があるので、１を出力して次の０から１への遷移を
引き起こす。したがって、Ｓ上で０から１への遷移があ
ると、Ｓ′上で０から１、１から０および０から１への
合計３つの遷移をこの順序で生成することになる。フリ
ップ・フロップ６０と６１の出力状態が変わらないの
で、Ｓが高レベルの間はその後のクロック・パルスによ
って次の遷移が生成されないことに留意されたい。
ク・パルスを受信すると、フリップ・フロップ６１の入
力端７２にある１がその出力端７３に転送され、さらに
排他的ＯＲゲート６４の入力端６４ｂに転送される。排
他的ＯＲゲート６４は、その入力端６４ａに前述の１が
あるので、その出力端で０を生成する。この０が、排他
的ＯＲゲート６６の入力端６６ａに供給される。排他的
ＯＲゲート６６はこのときその６６ｂ入力端に依然とし
て１があるので、１を出力して次の０から１への遷移を
引き起こす。したがって、Ｓ上で０から１への遷移があ
ると、Ｓ′上で０から１、１から０および０から１への
合計３つの遷移をこの順序で生成することになる。フリ
ップ・フロップ６０と６１の出力状態が変わらないの
で、Ｓが高レベルの間はその後のクロック・パルスによ
って次の遷移が生成されないことに留意されたい。
第４図の状態図によって記載される有限状態装置を使っ
て、Ｓ′がノイズによって変更されなかった場合はコー
ド化Ｓ′信号からＳ信号を回復し、そうでない場合は、
誤り信号を作成することができる。この有限状態装置
（以下、ＦＳＭと呼ぶ）は回復機能を実行しないが、誤
り信号Ｅを生成するので、他の回路はたとえばその信号
を再送信することによって信号を回復しようと試みるこ
とができる。第４図において、円内の上側に示されたＱ
０〜Ｑ６は状態、円内の下側に示された括弧は（出力
Ｓ、誤りＥ）を示し、矢印は入力Ｓ′を示している。
て、Ｓ′がノイズによって変更されなかった場合はコー
ド化Ｓ′信号からＳ信号を回復し、そうでない場合は、
誤り信号を作成することができる。この有限状態装置
（以下、ＦＳＭと呼ぶ）は回復機能を実行しないが、誤
り信号Ｅを生成するので、他の回路はたとえばその信号
を再送信することによって信号を回復しようと試みるこ
とができる。第４図において、円内の上側に示されたＱ
０〜Ｑ６は状態、円内の下側に示された括弧は（出力
Ｓ、誤りＥ）を示し、矢印は入力Ｓ′を示している。
Ｓの初期値が１である場合、ＦＳＭは８０でＱ０状態に
初期化され、Ｓ′は１に初期設定される。Ｓの初期値が
０の場合、ＦＳＭは低レベルのＱ３状態に初期設定さ
れ、Ｓ′は１００で０に初期設定される。Ｓの回復値は
Ｑ０状態（８０）で１であり、そこから２つの無誤り状
態に到達できる。Ｓの回復値はＱ３状態（１００）で０
であり、そこからも２つの無誤り状態に到達できる。
初期化され、Ｓ′は１に初期設定される。Ｓの初期値が
０の場合、ＦＳＭは低レベルのＱ３状態に初期設定さ
れ、Ｓ′は１００で０に初期設定される。Ｓの回復値は
Ｑ０状態（８０）で１であり、そこから２つの無誤り状
態に到達できる。Ｓの回復値はＱ３状態（１００）で０
であり、そこからも２つの無誤り状態に到達できる。
第４図は次のように説明できる。ＦＳＭが８０（Ｑ０）
で初期設定されていると仮定すると、それが別の１を受
け取った場合、それはループ８１を介して８０にループ
・バックする。０遷移を受け取った場合は、ＦＳＭは８
２で状態Ｑ１に変わる。次の受信レベルが０の場合は、
誤りが戻される。というのは、これは誤りのない送信を
示す３つの遷移の代りに単一の遷移があったことを意味
しているからである。誤りは９０で状態Ｑ６に移る。
で初期設定されていると仮定すると、それが別の１を受
け取った場合、それはループ８１を介して８０にループ
・バックする。０遷移を受け取った場合は、ＦＳＭは８
２で状態Ｑ１に変わる。次の受信レベルが０の場合は、
誤りが戻される。というのは、これは誤りのない送信を
示す３つの遷移の代りに単一の遷移があったことを意味
しているからである。誤りは９０で状態Ｑ６に移る。
一方、Ｑ１で１への遷移が受信された場合は、まだ誤り
がなく、その状態で８６でＱ２に移り、そこで次の信号
が検査される。１が受信された場合は、遷移がないこと
を意味し、信号は高レベル状態に留まり、次いでその状
態がＱ６（９０）に移る。しかし、０への遷移が受信さ
れた場合は、その状態はＱ３（１００）に移り、そこで
出力０（レベル０の復号信号）およびレベル０の誤り信
号が戻される。したがって、３つの遷移すなわち、１か
ら０（下向き）、０から１（上向き）およびもう１つの
１から０への（下向き）遷移によって、単一の１から０
への出力遷移が生成される。
がなく、その状態で８６でＱ２に移り、そこで次の信号
が検査される。１が受信された場合は、遷移がないこと
を意味し、信号は高レベル状態に留まり、次いでその状
態がＱ６（９０）に移る。しかし、０への遷移が受信さ
れた場合は、その状態はＱ３（１００）に移り、そこで
出力０（レベル０の復号信号）およびレベル０の誤り信
号が戻される。したがって、３つの遷移すなわち、１か
ら０（下向き）、０から１（上向き）およびもう１つの
１から０への（下向き）遷移によって、単一の１から０
への出力遷移が生成される。
しかし、ＦＳＭが０（すなわち、状態Ｑ０（８０））に
初期設定されても、０が入力されたことを示す場合、ま
たは上述のようにＦＳＭが１から始まり現在は１００で
状態Ｑ３である場合、およびＦＳＭが次の０を受け取っ
た場合は、ＦＳＭはループ１０１を介して１００にルー
プ・バックされる。０から１の遷移が受信されると、そ
れは９２で状態Ｑ４に変わる。入力信号レベルが１であ
る場合は、誤りが戻される。というのはこれは誤りのな
い送信を示す３つの遷移の代りに単一の遷移があったこ
とを意味しているからである。誤りは９０で状態Ｑ６に
移る。
初期設定されても、０が入力されたことを示す場合、ま
たは上述のようにＦＳＭが１から始まり現在は１００で
状態Ｑ３である場合、およびＦＳＭが次の０を受け取っ
た場合は、ＦＳＭはループ１０１を介して１００にルー
プ・バックされる。０から１の遷移が受信されると、そ
れは９２で状態Ｑ４に変わる。入力信号レベルが１であ
る場合は、誤りが戻される。というのはこれは誤りのな
い送信を示す３つの遷移の代りに単一の遷移があったこ
とを意味しているからである。誤りは９０で状態Ｑ６に
移る。
一方、状態４で０への遷移が受信された場合は、まだ誤
りがなく、その状態が９４で状態Ｑ５に移り、そこで次
の信号が検査される。０が受信されて、遷移がないこ
と、すなわち入力信号が低レベル状態にあることを示す
場合は、その状態は誤り状態Ｑ６（９０）に移る。しか
し、１への変換が受信された場合は、遷移はＱ０（８
０）になる。この場合、出力として１が生成され、望ま
しい上向き遷移をもたらす。したがって、３つの変換、
すなわち、０から１（上向き）、１から０（下向き）お
よびもう１つの０から１（上向き）遷移によって、単一
の０から１への遷移が生成されて、元の信号を再構成す
る。
りがなく、その状態が９４で状態Ｑ５に移り、そこで次
の信号が検査される。０が受信されて、遷移がないこ
と、すなわち入力信号が低レベル状態にあることを示す
場合は、その状態は誤り状態Ｑ６（９０）に移る。しか
し、１への変換が受信された場合は、遷移はＱ０（８
０）になる。この場合、出力として１が生成され、望ま
しい上向き遷移をもたらす。したがって、３つの変換、
すなわち、０から１（上向き）、１から０（下向き）お
よびもう１つの０から１（上向き）遷移によって、単一
の０から１への遷移が生成されて、元の信号を再構成す
る。
第４図に示すようなＦＳＭを使って、標準的技術を用い
た回路を作成することができる。こうした回路の１つが
第５図に示してある。しかし、冗長度生成および検査回
路を作成するのにどんな技術を使うかに応じて、より少
ないまたは異なる論理を用いて同じ機能を実行する異な
る回路が設計できることに留意されたい。
た回路を作成することができる。こうした回路の１つが
第５図に示してある。しかし、冗長度生成および検査回
路を作成するのにどんな技術を使うかに応じて、より少
ないまたは異なる論理を用いて同じ機能を実行する異な
る回路が設計できることに留意されたい。
第５図には、第４図のＦＳＭにしたがってＳ′からＳを
回復するデコーダ回路が示してある。
回復するデコーダ回路が示してある。
第５図の回路は２つの機能を実行する。１）誤りが発声
したときに誤り信号Ｅを生成する。２）３遷移冗長Ｓ′
信号を復号してＳ信号を作成する。
したときに誤り信号Ｅを生成する。２）３遷移冗長Ｓ′
信号を復号してＳ信号を作成する。
復号すなわちデコード動作は基本的にＤ型フリップ・フ
ロップ（ＦＦ）１２０、１２１および１２２によって行
なわれる。
ロップ（ＦＦ）１２０、１２１および１２２によって行
なわれる。
以下の説明では、Ｓ′は電源投入時に０でありフリップ
・フロップ１２０、１２１、１２２のＤ入力端と出力端
に論理０があると仮定する。
・フロップ１２０、１２１、１２２のＤ入力端と出力端
に論理０があると仮定する。
最初入力端子１１０に０が存在すると仮定する。入力端
子１１０はＡＮＤゲード１１４と排他的ＯＲ（ＸＯＲ）
ゲート１１８に論理０を供給する。フリップ・フロップ
１２０、１２１および１２２の出力が０であるので、論
理０が、ＡＮＤゲート１１６の入力端１１６ｂ、ＮＡＮ
Ｄゲート１３２の入力端１３２ａ、１３２ｂ、１３２ｃ
ならびにＯＲゲート１３４の入力端１３４ａ，１３４
ｂ、１３４ｃに供給される。
子１１０はＡＮＤゲード１１４と排他的ＯＲ（ＸＯＲ）
ゲート１１８に論理０を供給する。フリップ・フロップ
１２０、１２１および１２２の出力が０であるので、論
理０が、ＡＮＤゲート１１６の入力端１１６ｂ、ＮＡＮ
Ｄゲート１３２の入力端１３２ａ、１３２ｂ、１３２ｃ
ならびにＯＲゲート１３４の入力端１３４ａ，１３４
ｂ、１３４ｃに供給される。
ＮＡＮＤゲート１３２は、したがって、その出力端で１
を生成する。ＯＲゲート１３４はその出力端で０を生成
する。その結果ＡＮＤゲート１３６はその出力端で０を
生成する。この０が、ＡＮＤゲート１１４の反転入力端
１１４ａとＡＮＤ１１６の入力端１１６ａに供給され
る。ＡＮＤゲート１１４は、したがって、その出力端で
０を生成し、ＡＮＤゲート１１６はその出力端で０を生
成する。これらの信号はＯＲゲート１１７によって論理
和され、ＯＲゲート１１７はその出力端で０を生成す
る。出力端子１５０の信号は０のままであり、フリップ
・フロップ１２０、１２１、１２２の入力端にある０が
バケット・ブリゲード方式で単に出力端１５０に転送さ
れるだけなので、その後のクロック（ＣＬＫ）でも０の
ままである。
を生成する。ＯＲゲート１３４はその出力端で０を生成
する。その結果ＡＮＤゲート１３６はその出力端で０を
生成する。この０が、ＡＮＤゲート１１４の反転入力端
１１４ａとＡＮＤ１１６の入力端１１６ａに供給され
る。ＡＮＤゲート１１４は、したがって、その出力端で
０を生成し、ＡＮＤゲート１１６はその出力端で０を生
成する。これらの信号はＯＲゲート１１７によって論理
和され、ＯＲゲート１１７はその出力端で０を生成す
る。出力端子１５０の信号は０のままであり、フリップ
・フロップ１２０、１２１、１２２の入力端にある０が
バケット・ブリゲード方式で単に出力端１５０に転送さ
れるだけなので、その後のクロック（ＣＬＫ）でも０の
ままである。
同様に、排他的ＯＲゲート１１８、ＡＮＤゲート１４
０、ＯＲゲート１４２およびフリップ・フロップ１４４
から成る誤り検出回路は、出力端１４８に誤りがないこ
とを示す０を供給する。ＡＮＤゲート１４０の入力端に
は２つの０があり、ＯＲゲート１４２の入力端に０を供
給する。ＯＲゲート１４２もフィードバック・ループを
介してフリップ・フロップ１４４の出力端から０を受け
取る。フリップ・フロップ１４４は電源投入時に入力端
子と出力端子に０があると仮定されている。すなわち、
この誤り検出回路はまたＳ′中で誤り遷移が発生するま
で０を安定して生成する。
０、ＯＲゲート１４２およびフリップ・フロップ１４４
から成る誤り検出回路は、出力端１４８に誤りがないこ
とを示す０を供給する。ＡＮＤゲート１４０の入力端に
は２つの０があり、ＯＲゲート１４２の入力端に０を供
給する。ＯＲゲート１４２もフィードバック・ループを
介してフリップ・フロップ１４４の出力端から０を受け
取る。フリップ・フロップ１４４は電源投入時に入力端
子と出力端子に０があると仮定されている。すなわち、
この誤り検出回路はまたＳ′中で誤り遷移が発生するま
で０を安定して生成する。
Ｓ′中で最初の０から１への遷移が起こったとき、ＡＮ
Ｄゲート１１４の入力端１１４ｂが１になり、その出力
端も同様になる。したがって、ＯＲゲート１１７の出力
端は１になり、フリップ・フロップ１２０の入力端に１
を供給する。同様に、排他的ＯＲゲート１１８は１を受
け取るが、ＡＮＤゲート１４０の出力は０のままであ
る。システム・クロックに遷移が発生すると仮定する。
システムがフリップ・フロップ１２０、１２１、１２２
および１４４のＣ入力端でクロックされると、１がフリ
ップ・フロップ１２０の出力端に現われ、次いでＡＮＤ
ゲート１１６の入力端１１６ｂ、ＮＡＮＤゲート１３２
の入力端１３２ａおよびＯＲゲート１３４の入力端１３
４ａに入力される。したがって、ＮＡＮＤゲート１３２
とＯＲゲート１３４は共に１を生成し、ＡＮＤゲート１
３６でその論理積が取られる。この信号がＡＮＤゲート
１１４の反転入力端１１４ａとＡＮＤゲート１１６の入
力端１１６ａに加えられる。ＡＮＤゲート１１４と１１
６はそれぞれ０と１を生成する。すなわち、ＯＲゲート
１１７の出力端で１が生成される。
Ｄゲート１１４の入力端１１４ｂが１になり、その出力
端も同様になる。したがって、ＯＲゲート１１７の出力
端は１になり、フリップ・フロップ１２０の入力端に１
を供給する。同様に、排他的ＯＲゲート１１８は１を受
け取るが、ＡＮＤゲート１４０の出力は０のままであ
る。システム・クロックに遷移が発生すると仮定する。
システムがフリップ・フロップ１２０、１２１、１２２
および１４４のＣ入力端でクロックされると、１がフリ
ップ・フロップ１２０の出力端に現われ、次いでＡＮＤ
ゲート１１６の入力端１１６ｂ、ＮＡＮＤゲート１３２
の入力端１３２ａおよびＯＲゲート１３４の入力端１３
４ａに入力される。したがって、ＮＡＮＤゲート１３２
とＯＲゲート１３４は共に１を生成し、ＡＮＤゲート１
３６でその論理積が取られる。この信号がＡＮＤゲート
１１４の反転入力端１１４ａとＡＮＤゲート１１６の入
力端１１６ａに加えられる。ＡＮＤゲート１１４と１１
６はそれぞれ０と１を生成する。すなわち、ＯＲゲート
１１７の出力端で１が生成される。
入力Ｓ′が上記のクロックの後も１のままである場合、
それは以前の０から１の遷移に続いて１から０への遷移
が起こらなかったことを示す。この場合、誤り検出回路
では、排他的ＯＲゲート１１８が１と０を受け取り、１
を出力する。ＡＮＤゲート１４０はこのとき２つの１を
受け取って、その出力端で１を生成する。ＯＲゲート１
４２も同様である。１４４の出力は次のクロック・パル
スで１に変わり、フリップ・フロップ１４４が明示的に
クリアされるまでそのレベルを維持する。
それは以前の０から１の遷移に続いて１から０への遷移
が起こらなかったことを示す。この場合、誤り検出回路
では、排他的ＯＲゲート１１８が１と０を受け取り、１
を出力する。ＡＮＤゲート１４０はこのとき２つの１を
受け取って、その出力端で１を生成する。ＯＲゲート１
４２も同様である。１４４の出力は次のクロック・パル
スで１に変わり、フリップ・フロップ１４４が明示的に
クリアされるまでそのレベルを維持する。
次のクロック・パルスで、フリップ・フロップ１２０の
出力端にある１が、フリップ・フロップ１２１の出力
端、排他的ＯＲゲート１１８の入力端１１８ａ、ＮＡＮ
Ｄゲート１３２の入力端１３２ｂおよびＯＲゲート１３
４の入力端１３４ｂに転送される。したがって、ＮＡＮ
Ｄゲート１３２は１を生成する。このとき信号Ｓ′が１
の場合は、ゲート１１８は０を生成し、ＡＮＤゲート１
４０も同様に０を生成する。Ｓ′がこの段階で０である
場合は、排他的ＯＲゲート１１８、ＡＮＤゲート１４０
およびＯＲゲート１４２は高レベルになり、フリップ・
フロップ１４４と端末１４８を次の遷移で高レベルにさ
せる。
出力端にある１が、フリップ・フロップ１２１の出力
端、排他的ＯＲゲート１１８の入力端１１８ａ、ＮＡＮ
Ｄゲート１３２の入力端１３２ｂおよびＯＲゲート１３
４の入力端１３４ｂに転送される。したがって、ＮＡＮ
Ｄゲート１３２は１を生成する。このとき信号Ｓ′が１
の場合は、ゲート１１８は０を生成し、ＡＮＤゲート１
４０も同様に０を生成する。Ｓ′がこの段階で０である
場合は、排他的ＯＲゲート１１８、ＡＮＤゲート１４０
およびＯＲゲート１４２は高レベルになり、フリップ・
フロップ１４４と端末１４８を次の遷移で高レベルにさ
せる。
外部回復回路を使って、誤りを示す信号を感知し適切な
処置を取ることができる。回復の際に、フリップ・フロ
ップの出力はＱ０またはＱ３状態にリセットされる。
処置を取ることができる。回復の際に、フリップ・フロ
ップの出力はＱ０またはＱ３状態にリセットされる。
次に、良好な信号Ｓ′が入力１１０に加えられる場合を
考える。この説明でも、すべてのフリップ・フロップ１
２０、１２１、１２２が０に設定されていると仮定す
る。以前に説明したように、第１のクロック・パルスの
とき、０信号が入力端子１１０にあり、したがってすべ
てのゲートとフリップ・フロップの入出力端に０信号が
ある。ただしＮＡＮＤゲート１３２の出力は１である。
考える。この説明でも、すべてのフリップ・フロップ１
２０、１２１、１２２が０に設定されていると仮定す
る。以前に説明したように、第１のクロック・パルスの
とき、０信号が入力端子１１０にあり、したがってすべ
てのゲートとフリップ・フロップの入出力端に０信号が
ある。ただしＮＡＮＤゲート１３２の出力は１である。
第２のクロック・パルスで、Ｓ′は１になり、ＡＮＤゲ
ート１１４の出力が１になり、ＯＲゲート１１７の出力
も同様である。というのはＡＮＤゲート１１４の出力だ
けが１になるからである。回路の残りの部分はこの時点
では同じ状態のままであるが、次のクロック・パルスで
変わる。
ート１１４の出力が１になり、ＯＲゲート１１７の出力
も同様である。というのはＡＮＤゲート１１４の出力だ
けが１になるからである。回路の残りの部分はこの時点
では同じ状態のままであるが、次のクロック・パルスで
変わる。
第３のクロック・パルスで、Ｓ′は０になり、ＯＲゲー
ト１１７の出力端にある１はフリップ・フロップ１２０
にクロック入力され、その出力端に現われる。すなわ
ち、ＮＡＮＤゲート入力１３２ａは１になり、その出力
は１のままである。ＯＲゲート１３４の入力１３４ａと
その出力は１になり、ＡＮＤゲート１３６の出力も１に
なる。それによって次に、ＡＮＤゲート１１４と１１６
の入力１１４ａと１１６ａがそれぞれ１になる。
ト１１７の出力端にある１はフリップ・フロップ１２０
にクロック入力され、その出力端に現われる。すなわ
ち、ＮＡＮＤゲート入力１３２ａは１になり、その出力
は１のままである。ＯＲゲート１３４の入力１３４ａと
その出力は１になり、ＡＮＤゲート１３６の出力も１に
なる。それによって次に、ＡＮＤゲート１１４と１１６
の入力１１４ａと１１６ａがそれぞれ１になる。
第４のクロック・パルスで、Ｓ′は１に戻る。フリップ
・フロップ１２０の出力端にある１はフリップ・フロッ
プ１２１の出力端にクロック入力され、またフリップ・
フロップ１２０に戻る。ＡＮＤゲート１１４の出力は０
のままであり、ＡＮＤゲート１１６は１のままである。
ＯＲゲート１３４とＮＡＮＤゲート１３２の出力は１の
ままであり、ＡＮＤゲート１３６の出力も同様である。
・フロップ１２０の出力端にある１はフリップ・フロッ
プ１２１の出力端にクロック入力され、またフリップ・
フロップ１２０に戻る。ＡＮＤゲート１１４の出力は０
のままであり、ＡＮＤゲート１１６は１のままである。
ＯＲゲート１３４とＮＡＮＤゲート１３２の出力は１の
ままであり、ＡＮＤゲート１３６の出力も同様である。
第５のクロック・パルスで、Ｓ′には変化がない、すな
わち、それは１の状態が維持されていると仮定されてい
る。しかし、フリップ・フロップ１２１の出力端にある
１がフリップ・フロップ１２２の出力にクロック入力さ
れる。この信号が端子１５０に加えられ、復号出力信号
Ｓで０から１への遷移があったことを示す。フリップ・
フロップ１２０と１２１の入力端は１を受け取り、それ
らの出力は１のままである。Ｓ′に変化がなかったの
で、回路の残りの部分の出力は同じ状態に維持される。
わち、それは１の状態が維持されていると仮定されてい
る。しかし、フリップ・フロップ１２１の出力端にある
１がフリップ・フロップ１２２の出力にクロック入力さ
れる。この信号が端子１５０に加えられ、復号出力信号
Ｓで０から１への遷移があったことを示す。フリップ・
フロップ１２０と１２１の入力端は１を受け取り、それ
らの出力は１のままである。Ｓ′に変化がなかったの
で、回路の残りの部分の出力は同じ状態に維持される。
このようにして、Ｓ′の３重遷移が元の信号の単一遷移
に正確に復号される。
に正確に復号される。
Ｆ．発明の効果 本発明によれば、誤り検出のための追加の線を用いるこ
となく、簡単にかつ経済的に誤り検出を行なうことがで
きる。
となく、簡単にかつ経済的に誤り検出を行なうことがで
きる。
第１図は未コード化信号とコード化信号の間の変換を示
す構成図である。 第２図は本発明を説明するのに有用な波形図である。 第３図はコード化信号を生成するのに有用な回路の概略
図である。 第４図はデコーダ・ハードウェアの状態と遷移を示す状
態図である。 第５図はコード化信号を復号し誤りを検出する回路の概
略図である。
す構成図である。 第２図は本発明を説明するのに有用な波形図である。 第３図はコード化信号を生成するのに有用な回路の概略
図である。 第４図はデコーダ・ハードウェアの状態と遷移を示す状
態図である。 第５図はコード化信号を復号し誤りを検出する回路の概
略図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バラツト・デイープ・パシイ アメリカ合衆国ニユーヨーク州マホパツ ク、レークビユー・ドライブ、ピー・オ ー・ボツクス605番地 (56)参考文献 特開 昭60−194649（ＪＰ，Ａ) 特開 昭61−191148（ＪＰ，Ａ) 特開 昭60−201746（ＪＰ，Ａ) 特開 昭61−111022（ＪＰ，Ａ) 特開 昭58−5055（ＪＰ，Ａ) 特開 昭57−162857（ＪＰ，Ａ)
Claims (2)
- 【請求項１】データ入力信号に応答し、この入力信号の
各遷移に対して複数の所定数の遷移を発生するコード化
手段と、 上記コード化手段からの出力信号に応答し、上記所定数
の遷移に対して１つの遷移を発生するデコード手段と、 上記デコード手段に結合され、上記デコード手段が所定
の周期で所定数の遷移を受け取らなかったとき、および
所定の周期で遷移が継続しないときに誤り信号を発生す
る誤り検出手段と、 を有する、遷移の誤りを検出する装置。 - 【請求項２】上記所定数は、３である特許請求の範囲１
に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/009,166 US4813044A (en) | 1987-01-30 | 1987-01-30 | Method and apparatus for detecting transient errors |
| US9166 | 1987-01-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63195743A JPS63195743A (ja) | 1988-08-12 |
| JPH0654475B2 true JPH0654475B2 (ja) | 1994-07-20 |
Family
ID=21735975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62262966A Expired - Lifetime JPH0654475B2 (ja) | 1987-01-30 | 1987-10-20 | 遷移の誤りを検出する装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4813044A (ja) |
| EP (1) | EP0276445B1 (ja) |
| JP (1) | JPH0654475B2 (ja) |
| DE (1) | DE3786449T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5251220A (en) * | 1990-11-28 | 1993-10-05 | Scientific-Atlanta, Inc. | Method and apparatus for error detection and processing |
| US5680405A (en) * | 1992-09-11 | 1997-10-21 | Teltrend Incorporated | Remote reporting system for digital transmission line elements |
| US5495598A (en) * | 1993-12-23 | 1996-02-27 | Unisys Corporation | Stuck fault detection for branch instruction condition signals |
| EP0667533A3 (en) * | 1994-02-14 | 1996-06-12 | Hewlett Packard Co | Signal loss detector. |
| SG146434A1 (en) * | 2000-11-29 | 2008-10-30 | British Telecomm | Transmitting and receiving real-time data |
| CN1557072A (zh) * | 2001-09-21 | 2004-12-22 | ���˹���Ѷ��� | 使用缓冲器大小计算用于拥塞控制的传输速率的数据通信方法和系统 |
| CA2464508A1 (en) * | 2001-11-30 | 2003-06-12 | Rory Stewart Turnbull | Method and apparatus for critical time multimedia data transmission |
| JP4440651B2 (ja) * | 2002-03-27 | 2010-03-24 | ブリティッシュ・テレコミュニケーションズ・パブリック・リミテッド・カンパニー | データストリーミングシステムのためのデータ構造 |
| EP1359722A1 (en) * | 2002-03-27 | 2003-11-05 | BRITISH TELECOMMUNICATIONS public limited company | Data streaming system and method |
| GB0306296D0 (en) * | 2003-03-19 | 2003-04-23 | British Telecomm | Data transmission |
| KR101691568B1 (ko) * | 2009-12-11 | 2016-12-30 | 삼성전자주식회사 | 플립-플롭 회로 |
| US8693607B1 (en) * | 2012-02-13 | 2014-04-08 | Richard L. Schober | Self-timed timer |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3331057A (en) * | 1964-09-04 | 1967-07-11 | Gen Electric | Data processing system employing logic for distinguishing between information and extraneous signals |
| NL6800871A (ja) * | 1968-01-19 | 1969-07-22 | ||
| US3958133A (en) * | 1975-03-03 | 1976-05-18 | United Technologies Corporation | Digital noise discriminator |
| US4006455A (en) * | 1975-10-10 | 1977-02-01 | Texas Instruments Incorporated | Error correction system in a programmable calculator |
| US4134103A (en) * | 1977-08-11 | 1979-01-09 | Caterpillar Tractor Co. | Error-rejecting data transmission system |
| DE2842603C3 (de) * | 1978-09-29 | 1981-06-11 | Siemens AG, 1000 Berlin und 8000 München | Schnittstelle zwischen einem Wartungsprozessor und einer Mehrzahl einzeln zu prüfender Funktionseinheiten eines datenverarbeitenden Systems |
| CA1186763A (en) * | 1981-04-20 | 1985-05-07 | Masami Kato | Consecutive identical digit suppression system in a digital communication system |
| GB2105500B (en) * | 1981-06-16 | 1985-01-23 | Motorola Ltd | Data operated squelch |
| US4498177A (en) * | 1982-08-30 | 1985-02-05 | Sperry Corporation | M Out of N code checker circuit |
| US4581741A (en) * | 1983-12-07 | 1986-04-08 | Rockwell International Corporation | Error detection apparatus for data dependent coding circuitry |
-
1987
- 1987-01-30 US US07/009,166 patent/US4813044A/en not_active Expired - Fee Related
- 1987-10-20 JP JP62262966A patent/JPH0654475B2/ja not_active Expired - Lifetime
- 1987-12-15 EP EP87118537A patent/EP0276445B1/en not_active Expired - Lifetime
- 1987-12-15 DE DE87118537T patent/DE3786449T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0276445A2 (en) | 1988-08-03 |
| DE3786449D1 (de) | 1993-08-12 |
| EP0276445A3 (en) | 1990-03-21 |
| EP0276445B1 (en) | 1993-07-07 |
| JPS63195743A (ja) | 1988-08-12 |
| US4813044A (en) | 1989-03-14 |
| DE3786449T2 (de) | 1994-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0177690B1 (en) | Method for error detection and correction by majority voting | |
| US4605921A (en) | Digital word-framing technique and system | |
| US4608702A (en) | Method for digital clock recovery from Manchester-encoded signals | |
| US4389636A (en) | Encoding/decoding syncronization technique | |
| US3466601A (en) | Automatic synchronization recovery techniques for cyclic codes | |
| US5692021A (en) | Encoding digital data | |
| EP0040632B1 (en) | Data processing system with serial data transmission between subsystems | |
| JPH0657010B2 (ja) | データコード間でデータ流れを変換するための変換システム | |
| JPH0351335B2 (ja) | ||
| JP3433426B2 (ja) | マンチェスタ符号化データをデコーディングするための方法および装置 | |
| US4813044A (en) | Method and apparatus for detecting transient errors | |
| US5127023A (en) | Retiming decoder/encoder | |
| US5734341A (en) | Encoding digital data | |
| US5644569A (en) | Transmission of messages | |
| US4740998A (en) | Clock recovery circuit and method | |
| US6642862B2 (en) | Method for encoding/decoding digital data transmitted through a serial link, particularly of the 8B/10 type, and device for implementing same | |
| US4481648A (en) | Method and system for producing a synchronous signal from _cyclic-redundancy-coded digital data blocks | |
| US5805087A (en) | Encoding scheme | |
| US5742135A (en) | System for maintaining polarity synchronization during AMI data transfer | |
| US5636248A (en) | Method and system for regenerating amplitude and timing characteristics of an analog signal | |
| US5510786A (en) | CMI encoder circuit | |
| WO1990007242A1 (en) | Apparatus and method for binary data transmission | |
| JPS63257333A (ja) | Ｃｍｉ符号化信号用符号解読装置 | |
| US5386420A (en) | Coding method for correction and detection of skewed transitions in parallel asynchronous communication systems | |
| US7221713B2 (en) | Method and apparatus for transmitting a digital data word |