JPH0654875B2

JPH0654875B2 - 並列／直列データ同期変換回路

Info

Publication number: JPH0654875B2
Application number: JP58016020A
Authority: JP
Inventors: ゴ−ドン・デイ−・スベンサン
Original assignee: Ampex Corp
Current assignee: Ampex Corp
Priority date: 1982-03-05
Filing date: 1983-02-02
Publication date: 1994-07-20
Anticipated expiration: 2009-07-20
Also published as: FR2522905A1; JPS58164319A; DE3307781C2; GB2119137A; FR2522905B1; US4445215A; GB2119137B; DE3307781A1

Description

【発明の詳細な説明】（１）発明の背景本発明は、一以上の並列データチャンネルによって転送
される異なるビット数の並列データを、ビット数の違い
に応じてプログラム可能にそれぞれ対応する直列データ
ストリームに、同期的に変換するための回路に関する。

先行技術における並列／直列変換器としては、比較的複
雑な回路を利用して同期化しようとする方法が知られて
いる。その上、先行技術による変換器は、並列入力ビッ
トの数が変更されるべき時に融通がきかないし、そのよ
うな変化に適応させるために、しばしばこれらの回路を
設計し直す必要がある。

（２）発明の概要従って、本発明の目的とする所は、それぞれのチャンネ
ルが、選択された数の並列入力データビットを、直列出
力データビットのプリセット可能な周波数比を有する対
応の直列データストリームに変換する、一以上の同期的
に動作するデータ変換チャンネルを有する、比較的簡単
な設計の、並列／直列データ変換器を供給することにあ
る。

本発明のもう一つの目的は、いずれのチャンネルにおけ
る直列出力ビット周波数の変化にも、即座に適応できる
ような並列／直列データ変換器を供給することである。

（３）発明の実施例次に本発明の実施例を添付図面を参照して説明する。

本発明の好ましい一実施例によれば、一以上の並列デー
タチャンネルによって転送される並列データを、各直列
データビット間でプリセット可能な周波数比を有する対
応の直列データストリームに同期的に変換する回路を提
供する。この変換器の各チャンネルは、既知数の並列入
力ビットを同期的に受信する。受信された並列ビットの
各々は、同期的に受信した並列クロック信号の１サイク
ルに対応する接続時間を有するディジタルパルスであ
る。この回路はまた、ワード同期信号およびそれに同期
する一つ以上の直列クロック信号を受信する。各直列信
号は、並列クロック信号に関して既知の整数倍の周波数
を有している。各種の制御信号は、それぞれの同期信号
から、この回路によって発生され、すべての並列チャン
ネルによるビット転送を同期的に制御する。各チャンネ
ルに対して、独立した並列／直列符号化器が備えられて
おり、この各符号化器は、プログラム可能な周波数比を
有するそれぞれの制御信号によって同期的に制御されて
おり、所望の周波数比を有するそれぞれの直列データス
トリームを得ている。この制御信号は、同期的にクロッ
ク信号から得られ、それぞれの並列入力ビットが直列出
力ストリームに符号化される際に用いられる周波数およ
びビット配列を制御する。すべてのチャンネルのそれぞ
れの合成直列出力データストリームはお互いに同期的で
あり、またそれぞれの並列／直列符号化器の入力で受信
した並列データビットにも同期的である。

以下の説明において、信号、ディジタルデータ、ビッ
ト、パルス等の用語は、本発明の好適実施例の回路によ
って処理される信号のディジタル特性に関して互いに交
換可能に用いられるものとする。

次に、本発明の実施例について図面を参照して説明す
る。説明を容易にするために、第１Ａ図および第１Ｂ図
は次のような回路部分に分けられており、各部分はそれ
ぞれ点線で囲まれている。それらは第一および第二の並
列／直列データ変換チャンネル１および２、第一および
第二の抑止回路４および５、ならびに第一および第二の
同期回路７および８、である。チャンネル１、２はそれ
ぞれ所定持続時間を有する所定数の並列入力ビットを同
時に受信する。良好な具体例では、チャンネル１は６並
列ビットを受信するが、以後、簡単に線１０１−１０６
の線上の並列入力ワードＡと称し、一方、チャンネル２
は４並列ビットを受信するが、以後、線１１１−１１４
の線上に並列入力ワードＢと称することにする。並列入
力ワードＡおよびＢと同期的に、次に述べるような同期
信号Ｉが受信される。すなわち、線１２上の並列クロッ
ク信号Ｆ（以後、並列クロックと称す）、線１１および
線５１上のそれぞれ直列クロック信号ＨおよびＨ′（以
後、直列クロックと称す）、さらに線１０上のワード同
期信号Ｉであるが、後者の信号は選択された間隔、たと
えば1024並列クロックに対し一度受信される。それぞれ
の同期信号Ｉ、Ｈ、Ｈ′およびＦは外部信号源から得ら
れる。上述した信号相互間および上記信号と並列データ
ビットとの間の周波数ならびに位相関係は、第２図に示
されている。直列クロックＨとＨ′の各々は、並列クロ
ックＦの周波数に関して、それぞれの整数倍の周波数を
有しており、続いて説明されるように、特定のチャンネ
ルの直列出力データの周波数を制御するように与えられ
る、直列クロック信号ＨおよびＨ′のそれぞれの周波数
ｆ_Hおよびｆ_H′は、選択された整数Ｎ＝１、２、３、４
等の並列クロック周波数ｆ_Hに乗算することにより得ら
れる。従って、上述の信号間の周波数関係式は、ｆ_H＝
Ｎｆ_Fとして表すことができる。

良好な具体例中の第２図のタイミング図からもわかるよ
うに、持続時間、すなわち、線１０１−線１０６と線１
１１−線１１４の線上で受信された並列データビットを
表わす各パルスの長さは並列クロックＦの１サイクルに
対応し、１サイクルの並列クロックＦは６サイクルの直
列クロックＨおよび４サイクルの直列クロックＨ′に細
分される。第一の同期回路７は線１１上の直列クロック
Ｈを受信し、後ほど、より詳細に説明するような態様で
第一の同期制御信号Ｅを発生する。

並列クロックＦは線１２上で、直列クロックＨは線１１
上で第二の同期回路８に供給される。信号ＦはＤフリッ
プフロップ５０の入力へ与えられ、このフリップフロッ
プはそのクロック入力において反転された信号を受信
する。フリップフロップ５０は線５７上に制御信号Ｇを
発生する。この信号は、Ｄフリップフロップ５２、６２
のそれぞれの入力１０１−１０６、１１１−１１４上の
チャンネル１、２の並列データワードＡ、Ｂをそれぞれ
の出力へ同期して転送するのに用いられる。Ｄフリップ
フロップ５２の出力１２１−１２６の信号はＣと称さ
れ、一方Ｄフリップフロップ６２の出力１３１−１３４
の信号はＣ′と称される。

直列クロックＨを受信するチャンネル１のプログラム可
能な分周器２２は、その出力３５で得た最終カウントを
第一の同期回路７に与え、この第一の同期回路７は後に
より詳細に説明するように、第一の制御信号Ｅを発生す
る。線４４上に第一の同期回路７から出力された第一の
制御信号Ｅは、それぞれチャンネル１の第二のＤフリッ
プフロップ５４およびチャンネル２の第四のフリップフ
ロップ６４を制御するように与えられ、これらのチャン
ネルによって並列データを同期して転送する。

このように共通制御信号Ｇ、Ｅを各データ転送の制御に
用いているので、チャンネル１の線１０１−１０６で受
信された並列入力ワードＡおよびチャンネル２の線１１
１−１１４で受信された並列入力ワードＢはそれぞれの
並列チャンネルによって同じ態様でお互いに同期して転
送される。

従って、並列ワードＤはチャンネル１の１４１−１４６
の線上で第二のフリップフロップ５４から得られ、同時
に並列ワードＤ′もチャンネル２の１５１−１５４の線
上で第四のフリップフロップ６４から得られる。従っ
て、これらのワードは、それぞれ第一の並列／直列符号
化器５６および第二の並列／直列符号化器６６の入力に
おいて同時に発生する。チャンネル１およびチャンネル
２からそれぞれ所望の直列出力信号周波数を得るために
は、独立したプログラム可能な第一の分周器２２および
第二の分周器４８が各チャンネルに対して利用される。
第一の分周器２２は線１１上の直列クロックＨを、第二
の分周器４８は線５１上の直列クロックＨ′を、それぞ
れのクロック信号として受信する。

各分周器２２、４８の所望の分周比は、それぞれのプロ
グラム可能なスイッチ２４、８４によってプリセットさ
れる。良好な具体例においては、第一の分周器２２は６
分周されるようにセットされ、第二の分周器４８は４分
周されるようにセットされており、それぞれチャンネル
１およびチャンネル２から所望の直列出力データビット
の周波数を得る。

良好な具体例において、上述した各チャンネルのそれぞ
れの分周比は、その特定のチャンネルによって受信され
る各並列ワードＡ、Ｂに含まれる並列ビットの数に対応
している。並列／直列符号化器５６、６６からの直列出
力ビットの周波数は、それぞれ、第一の分周器２２によ
り線３６−３８の線上の、また、第二の分周器４８によ
り線５９−６１の線上の２進符号化制御信号によって制
御される。すなわちこの２進符号化制御信号は、線１４
１−１４６および１５１−１５４上の並列データが各チ
ャンネル１、２の並列／直列符号化器５６、６６によっ
て、それぞれ線５３および７４の線上の直列出力データ
Ｓ、Ｓ′に符号化される周波数およびビット配列を制御
する。

前述したように、チャンネル１に結合された第一の抑止
回路４およびチャンネル２に結合された第二の抑止回路
５は、それぞれのチャンネルが誤った直列出力データを
発生しないようにする役目がある。その趣意で、それぞ
れの抑止回路４と５は線１１と線５１上にそれぞれの直
列クロック信号ＨとＨ′を受信し、かつ、線６５と線７
５上に、それぞれの直列クロック信号ＨとＨ′の立ち上
がり端に同期した狭い幅を有するそれぞれの抑止パルス
（示されてはいないが）を発生する。各抑止パルスは、
線６５、線７５を介してそれぞれの並列／直列符号化器
５６、６６の抑止入力に与えられ、パルスが入力されて
いる間動作が中断される。従って、例えば第一の符号化
器５６によって受信される線３６−３８上の同期制御信
号と線１４１−１４６上の並列データビットＤとの間の
タイミング、または符号化器６６によって受信される線
５９−６１上の制御信号と線１５１−１５４上の並列デ
ータビットＤ′との間のタイミングにわずかの差がある
場合、第二の符号化器５６、６６は、その短い期間の間
（本例では１５ナノ秒に設定されている）出力信号の発
生が阻止される。

すべてのチャンネル間に完全な同期を確保するために、
前述したワード同期パルスＩが第二の同期回路８によっ
て線１０上で定期的に受信される。

第二の同期回路８は、以下さらに詳細に説明を行うが、
このワード同期パルスＩおよび直列クロックＨからそれ
ぞれつくられた同期信号Ｌを線５５上に発生する。信号
Ｌは後に詳細に説明する方法で、チャンネル１、２のプ
ログラム可能な分周器２２と４８をそれぞれ周期的にプ
リセットし、それによって双方を同期させるために用い
られる。

上述の説明から明らかなように、本発明の並列／直列変
換器５６、６６によれば、所望数の同期並列データ変換
チャンネルを有することができるが、これらのチャンネ
ル間ではプリセットされた直列出力データの周波数比が
保持される。直列出力データはそれぞれのチャンネルの
並列データの転送と同期している。

上述の説明から、チャンネル１、２の他に並列／直列デ
ータ変換用のチャンネルを追加した場合も、追加された
チャンネルはいずれもチャンネル１、２と同様に構成さ
れ、前述の共通制御信号Ｇ、Ｅ、Ｌを用いて、チャンネ
ル１、２と同期して動作することが明らかとなろう。

また、並列クロックＦをチャンネルの並列ビット数に対
応する適当な整数で分周することによって、それぞれの
チャンネルの直列出力データ間で異なる周波数比が得ら
れることも明らかであろう。それぞれの直列クロック信
号は、各チャンネルの直列ビット周波数を発生するのに
利用される。前述の本発明の良好な具体例におけるチャ
ンネル１と２の直列出力データビット間の周波数比は
６：４であるけれども、他の利用可能な周波数比の例と
しては、４：３、３：２、２：１等がある。

本発明の並列／直列変換器５６、６６は、用途に応じて
第１図のチャンネル１または２のいずれか一つの伝送チ
ャンネルのみを有する変換器として利用することもでき
る。第１Ａ図および第１Ｂ図の回路概略図および第２図
のタイミング図に関して、第一の同期回路７および第二
の同期回路８についてのより詳細な説明を続けよう。線
１１上で受信した直列クロック信号Ｈは、反転器１７に
よって反転され、この反転クロック信号はＤフリップ
フロップ１３と１４それぞれのクロック入力およびＤフ
リップフロップ１８のクロック入力にそれぞれ与えられ
る。第二の同期回路８はまた、Ｄフリップフロップ１３
の入力に結合された線１０上で、ワード同期パルスＩを
受信する。

良好な具体例におけるワード同期パルスＩの長さは並列
クロックＦの１サイクルに等しい。フリップフロップ１
３はパルスＩを、直列クロック信号Ｈの１／２サイクル
だけ遅延させる。フリップフロップ１３の出力１９にお
ける遅延されたパルスＩは、第二フリップフロップ１４
に与えられ、このフリップフロップ１４はさらにそれを
信号Ｈの１サイクルだけ遅延させる。

線２１上のフリップフロップ１４からの出力信号は、排
他的オアゲート１５に与えられ、このオアゲート１５は
その出力２３において２つの連続するパルスを発生する
が、各パルスは、線１９および線２１上のそれぞれのパ
ルス間の位相差に対応する幅を有している。ナンドゲー
ト１６は線１９に結合された第一の入力と線２３に結合
された第二の入力とを有していて、線２５上に出力信号
を発生し、この信号は線２３上に最初に発生するパルス
に対応するが第二番目に発生するパルスは除かれる。

線２５上のこの信号は、Ｄフリップフロップ１８の最初
のＤ入力に与えられ、このフリップフロップ１８はシフ
トレジスタと接続されている。フリップフロップ１８の
最初のフリップフロップの出力６８はフリップフロップ
の二番目の入力に接続され、フリップフロップの二番目
の出力６９はフリップフロップの三番目の入力に接続さ
れ、以下同様に接続されている。また、フリップフロッ
プ１８の全出力６８−７３はセレクタスイッチのそれぞ
れの入力に接続されている。従って、線２５上の信号は
フリップフロップ１８を介してクロック信号のサイク
ルに応じてフリップフロップ１８の出力６８−７２に順
々に出力される。

セレクタスイッチ２０は線４０−４２を介して、プログ
ラム可能なスイッチ２４によってプリセットされ、シフ
トレジスタ１８から出力される線７２上の信号を線５５
上の出力信号として選択する。線６８−７２からセレク
タスイッチ２０に入力される信号はシフトレジスタ１８
によって直列クロックサイクルに対応してそれぞれ１−
６サイクル遅延している。セレクタスイッチ２０はこれ
らの入力信号のいずれでも出力線５５に出力するように
プログラムすることができる。

この良好な具体例において、プログラム可能なスイッチ
２４の接点Ｓ１−Ｓ３は、線４０−４２上に制御信号を
得るようセットされており、この制御信号は、第一の分
周器２２の所望する分周比をセットし、さらにこの信号
は、セレクタスイッチ２０を介してシフトレジスタ１８
のそれぞれに出力されたいずれかの遅延パルスを選択す
る。

プログラム可能なスイッチ２４は、それぞれの高及び低
の出力信号の組み合わせを線４０−４２の線上に発生す
るようにセットすることができ、それは次の表に示され
ている。

従って、この良好な具体例においては、第一の分周器２
２は４０−４２の線上の信号（低ー高ー低）によって、
６分周するようセットされ、セレクタスイッチ２０は線
４０−４２上の信号によって制御され、シフトレジスタ
１８からの線７２上の遅延パルスをその出力５５に与え
る。第２図から明らかなように、線５５上に生じるパル
スＬは、その中央で並列クロックＦの立上がりに一致す
るように遅延される。

上述したスイッチ２４は、接点位置の別の組合せを設け
ることによって線２５上の信号に対しより高い分周比を
得ると同時にこれに関連して線５５上の信号の遅延を増
加することができる。

チャンネル１のスイッチ２４と同様に、チャンネル２の
スイッチ８４にも表１に示される接点Ｓ１−Ｓ３のそれ
ぞれの位置が与えられ、これによって所望の分周比が得
られるように分周器４８がセットされる。第１Ｂ図にお
いてはＳ１、Ｓ２、Ｓ３は（低ー低ー高）の出力である
から表１から第二の分周器４８は４分周器として動作す
ることが分かる。

プラグラム可能な第一の分周器２２は、良好な具体例に
おいては、自走カウンタを利用することによって実現さ
れるが、このカウンタは、線４０−４３を介してプログ
ラム可能なスイッチ２４によって、６分周するようセッ
トされている。第一の分周器２２は、線３５上で得られ
た第二の制御信号（ＴＣ）及び線５５上の第三の制御信
号を負ノアゲート３９に供給して論理和の否定をとるこ
とによって定期的にプリセットされる。

線３５上の信号は第２図からも分かる通り、非対称的で
ある。線３５上の信号は第一の同期回路７の入力に与え
られるのであるが、より特定的には、当業界では周知の
態様で、排他的オアゲート２７に結合されたＤフリップ
フロップ２６により実現される１／２分周器に与えられ
る。１／２分周器から得られた線４５上の対称信号はさ
らにＤフリップフロップ２８に与えられ、そこで直列ク
ロックＨの１サイクルだけ遅延され、さらに線４７上の
この遅延信号は排他的オアゲート２９の一つの入力に与
えられる。排他的オアゲート２９のもう一つの入力は、
線４５上の信号を受信し、オアゲート２９からの線４４
上の第一の制御信号ＥはＤフリップフロップ５４と６４
に与えられ、第１Ａ図及び第１Ｂ図の回路のそれぞれの
チャンネル１及び２からの並列データ転送を同期させ
る。第２図からも分かる通り、第一の制御信号Ｅは、直
列クロック信号Ｈの１サイクルに対応するパルス幅と、
並列クロックＦの周波数に対応する周波数とを有してい
る。

従って、第二のフリップフロップ５４の１２１−１２６
の線上に記憶された並列データビットＣと第四のフリッ
プフロップ６４の１３１−１３４の線上に記憶された
Ｃ′は、第一の制御信号Ｅの正方向の立ち上がりによっ
て、並列クロックＦサイクルの間に一度、同時にサンプ
ルされる。このようにして得られたサンプル信号は並列
ビットＤに対応し、このビットＤは、第一の並列／直列
符号化器５６の入力線１４１−１４６の線上に、第二の
並列／直列符号化器６６の入力における１５１−１５４
の線上のビットＤ′と同時に発生する。

良好な具体例においては、自走カウンタによって実現さ
れるプログラム可能な分周器２２と４８は、それぞれの
最終カウントでリセットされるので、線４４上の第一の
制御信号Ｅと、第一の分周器２２からの線３６−３８の
線上、及び第二の分周器４８からの線５９−６１の線上
のそれぞれの２進符号化制御信号は循環している。しか
し、線１０上でワード同期パルスＩを受信する度毎に、
線５５上の第三の制御信号Ｌが発生され、上述の分周器
２２と４８をプリセットし、すでに説明したように、す
べてのチャンネルについて動作の同期化を確実にする。

また、選択された間隔でワード同期Ｉを与える代わり
に、入力線１０と１２を結合して、線１０上にも並列ク
ロックＦを与えることも可能である。後者の場合、上述
の第二の同期回路８の動作は同一であるが、線５５上の
第三の同期信号Ｌは並列クロックＦの周波数で発生され
るので、第二の同期回路８はより頻繁に同期パルスを発
生することになる。

以下に、チャンネル１の第一の並列／直列符号化器５６
及びチャンネル２の第二の並列／直列符号化器６６の動
作について、より詳細に説明をする。前述した通りの第
一の分周器２２はそのクロック入力で直列クロックＨを
受信し、一方、第二の分周器４８は、直列クロックＨ′
を受信する。第一の分周器２２は、前述したように、線
４０−４２を介して、プログラム可能なスイッチ２４に
よって、６分周するようにプリセットされる。従って、
分周器２２からの制御線３６−３８の線上の２進符号化
出力信号の周波数は、直列クロックのＨ周波数によって
決定される。一方、信号それ自体は、１−６まで変化す
る循環２進カウントを表わす。チャンネル１の第一の並
列／直列符号化器５６は、セレクタスイッチによって実
現されるのが好ましい。第一の並列／直列符号化器５６
はその制御入力でこの変化カウントを受信し、かつそれ
に応答して、１４１−１４６の入力線上で受信した並列
ビットＤを、その出力５３に出力する。その出力は線３
６−３８の線上の制御信号によって制御され、すなわ
ち、直列クロックＨの周波数によって決定されたシーケ
ンス及び周波数で、直列出力ビット１−６として連続的
に出力される。線５３上の直列出力信号は、反転器５８
によって反転され、出力信号Ｓとして第２図に示され
る。

第二の分周器４８はプログラム可能なスイッチ８４によ
り、４分周するようプリセットされる。第二の分周器４
８からの線５９−６１の線上の２進符号化出力信号の周
波数は、直列クロックＨ′の周波数によって決定され
る。この線５９−６１の信号は、１−４まで変化する循
環２進カウントを表わす。チャンネル２の第二の符号化
器６６は、チャンネル１の第一の符号化器５６と同様で
ある。この第二の符号化器６６は、制御線５９−６１を
介して、線３６−３８の線上で受信されたカウントに同
期して、変化カウントを受信する。

従って、符号化器５６、６６の双方は、第２図に部分的
に示されているように、お互いに同期すると同時に、１
４１−１４６の線上、及び１５１−１５４の線上におけ
る並列ビットＤとＤ′の発生にそれぞれ同期して、線５
３及び線７４上にそれぞれの出力信号Ｓ及びＳ′を発生
する。線５１上の反転器８０と８１は、線１１上の直列
クロックＨの通路における反転器１７と３３によって発
生された遅延時間に等しい時間だけ、直列クロックＨ′
を遅延させ、これらのクロック信号Ｈ及びＨ′を同期さ
せている。符号化器５６及び６６から得たそれぞれの直
列出力ビットは、反転データの形式であるので、それぞ
れ反転器５８及び７８によって再反転され、第２図に示
される合成再反転データＳ及びＳ′が得られる。

第１Ａ図及び第１Ｂ図における良好な具体例中の要素５
２、６２、５４、６４、５６、６６は何れのチャンネル
においても８並列ビットにまで利用できる。いずれかの
チャンネルが８並列ビット以上のデータを受信するよう
な応用例では、８ビットを越えるいかなるビット数のデ
ータでも受信できるように、上述の各要素を２以上直列
に接続してもよい。

以上の説明から推して、チャンネル２の１１１−１１４
の線上のそれぞれの並列ワードＢの受信と、線１３１−
１３４、及び線１５１−１５４における信号の転送は、
チャンネル１の並列データワードＡの受信とその信号の
転送に類似しており、かつそれに同期している。従っ
て、チャンネル２の動作に関しての詳しい説明はここで
は繰り返さないことにする。しかし、チャンネル２の１
１１−１１４の線上で受信された並列データビットＢ
と、このチャンネルからの線７４上の対応する直列出力
データストリームＳ′についての例は、説明のため第２
図に示されている。

一以上のチャンネルにおいて、誤差低減のためあるいは
その他の目的のために、冗長直列データを発生すること
を所望するような用途のためには、この並列／直列デー
タ変換器は次のように利用されることもできる。例え
ば、第１図の上述したような回路のチャンネル２におい
て、そのような冗長データの発生を所望する場合、直列
クロック信号Ｈ′の代わりに、クロック信号Ｈ′の周波
数の２倍の周波数を有する直列クロック信号Ｈ″（図示
されてはいないが）を与えることも可能である。従っ
て、第二の並列／直列符号化器６６の出力７４の対応直
列出力信号Ｓ″もまた、クロック信号Ｈ″の周波数に対
応する。一方、直列出力ビット１からビット４までの各
シーケンスは、各並列クロックＦ期間中に２回繰り返さ
れることになる。この事は第２図におけるＳ″で示され
る。もちろん、特定のチャンネルのそれぞれの直列クロ
ック信号の周波数に、そのチャンネルで受信した並列ビ
ット数より高いどんな整数倍数でも乗算することによっ
て、より高い直列出力ビット周波数及びビット繰り返し
数とが得られる。

以上、本発明の良好な具体例について説明して来たが、
特許請求の範囲内で、各種の変更がなされ得る点を理解
されたい。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は本発明の良好な具体例について
の回路図であり、第２図は第１Ａ図及び第１Ｂ図の回路
の動作を示すタイミング図である。図中、１はチャンネル１、２はチャンネル２、１３、１
４、２６、２８、５０はＤフリップフロップ、１５、２
７、２９は排他的オアゲート、１６はナンドゲート、１
７、３３、５８、７８、８０、８１は反転器、１８、５
２、５４、６２、６４はフリップフロップ、２０はセレ
クタスイッチ、２２、４８は分周器、２４、８４はスイ
ッチ、３９はノアゲート、５６、６６は並列／直列符号
化器をそれぞれ示す。

Claims

【特許請求の範囲】

【請求項１】並列データビットの周波数に同期した並列
クロック信号（Ｆ）を受信する１以上のデータ変換チャ
ンネルを含み、前記各チャンネルは各チャンネルによって受信される並
列ビット数またはこの並列ビット数の整数倍にそれぞれ
対応して、前記並列クロック信号の整数倍の周波数で直
列クロック信号（Ｈ）を受信するための並列／直列デー
タ同期変換回路において、各チャンネル毎に、前記並列データビット数を受信し記
憶し、第一の制御信号（Ｅ）に応答して前記記憶された
データビットを出力する記憶手段（５４、６４）と、前記記憶手段の出力に接続され、並列データビットを受
信し、その並列データと同期して直列出力データストリ
ームを供給する並列／直列データ符号化器（５６、６
６）と、直列クロック信号（Ｈ）を受信し、その直列クロック信
号に同期しかつその直列クロック信号に対応して分周さ
れ、各並列データを直列データに符号化するための第二
の制御信号（３５、７７）を供給するプログラム可能な
分周器（２２、４８）と、前記全チャンネルに共通に前記直列クロック信号（Ｈ）
を受信し、この直列クロック信号に同期して前記並列ク
ロック信号（Ｆ）の周波数を有しこの並列クロック信号
と同期して前記記憶手段（５４、６４）の制御入力に供
給される前記第一の制御信号（Ｅ）を発生する第一の同
期回路（７）と、前記並列クロック信号（Ｆ）との整数の分周比を有し前
記並列クロック信号と同期した同期信号（Ｉ）を受信
し、この同期信号（Ｉ）の周波数に対応しかつその同期
信号（Ｉ）と同期し各チャンネルの前記プログラム可能
な分周回路に供給される第三の制御信号（Ｌ）を発生す
る第二の同期回路（８）とからなることを特徴とする並
列／直列データ同期変換回路。
【請求項２】特許請求の範囲第１項に記載の並列／直列
データ同期変換回路において、各チャンネルのプログラ
ム可能な分周器は、各チャンネルの前記並列データのビット数に対応する分
周比でプリセット可能な分周器（２２、４８）を備え、
この各分周器（２２、４８）によって発生された前記第
二の制御信号（３５、７７）は、前記プリセットされた
分周比によって決定される循環２進カウント信号である
ことを特徴とする並列／直列データ同期変換回路。
【請求項３】特許請求の範囲第１項に記載の並列／直列
データ同期変換回路において、選択されたデータ変換チャンネルがこのチャンネルで受
信される並列データビットの２倍の周波数の直列クロッ
ク信号（Ｈ″）を受信して、このチャンネルの前記並列
／直列データ符号化器（５６、６６）から前記直列クロ
ック信号の周波数に対応する周波数を有する同期直列出
力データビットストリーム（Ｓ″）を得ており、受信し
た並列データのビット数に対応する直列データビット群
が各並列クロックサイクル中に２回発生されることを特
徴とする並列／直列データ同期変換回路。
【請求項４】１以上の並列データチャンネルによって受
信された１以上の並列データを直列データストリームに
変換し、各チャンネルは並列クロック信号の整数倍の周波数を有
しそれと同期する直列クロック信号を受信する並列／直
列データ同期変換回路において、前記並列データを受信して記憶し、第一の制御信号
（Ｅ）に応答して前記記憶したデータを出力する記憶手
段（５４、６４）と、前記記憶手段の出力に接続され並列データビットを受信
し、前記並列データを第二の制御信号によって決められ
た周波数及びシーケンスで直列データストリームを出力
する並列／直列データ符号器（５６、６６）と、直列クロック信号を受信し、各チャンネルで受信された
前記並列データのビット数に対応した分周比を有するよ
うにプリセットされ、前記プリセットされた分周比に対
応し前記直列クロック信号の周波数を有する第二の制御
信号を循環２進カウントとして出力するプリセット可能
な分周器（２２、４８）と、各チャンネルのプリセット可能な分周器（２２、４８）
からの出力信号を受信し、前記分周手段によってプリセ
ットされた分周比に対応する周波数を有し前記直列クロ
ック信号と同期した前記第一の制御信号（Ｅ）を発生
し、この第一の制御信号（Ｅ）を前記全チャンネルのぞ
れぞれの記憶手段（５４、６４）に共通に与える第一の
同期手段（７）と、前記直列クロック信号と、前記並列データビットの周波
数に対応しかつそれと同期する周波数の並列クロック信
号と、前記並列クロック信号と整数倍の分周比を有しこ
の並列クロック信号と同期した同期信号（Ｉ）とを受信
し、この同期信号（Ｉ）の周波数に対応する周波数を有
する第三の制御信号（Ｌ）を発生し、各チャンネルのそ
れぞれの前記プリセット可能な分周回路（２２、４８）
を同期させるように前記第三の制御信号（Ｌ）を各分周
回路（２２、４８）に与える、第二の同期手段（８）と
からなることを特徴とする並列／直列データ同期変換回
路。
【請求項５】特許請求の範囲第４項に記載の回路におい
て、前記第一の同期手段（７）は、前記選択されたプリセット可能な分周回路（２２）から
の出力信号を第二の制御信号（ＴＣ）として受信し、前
記選択されたプリセット可能な分周手段にも与えられる
直列クロック信号を受信し、前記直列クロック信号の１
サイクルの長さを有しかつそれと同期して第一の制御信
号（Ｅ）を出力する第一の遅延器（２６、２８）及びゲ
ート（２９）を含むことを特徴とする並列／直列データ
同期変換回路。
【請求項６】特許請求の範囲第４項に記載の回路におい
て、前記第二の同期手段（８）は、同期信号（Ｉ）と直列クロック信号（Ｈ）とを受信し、
前記直列クロック信号の１サイクルの長さを有し前記同
期信号（Ｉ）の周波数に対応する周波数を出力する第二
の遅延器／ゲート（１３、１４、１５、１６）と、前記第二の遅延器／ゲートの出力に接続され、前記直列
クロック信号（Ｈ）を受信し、前記第二の遅延器／ゲー
トによって与えられた出力パルスを、後続の直列クロッ
ク信号で１クロックサイクル遅延させて、前記並列クロ
ック信号（Ｆ）のサイクル開始とその中央がほぼ一致す
る第三の制御信号（Ｌ）を出力するシフトレジスタ手段
（１８、２０）とを含むことを特徴とする並列／直列デ
ータ同期変換回路。
【請求項７】特許請求の範囲第４項に記載の回路におい
て、前記プリセット可能な分周器（２２、４８）は、それぞれ所望の分周比を得るためのプリセット可能な２
進カウント手段と、前記カウント手段によって与えられ
るカウントをプリセットするための手段とを含むことを
特徴とする並列／直列データ同期変換回路。
【請求項８】特許請求の範囲第４項に記載の回路におい
て、前記カウントをプリセットするためのスイッチ手段
（２４、８４）は、プログラム可能なスイッチであることを特徴とする並列
／直列データ同期変換回路。
【請求項９】１以上のデータ変換チャンネルを有し、各
チャンネルの並列データビットと同期しそれと整数倍の
並列クロック信号及びその並列クロック信号と同期しそ
の整数倍の直列クロック信号を受信し、この整数値は各
チャンネルに対し定められる、並列データビットを対応
の直列データビットに変換するための並列／直列データ
同期変換回路において、並列データビットの周波数に同期した並列クロック信号
を受信する１以上のデータ変換チャンネルを含み、各並列データビットを受信し、記憶し、前記入力に対応
した数の出力を備え、各チャンネルに同時に供給される
第一の制御信号（Ｅ）に応じて前記記憶された並列デー
タビットを出力する記憶手段（５４、６４）と、前記記憶手段の出力に接続され、変換周波数とシーケン
スを制御するための第二の制御信号によって、入力並列
データを対応の直列データストリームに変換する並列／
直列データ符号化器（５６、６６）と、直列クロック信号を受信し、各チャンネルに供給される
並列データビット数に対応して分周比が設定され、受信
直列クロック信号の周波数を有する前記第二の制御信号
を循環２進カウントとして出力するプリセット可能な分
周器（２２、４８）と、前記プリセット可能な分周器（２２）からの第二の制御
信号（３５）を受信し、前記第二の制御信号（３５）の
周波数に対応する周波数を有する前記第一の制御信号
（Ｅ）を出力する第一の同期手段（７）と、前記直列クロック信号（Ｈ）及び並列クロック信号の整
数倍の分周比を有しこれと同期した同期信号（Ｉ）とを
受信し、前記同期信号（Ｉ）の周波数に対応した周波数
を有しそれと同期した第三の制御信号（Ｌ）を発生し、
その第三の制御信号（Ｌ）を各チャンネルのプリセット
可能な分周回路に出力する第二の同期回路（８）とを含
むことを特徴とする並列／直列データ同期変換回路。
【請求項１０】特許請求の範囲第９項に記載の回路にお
いて、前記第二の同期手段（８）は、同期信号（Ｉ）と直列クロック信号（Ｈ）とを受信し、
前記直列クロック信号の１サイクルの長さを有し前記同
期信号（Ｉ）の周波数に対応する周波数を出力する遅延
器／ゲート（１３、１４、１５、１６）と、前記遅延器／ゲートの出力に接続され、前記直列クロッ
ク信号（Ｈ）を受信し、前記遅延器／ゲートによって与
えられた出力パルスを後続の直列クロック信号で１クロ
ックサイクル遅延させて、並列クロック信号（Ｆ）のサ
イクル開始とそのパルスの中央がほぼ一致する第三の制
御信号（Ｌ）を出力するシフトレジスタ手段（１８、２
０）とを含むことを特徴とする並列／直列データ同期変
換回路。
【請求項１１】特許請求の範囲第１０項に記載の回路に
おいて、更に、選択された２進カウントに対応する出力信号を発
生するようにプログラムされ、プリセット可能な分周器
（２２、４８）の分周比を所望値にプリセットするプロ
グラム可能なスイッチ手段（２４、８４）を含み、この
スイッチ手段の出力信号は、前記第二の同期手段（８）
が前記プリセットされた分周比の直列クロックのサイク
ル数に等しい遅延を生じさせる前記第三の制御信号
（Ｌ）を選択するように前記第二の同期手段（８）のシ
フトレジスタ手段（２０）にも供給されることを特徴と
する並列／直列データ同期変換回路。