JPH065505B2

JPH065505B2 - 演算回路

Info

Publication number: JPH065505B2
Application number: JP60105534A
Authority: JP
Inventors: 隆夫西谷; 雄一川上
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-05-17
Filing date: 1985-05-17
Publication date: 1994-01-19
Anticipated expiration: 2009-01-19
Also published as: JPS61262926A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はディジタル信号処理用演算回路、特に、固定小
数点演算を行なうシグナルプロセッサの演算回路に関す
る。

（従来技術とその問題点）ディジタル信号処理の利点はアナログ技術では実現でき
ない様な高精度もしくは高安定性の保証されたフィルタ
や変復調装置が実現できること、さらに、アナログ信号
処理では考えられなかった時変適応フィルタ等が容易に
実現できることなどが挙げられる。さらに詳しいディジ
タル信号処理の利点等については電子通信学会誌1982年
12月号の1280頁より1284頁を参照されたい。

この様に多くの利点を有するディジタル信号処理も、ハ
ードウェアサイズ及び消費電力の点ではアナログ技術に
劣ることが多く、ディジタル信号処理が実用に供される
様になって来たのは、急速に発展して来たディジタルLS
I回路が利用できる様になったごく最近のことであり、
特にシグナルプロセッサと呼ばれるディジタル信号処理
マイクロプロセッサが実現して来てからである。

この様なシグナルプロセッサは、ハードウェア規模を小
さくしつつ、アナログ回路で実現する微分、積分演算を
ディジタル領域で実現せねばならないために高速算術演
算能力が要求され、いわゆる汎用コンピュータや汎用マ
イクロプロセッサとは異なった発展を遂げている。詳し
くは情報処理学会誌昭和58年７月号の862頁より869頁に
譲り、以下現状のシグナルプロセッサの特徴について述
べる。

シグナルプロセッサでは高速算術演算能力を小さなハー
ドウェアで実現するために、数値表現は原則として固定
小数点表示で、かつ２の補数表現を用いることが多い。
また、シグナルプロセッサで扱う対象はA/D変換された
アナログ信号であり、A/D変換器の許容最大振幅を基準
にしてディジタル表現を表わすのが便利であるため最大
振幅値を1.0とする。つまり、２の補数表現で固定小数
点の位置を示すと、最上位ビットと次のビットの間に固
定小数点を置き、-1から+1までの数値として扱う。

この様な形式を用いる場合の乗算回路の入出力形式とし
てアイイーイーイージャーナルオブソリッドステートサ
ーキッツ(IEEEJournalofSolidStateCircuits)第SC-16巻
４号(1981年８月）の372頁より376頁に掲載されたシグ
ナルプロセッサの第２図に示した様に、Ｎビット２の補
数表現固定小数点データ間の積は2N-1ビットで得られ、
固定小数点位置は依然として最上位ビットと次のビット
の間にある形式を用いるのが一般的である。このため、
乗算器出力は信号データと同じ形式になる様に上位Ｎビ
ットを取り出せば、信号のダイナミックレンジを一定に
保てる。

一方、FIRフィルタ等の演算では、時刻ｊの入力信号、
出力信号を各々x_j,y_jとすると、という演算が行なわれる。係数{a_i}はフィルタの特性を
決定するものであり、x_jが-1から+1の範囲の値であれば
平均的にy_jも-1から+1の範囲内の値となる様に係数は定
められる。しかしながら、係数a_iの値は必ずしも-1から
+1の範囲に限られる訳ではなく、このためy_jの計算途中
結果では-1から+1の範囲に納まらないこともしばしばで
ある。

従来の方法ではこの様なFIRフィルタを実現する方法で
は、係数{a_i}を-1から+1までの乗算器に入力できる範囲
の値とするため、係数{a_i}の各々に係数の絶対値の最大
値より大きい２の巾乗数を選んで、この値で割り算を行
なった係数{b_i}を用いる。

つまり、 b_i＝a_i・2^-k (2) とし、式(1)は次の様にして求める。

式(3)より、b_iとx_j-iを乗算し、累算した後2k倍するこ
とでy_jを求めていた。固定小数点演算で式(3)を実現す
るとb_i及びx_j-iはいずれも-1より+1までの値であるから
b_ix_j-iは-1より+1までの値となり、前述した固定乗算器
が利用できる。しかし、b_ix_j-iをＮ項加算する場合、計
算の途中結果及び計算結果は-1から+1までの範囲にはな
い可能性がある。しかし、この場合でも、単精度加算器
を用いているシグナルプロセッサなどでは加算毎にオー
バーフローが発生した時に最大値に置換するハードウェ
アを設けるか、この様なオーバーフローの発生は無視
し、計算ノイズとして扱うことが常であった。

また、FIRフィルタを実現している限りは、この様なオ
ーバーフローはシステムを不安定にすることはないが、
IIRフィルタの様に演算結果をフィードバックして用い
るシステムではオーバーフローの問題はシステムの不安
定にもつながり、演算速度を犠牲にしてでもオーバーフ
ロー発生時には値を最大値に置換する必要がある。

以上の様に従来技術による演算方法では計算の途中結果
のオーバーフローを無視するか、１加算のオーバーフロ
ー発生毎に最大値に置換していたため、計算途中結果の
数値の取りうる範囲を充分大きくしてオーバーフローが
発生しないようにした場合には出力信号y_jは正規の-1よ
り+1の範囲の数値になる様な場合でも、小規模な回路で
実現しようとするとオーバーフローの無視、あるいはオ
ーバーフローした数値の最大値での修正が多発し、出力
値y_jは大きな誤差を含んでいることもしばしばであっ
た。

（発明の目的）本発明の目的は出力値y_jの計算精度を向上させうるシグ
ナルプロセッサ用演算回路を提供することにある。

（発明の構成）本発明は２組の単精度ビット数のデータを入力とし倍精
度ビット数の積を出力する固定小数点乗算器と、前記固
定小数点乗算器出力を少くとも下位方向に複数ビットシ
フトを行なえる倍精度ビット数のバレルシフタと、前記
バレルシフタの出力と後述するレジスタの内容に対し算
術論理演算を行なう倍精度ビット数のALUと、前記ALUの
出力に対し、少くとも上位方向にビットシフトを行なえ
る倍精度ビット数のシフタと、前記ALUもしくは前記シ
フタにより出力データがオーバーフローを発生したこと
を検出するオーバーフロー検出回路と、前記オーバーフ
ロー検出回路により制御され、オーバーフロー検出時に
前記シフタ出力をオーバーフロー方向の最大値に置換す
るオーバーフロー訂正器と、前記オーバーフロー訂正器
出力を蓄える倍精度ビット数のレジスタと、前記レジス
タの少くとも上位単精度ビット数のデータを出力する出
力端子とから少くとも構成されている。

（本発明の原理）本発明の原理は固定小数点乗算器出力が倍精度ビット長
であること、よって、倍精度ビット長乗算結果を小数点
位置とともに下位方向にビットシフトしても、シフトし
た結果をシフト前のビット数で表現しても、ビットシフ
トにより切り捨てられるデータによっても倍精度ビット
長で表現されたデータに対しては精度不足を起こさない
こと、小数点位置を下位ビット方向に移動させたため、
累算時のダイナミックレンジは-1より+1という従来の範
囲より大幅に拡大されること、累算結果は平均的に-1か
ら+1の従来の範囲にあるから小数点とともに上位方向に
ビットヒフトすることにより、正確な値を得る様にした
点にある。以下、これを詳しく説明する。

いま、式(1)を計算するにあたり、a_iおよびx_jが各々Ｎ
ビットで以下の様に２の補数表現されていたとする。

つまり、a_iは-2^kより2^kまでの範囲の値を取り得るが、x
_jはこれまでにも述べて来た様に-1より+1までの範囲で
あったとする。この時式(1)の積の項Z_iはと表現できる。つまり、-2^kより2^kまでの範囲の値a_iに-
1より+1までの範囲の値x_jを乗ずると-2^kより2^kまでの範
囲の値となり、かつ、Ｎビット数同志の積であるから、
積は2N-1ビットとなる。式(1)ではこの項をＭ項累算す
る必要があり、ダイナミックレンジ最大log₂Ｍビット拡
大する可能性があるから、log₂Ｍより大きい最小の整数
をＬとおいて、少数点位置を含めて式(5)で与えられる
数値をＬビット下位方向にづらせる。つまり、この様に
ＬビットZ_iを下位方向にづらせた2N-1ビットのデータZ_i
^*は上位Ｌビットは極性符号ビット(Z_o ⁱと一致しとなり下位Ｌビット分の誤差を生づる。

式(1)の計算はこのZ_i ^*をＭ項加算すれば良く、となる。ここでy_jは平均的に-1より+1の範囲の数値とな
っているはずであるから、多くの場合となっており、上位k+L-1ビットを省略しても２つの補
数表現としては同じ値を与える。よって(7)で示される2
N-1ビットデータを上位方向にk+L-1ビットシフトし、シ
フトあふれした後のデータから上位Ｎビットを取り出せ
ばx_jと同様-1より+1までのダイナミックレンジを有する
y_jが得られることになる。もし(8)式が成立していない
時は求められたy_jは-1より+1までの範囲になく、よって
正規のy_jは求められないから、この場合はオーバーフロ
ーとして正もしくは負の最大値にy_jの値をするとよい。
2N-1ビット表現された式(7)はオーバーフローしている
心配はないから、正もしくは負の最大値にy_jの値を設定
する場合はy₀ ^jを見れば長く、y₀ ^j＝０の時は正のオーバ
ーフロー、y₀ ^j＝１の時は負のオーバーフローとすれば
良い。

この様な計算を行なうと出力信号y_jに誤差が加わる可能
性は式(5)より式(6)へ移す時の2N-1ビット表現された信
号の下位Ｌビット分がＭ回加算されて発生する誤差もし
くはオーバーフローによる誤差のみである。上記下位Ｌ
ビット分がＭ回(Lビット相当）加算されて発生する誤差
は式(5)と同じ表現で評価すると2Lビット分であり、y_j
を出力するにあたりk+L-1ビット上位方向にシフトする
ことを考慮しても高々k+3L-1ビット分である。また，y_j
の出力としてＮビットに丸めるため丸めによる切り捨て
ビットN-1がこのk+3L-1より大の時、つまり、 N-1>K+3L-1 (9) であれば、上記の計算途中結果のためにダイナミック・
レンジを拡大するために発生する丸め誤差は事実上表わ
れて来ないことになる。

以上の説明では式(1)を計算するときにＭ項加算では最
大Ｌビット分のダイナミック・レンジの拡大があり、こ
の最大ダイナミック・レンジの発生時にも充分対処する
様にしたが、もともと出力信号y_jの取りうる値の範囲は
-1より+1に定まっているため、累算時にはＬビットより
小さいＬ′ビット分だけダイナミック・レンジを拡大し
ておき、累算時にもオーバーフローは発生する可能性は
あるものの、従来方式よりはオーバーフローの発生を小
さくすることも可能である。この様にすることにより、
累算前の式(6)の値の精度を向上でき、累算時のオーバ
ーフローの発生がない時はy_jを精度よく計算できる。こ
のため、累算器へ入力する前のシフト量を可変にし、個
々の応用毎に変えられることが望ましい。

（実施例）次に本発明の１実施例を図面を参照しながら説明する。
第１図は乗数入力端子1,被乗数入力端子2,レジスタ3,4,
12,乗算器5,バレルシフタ7,算術論理ユニット(ALU)8,シ
フタ9,オーバーフロー検出器10,オーバーフロー訂正器1
1,シフト量制御端子6,13,出力端子14より構成される。
ここでレジスタ3,4,12,は1985年テキサスインスツルメ
ンツ社発行の「ザバイポーラディジタルインテグレーテ
ィドサーッキッツデータブック(TheBipolarDigitalIute
gratedCircuitsDataBook)」の7-234頁に、またALUは同
文献の7-252頁から7-262頁に記載されたICが利用でき
る。乗算器５は1984年TRW社発行のデバイス・カタログT
MC2110に記載されたものが利用できる。バレルシフタ７
およびシフタ９は1977年AMD社発行の「ショットキーア
ンドローパワーショットキーデータブックインクルーデ
ィングディジタルシグナルプロセッシングハンドブック
(Schottky and Low-power Schottky Data Book Includi
ng Digital Sigual Processing Handbook)」の4-37頁か
ら4-46頁記載のICが利用できる。オーバーフロー検出器
10およびオーバーフロー11の細詳については後述する。

いま式(1)の計算のためにレジスタ12は０にクリヤされ
ているものとし、a₀が端子１からx_jが端子２から入力さ
れているとし、a_o,x_jの各々は式(4)で与えられる通りで
ある。端子１及び端子２に各々加えられたa_i及びx_jはレ
ジスタ３及びレジスタ４へ格納される。乗算器５はレジ
スタ３及びレジスタ４の内容の積を2N-1ビットとして式
(5)の様に与える。バレルシフタ７ではlog₂Ｍを包含す
る整数Ｌだけ下位方向にシフトすべく端子６より"L"が
入力されている。このため、乗算器５の出力で2N-1ビッ
トのデータはバレルシフタ７によりＬビット下位方向に
シフトされやはり2N-1ビットで表現される式(6)で与え
られるZ_i ^*が得られる。2N-1ビット長のALU8ではバレル
シフタ７の出力Z_i ^*とレジスタ12の内容、この場合はゼ
ロと加算され、Z_i ^*が出力される。当然オーバーフロー
は発生しない。シフタ９は式(1)の最終出力y_jの計算時
のみk+Lビットシフトさせる様に端子13からシフト量制
御信号を加えるもので、今の場合式(1)の第１項の計算
中であるから、シフト量０が端子13より加えられてお
り、このため、ALU8の出力Z_i ^*がそのままシフタ９を通
過する。当然シフタ９によるオーバーフローも発生しな
い。ALU8でもシフタ９でもオーバーフローは発生しない
ため、オーバーフロー検出器10はオーバーフロー否発生
をオーバーフロー訂正器11に伝え、このため、シフタ９
の出力Z_j ^*はそのままオーバーフロー訂正器11の出力と
なる。この2N-1ビットの出力Z_jはレジスタ12に蓄えるこ
とにより式(1)の第１項計算a_ox_jが終了する。

次に、端子１及び２にはa₁とx_j-1が加えられレジスタ３
及び４にa₁,x_j-1が蓄えられる。乗算器５はa₁x_j-1を式
(5)の形式で与え、バレルシフタ７により下位方向にＬ
ビットシフトする。ALU8ではレジスタ12に蓄えられたa₀
x_jとバレルシフタ７の出力であるa₁x_j-1が加算される。
この加算においても、バレルシフタ６で2N-1ビットの乗
算器出力をＬビット下方シフトしたためオーバーフロー
は発生しない。ALU8の出力a₀x_j+a₁x_j-1はシフタ９に入
力されるが、今回も端子13にはゼロが入力されており、
シフタ９は入力a₀x_j+a₁x_j-1を出力へ伝えるだけであ
る。このためシフタ９はオーバーフローを起こさない。
ALU8もシフタ９もオーバーフローを起こさなため、オー
バーフロー検出器10はオーバーフロー否発生をオーバー
フロー訂正器11に伝えるため今回もオーバーフロー訂正
器11はシフタ９の出力をレジスタ12へ伝えるだけであ
り、このため、レジスタ12はa₀x_j+a₁x_j-1の計算値を保
持する。以下M-1回目までは２回目と同じ動作のくり返
しである。

次に式(1)を計算するためのＭ回目の動作を説明する。
端子１及び２にはそれぞれa_Mとx_j-Mが入力され、レジス
タ３及びレジスタ４にそれぞれ格納される。レジスタ３
及びレジスタ４の出力は乗算器５へ入力され、a_Mx_j-Mが
式(5)の形式で出力される。このa_Mx_j-Mはバレルシフタ
７によりＬビット下方にシフトされた後、ALU8でレジス
タ12内と加算される。この場合もバレルシフタ７により乗算結
果a_Mx_j-MをＬビット下方ビットシフトしているため、AL
U8でのオーバーフローは発生しない。ALU8は加算出力と
してをシフタ９へ出力する。端子13に加えられたシフト量は
今回はk+Lであり、ALUのをk+Lビット上方シフトして出力する。この場合、ALU8
の出力の上位ビットが式(8)を満すか否かにより、オーバーフ
ローを起こさないか起こすかが決まる。いま、式(8)が
満足されておりオーバーフローを起こさない場合を考え
る。この場合オーバーフロー検出器10はALU8もシフタ９
もオーバーフローしていないため、オーバーフロー否発
生をオーバーフロー訂正器11に伝え、オーバーフロー訂
正器はy_jをk+Lビット上位方向にビットシフトされたシ
フタ９の出力をレジスタ12に伝える。レジスタ12の上位
Ｎビットが出力端子14に伝えられ、-1から+1までの範囲
の値を持ったＮビット出力y_jが端子14に得られる。一
方、ALU8の出力は式(8)を満足しておらずオーバーフロ
ーとなった時を考える。この場合、オーバーフロー検出
器10はオーバーフロー発生及びオーバーフロー発生方向
（正又は負）をオーバーフロー訂正器11に伝え、オーバ
ーフロー訂正器11はシフタ９の出力の代わりに正または
負の最大値である+1または-1をレジスタ12へ伝える。こ
のため、レジスタ12の上位Ｎビットを出力とする出力端
子14にはオーバーフローの方向に従ってＮビット表現さ
れる+1または-1が得られる。以上の説明は式(1)のＭの
値が小さい時の場合で、この場合は容易に式(9)が成立
する。このため、出力y_jはシフタ９による最終シフトで
オーバーフローしない限り、正しい値を与えており、演
算精度もＮビット分存在する。

一方式(1)のＭの値が大きい時式(9)が設立しなくなる。
この場合、端子６に加える下方シフト量をＬではなく、
Ｌより小さく式(9)が成立するＬ′を与えると式(1)の演
算中にオーバーフローを発生する危険性が０ではなくな
るものの演算精度を高く保てる。ただし、この場合、自
明のことであるが端子13に与えるシフト量も第１回目よ
り第M-1回目までは０と先例と同じで良いが、第Ｍ回目
にはk+L′とする必要がある。以下この様な場合の第Ｐ
回目にALU8がオーバーフローした場合について説明す
る。第P-1回目までは先の例と同じであり、レジスタ12
にが格納されているものとする。

第Ｐ回目には端子1,2を介してレジスタ3,4には各々a_p,x
_j-pが格納される。乗算器５はレジスタ3,4よりa_p,x_j-p
を入力され出力a_px_j-pを出力する。バレルシフタ７によ
りＬ′ビット下方ビットシフトされたa_px_j-pとレジスタ
12に蓄えられはALU8により加算されるが、オーバーフローを発生す
る。いまオーバーフローが正の方向で起こったとすれば
ALU出力は負の値となる。シフタ９は第Ｐ回目では端子1
3に０が入力されているためオーバーフローを発生せ
ず、ALUで負の値として出力されたオーバーフローした
結果をオーバーフロー訂正器11に供給する。オーバーフ
ロー検出器10はALUがオーバーフローしていることを検
出し、オーバーフロー発生及び正側オーバーフローであ
ることをオーバーフロー訂正器11に知らせる。このため
オーバーフロー訂正器11はシフタ９からの負の出力を無
視し、正の最大値をレジスタ12に伝える。よって、レジ
スタ12には正の最大値として蓄えられALUのオーバーフローの影響を軽減して
いる。

第２図はオーバーフロー検出器10の一実施例であり、シ
フタ９の入力が５ビットの場合を考えており、端子100,
101,102,103,104はシフタの入力Z₀ ^*，Z₁ ^*，Z₂ ^*，Z₃ ^*，Z
₄ ^*端子、排他的論理ノアゲート110,111,112,113,論理オ
アゲート120,121,122,123,アンドゲート130,200,読出専
用メモリ150,シフトビット数入力端子7,オーバーフロー
検出端子160,オーバーフロー方向端子170反転ALUオーバ
ーフロー入力端子190,ALU反転最上位ビット端子180,選
択回路210より構成される。ここ読出専用メモリ150はア
ドレスに端子13が接続され表１で示されるデータを格納
している。つまり表１は端子13より加えられるシフト量(k+L)に従って最上位ビット方向か
ら論理０の連が続くものである。ALU回路には前述した
文献にも記載されいる様にオーバーフロー発生を知らせ
る端子がすでに存在し、かつ、最上位ビットを別途出力
する端子があるため、これを各々端子190および180に加
える。選択回路210は前述したテキサスインスツルメン
ツ社の文献の7-146頁より7-151頁記載のICが利用でき
る。

ALUのオーバーフローに関しては前述した様にALU内部に
オーバーフロー検出機構があるので以下主にシフタのオ
ーバーフロー検出について述べ、最後にALUとシフタ双
方のオーバーフローに関して述べる。

いま、２ビットシフト指定が端子13より入力され、ALU
出力が1,1,1,0,1,として端子100,101,102,103,104の各
々に加わったとすると、ゲート110,111,112,113には各
々1,1,0,0,が出力される。この時のROMの出力は表１よ
り0,0,1,1であり、ROM出力とゲート110,111,112,113の
出力がゲート120,121,122,123でオアを取られる。比較
すべき上位２ビット以下はROM出力が１であるためゲー
ト120,121,122,123の出力は全て１となる。このため、
ゲート130は１を出力し、オーバーフローがなかったこ
と、換言すれば端子100,101,102に加えられたZ₀，Z₁，Z
₂が同一内容であることを示している。

一方、同じ２ビットシフト指定が端子13より入力され、
ALU出力が1,1,0,0,1として端子100,101,102,103,104の
各々に加わったとすると、ゲート110,111,112,113の各
々には1,0,1,0が出力される。この結果ゲート120,121,1
22,123には1,0,1,1が得られ、ゲート121が０を出力する
ためゲート130は０を出力しオーバーフローが発生する
ことを示す。この時のオーバーフローの方向は端子100
から加えられたシフタの入力の最上位ビットが１である
から２ビットシフトにより頁方向のオーバーフローが発
生することが検出できる。正方向のオーバーフローの検
出も同様である。

以下の説明により、ゲート130が０の時はシフタのオー
バーフローが発生しており、また、端子190が０の時はA
LUのオーバーフローが発生していることがわかる。よっ
てゲート200により、どちらか一方でも０となると端子1
60に０を出力し、オーバーフローが発生していることを
知らせる。ALUとシフタは同時にオーバーフローとなら
ない事を仮定しているためゲート130がゼロの時はシフ
タのオーバーフローであるから端子100に加えられた極
性符号ビットを、ゲート130が１の時は少くともシフタ
のオーバーフローではないから反転したALUの最上位ビ
ット出力を選択回路210で選択して端子170に出力する。
ALUオーバーフローの時ALUの最上位ビットを出力するの
は、オーバーフローにより極性（最上位ビット）が反転
するためである。

第３図はオーバーフロー訂正器の一構成図で、選択回路
300、正の最大値入力端子301,負の最大値入力端子302,
シフタ出力入力端子303,訂正出力端子304からオーバー
フロー発生入力端子160,オーバーフロー方向端子170か
ら構成されている。第２図の説明より、オーバーフロー
検出信号出力端子160はゼロの時オーバーフローを、オ
ーバーフロー方向信号出力端子170は１と時負方向０の
時正方向のオーバーフローを示すから、４入力１出力選
択回路を用いて、表２に示す様に接続すればよい。

この様に接続するとオーバーフローが発生し、かつ正方
向オーバーフローの時は端子301に加えられた正の最大
値011…1が、またオーバーフローが発生し、かつ、負方
向オーバーフローの時は端子301に加えられた負の最大
値100…0が、さらに、オーバーフローが発生していない
場合は端子303に加えられた入力信号がそのまま選択回
路300の出力として加えられる。

（発明の効果）以上の様に本発明に従えば、FIRディジタルフィルタ等
の演算を精度良く実行するシグナルプロセッサなどに適
した小型の固定小数点演算回路を実現できる。

また、本発明に従えば入出力のダイナミックレンジが同
じ数値演算であっても途中結果のダイナミックレンジが
大きくなるものには、演算精度とオーバーフロー発生の
トレードオフを任意に選択できる回路を提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図はオーバー
フロー検出器の構成例を示す図、第３図はオーバーフロ
ー訂正器の構成例を示す図である。図において、１…入力端子、２…他の入力端子３…レジスタ、４…他のレジスタ５…乗算器、６…下位シフト量入力端子７…バレルシフタ、８…算術論理ユニット９…シフタ 10…オーバーフロー検出器 11…オーバーフロー訂正器、12…レジスタ 13…上位方向シフト量入力端子、14…出力端子である。

Claims

【特許請求の範囲】

【請求項１】２組の単精度ビット数のデータを入力とし
倍精度ビット数の積を出力する固定小数点乗算器と、前
記固定小数点乗算器出力を少くとも下位方向に複数ビッ
トシフトを行なえる倍精度ビット数のバレルシフタと、
前記バレルシフタの出力と後述するレジスタの内容に対
し算術論理演算を行なう倍精度ビット数のALUと、前記A
LUの出力に対し、少くとも上位方向にビットシフトを行
なう倍精度ビット数のシフタと、前記ALUもしくは前記
シフタにより出力データがオーバーフローを発生したこ
とを検出するオーバーフロー検出回路と、前記オーバー
フロー検出回路により制御され、オーバーフロー検出時
には前記シフタ出力をオーバーフロー方向の最大値に置
換するオーバーフロー訂正器と、前記オーバーフロー訂
正器出力を蓄える倍精度ビット数のレジスタと、前記レ
ジスタの少くとも上位単精度ビット数のデータを出力す
る出力端子とから少くとも構成されることを特徴とした
演算回路。