JPH065619A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH065619A JPH065619A JP4160550A JP16055092A JPH065619A JP H065619 A JPH065619 A JP H065619A JP 4160550 A JP4160550 A JP 4160550A JP 16055092 A JP16055092 A JP 16055092A JP H065619 A JPH065619 A JP H065619A
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- semiconductor layer
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- semiconductor
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Abstract
(57)【要約】
【目的】 高密度化、高速化を図れる縦型バイポーラト
ランジスタを提供する。 【構成】 縦型ＮＰＮトランジスタにおいて、エミッ
タ、ベース領域の周囲に、コレクタとなるＮ+ 型埋込み
層２に到達する第１の溝部５を形成し、第１の溝部５の
側壁に酸化膜６を形成し、第１の溝部５の側壁に多結晶
シリコン膜７を形成し、これをマスクとして、第１の溝
部５内に素子分離領域となる半導体基板１まで到達する
第２の溝部８を形成し、内部にＣＶＤ・ＳｉＯ2 膜１１
を埋め込む。その後、縦型ＮＰＮトランジスタのエミッ
タ形成と同時に多結晶シリコン膜７の一部をＮ+ 型にし
て、コレクタ引出し部を形成することで、コレクタ引出
し部と素子分離領域とのマージンを不要とし、コレクタ
引出し部によりエミッタ、ベ−ス領域の周囲を取り囲む
ように形成する。
ランジスタを提供する。 【構成】 縦型ＮＰＮトランジスタにおいて、エミッ
タ、ベース領域の周囲に、コレクタとなるＮ+ 型埋込み
層２に到達する第１の溝部５を形成し、第１の溝部５の
側壁に酸化膜６を形成し、第１の溝部５の側壁に多結晶
シリコン膜７を形成し、これをマスクとして、第１の溝
部５内に素子分離領域となる半導体基板１まで到達する
第２の溝部８を形成し、内部にＣＶＤ・ＳｉＯ2 膜１１
を埋め込む。その後、縦型ＮＰＮトランジスタのエミッ
タ形成と同時に多結晶シリコン膜７の一部をＮ+ 型にし
て、コレクタ引出し部を形成することで、コレクタ引出
し部と素子分離領域とのマージンを不要とし、コレクタ
引出し部によりエミッタ、ベ−ス領域の周囲を取り囲む
ように形成する。
Description
【０００１】
【産業上の利用分野】本発明は、縦型ＮＰＮトランジス
タと縦型ＰＮＰトランジスタとを集積した半導体装置お
よびその製造方法に関するものであり、特にコレクタ埋
込み層からの引出し電極と素子分離領域との構造とその
形成方法に関するものである。
タと縦型ＰＮＰトランジスタとを集積した半導体装置お
よびその製造方法に関するものであり、特にコレクタ埋
込み層からの引出し電極と素子分離領域との構造とその
形成方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置としては、例えば１９
９１年電子情報通信学会春季全国大会予稿集５−１５３
に示されているようなものが知られている。図８はこの
従来の半導体装置の縦型ＮＰＮトランジスタの構造断面
図を示したものである。
９１年電子情報通信学会春季全国大会予稿集５−１５３
に示されているようなものが知られている。図８はこの
従来の半導体装置の縦型ＮＰＮトランジスタの構造断面
図を示したものである。
【０００３】図８において、５１はＰ型半導体基板、５
２は縦型ＮＰＮトランジスタのコレクタ埋込み層となる
Ｎ+ 型埋込み層である。５３はＮ型エピタキシャル層、
５４は分離領域となるＳｉＯ2 膜であり、このＳｉＯ2
膜はトランジスタ間を分離する溝部およびトランジスタ
表面に形成されている。５５は、Ｎ+ 型多結晶シリコン
膜であり、コレクタのＮ+ 型埋込み層からの引出し電極
となっている。５６はコレクタの一部となるＮ+ 型拡散
層、５７はベースとなるＰ型拡散層、５８はエミッタと
なるＮ+ 型拡散層である。５９はベース電極の一部とな
るＰ+ 型多結晶シリコン膜、６０はエミッタ電極の一部
となるＮ+ 型多結晶シリコン膜、６１，６２，６３はそ
れぞれエミッタ電極、ベース電極、コレクタ電極であ
る。
２は縦型ＮＰＮトランジスタのコレクタ埋込み層となる
Ｎ+ 型埋込み層である。５３はＮ型エピタキシャル層、
５４は分離領域となるＳｉＯ2 膜であり、このＳｉＯ2
膜はトランジスタ間を分離する溝部およびトランジスタ
表面に形成されている。５５は、Ｎ+ 型多結晶シリコン
膜であり、コレクタのＮ+ 型埋込み層からの引出し電極
となっている。５６はコレクタの一部となるＮ+ 型拡散
層、５７はベースとなるＰ型拡散層、５８はエミッタと
なるＮ+ 型拡散層である。５９はベース電極の一部とな
るＰ+ 型多結晶シリコン膜、６０はエミッタ電極の一部
となるＮ+ 型多結晶シリコン膜、６１，６２，６３はそ
れぞれエミッタ電極、ベース電極、コレクタ電極であ
る。
【０００４】このように構成された従来の半導体装置に
おいては、縦型ＮＰＮトランジスタのコレクタ引出し電
極が高濃度のＮ+ 型多結晶シリコン膜５５によって形成
されているため、コレクタ抵抗が小さくなり、コレク
タ、ベース接合での充放電に要する時間が短くなり、ト
ランジスタを高速に動作することができる。
おいては、縦型ＮＰＮトランジスタのコレクタ引出し電
極が高濃度のＮ+ 型多結晶シリコン膜５５によって形成
されているため、コレクタ抵抗が小さくなり、コレク
タ、ベース接合での充放電に要する時間が短くなり、ト
ランジスタを高速に動作することができる。
【０００５】
【発明が解決しようとする課題】しかしながらこのよう
な従来の半導体装置では、コレクタ引出し電極となるＮ
+ 型多結晶シリコン膜５５の形成において、Ｎ+ 型埋込
み層５２まで達する溝をフォトリソグラフィとドライエ
ッチによって形成する工程と、多結晶シリコン膜を埋め
込む工程が必要となる。そのため、製造工程が複雑にな
り、また、コレクタ引出し電極５５とトランジスタ間の
素子分離領域となるＳｉＯ2 膜５４との間にマージンが
必要となるため、トランジスタサイズが大きくなるとい
う問題を有していた。
な従来の半導体装置では、コレクタ引出し電極となるＮ
+ 型多結晶シリコン膜５５の形成において、Ｎ+ 型埋込
み層５２まで達する溝をフォトリソグラフィとドライエ
ッチによって形成する工程と、多結晶シリコン膜を埋め
込む工程が必要となる。そのため、製造工程が複雑にな
り、また、コレクタ引出し電極５５とトランジスタ間の
素子分離領域となるＳｉＯ2 膜５４との間にマージンが
必要となるため、トランジスタサイズが大きくなるとい
う問題を有していた。
【０００６】本発明は上記問題を解決するもので、高密
度、高速の縦型ＮＰＮトランジスタおよび縦型ＰＮＰト
ランジスタを同一ウェーハ上に集積した半導体装置およ
びその製造方法を提供することを目的とする。
度、高速の縦型ＮＰＮトランジスタおよび縦型ＰＮＰト
ランジスタを同一ウェーハ上に集積した半導体装置およ
びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記問題を解決するため
に、本発明の半導体装置は、一導電型の半導体基板に形
成された逆導電型の第１埋込み層と、前記第１埋込み層
を含む前記半導体基板上に形成された逆導電型の第１半
導体層と、前記第１半導体層に形成され、前記第１埋込
み層まで到達する第１溝部と、前記第１溝部の側壁にの
み形成された第１絶縁膜と、前記第１溝部内に形成さ
れ、前記第１埋込み層に接する逆導電型の第２半導体層
と、前記第１溝部内に形成され、前記半導体基板まで到
達する第２溝部と、前記第２溝部内に形成された第２絶
縁膜とを少なくとも具備し、前記第１埋込み層を縦型バ
イポーラトランジスタコレクタとし、前記第２半導体層
を縦型バイポーラトランジスタのコレクタ引出し部と
し、前記第２絶縁膜が前記第２半導体層に接し、前記第
２半導体層が前記第１絶縁膜に接するように構成したも
のである。
に、本発明の半導体装置は、一導電型の半導体基板に形
成された逆導電型の第１埋込み層と、前記第１埋込み層
を含む前記半導体基板上に形成された逆導電型の第１半
導体層と、前記第１半導体層に形成され、前記第１埋込
み層まで到達する第１溝部と、前記第１溝部の側壁にの
み形成された第１絶縁膜と、前記第１溝部内に形成さ
れ、前記第１埋込み層に接する逆導電型の第２半導体層
と、前記第１溝部内に形成され、前記半導体基板まで到
達する第２溝部と、前記第２溝部内に形成された第２絶
縁膜とを少なくとも具備し、前記第１埋込み層を縦型バ
イポーラトランジスタコレクタとし、前記第２半導体層
を縦型バイポーラトランジスタのコレクタ引出し部と
し、前記第２絶縁膜が前記第２半導体層に接し、前記第
２半導体層が前記第１絶縁膜に接するように構成したも
のである。
【０００８】また、本発明の半導体装置は、一導電型の
半導体基板に形成された逆導電型の第１埋込み層と、前
記半導体基板に形成された一導電型の第２埋込み層と、
前記第１埋込み層と第２埋込み層を含む前記半導体基板
上に形成された逆導電型の第１半導体層と、前記第１半
導体層に形成され、前記第１埋込み層と前記第２埋込み
層まで到達する第１溝部と、前記第１溝部の側壁にのみ
形成された第１絶縁膜と、前記第１溝部内に形成され、
前記第１埋込み層に接する逆導電型の第２半導体層と、
前記第１溝部内に形成され、前記第２埋込み層に接する
一導電型の第３半導体層と、前記第１溝部内に形成さ
れ、前記半導体基板まで到達する第２溝部と、前記第２
溝部内に形成された第２絶縁膜とを少なくとも具備し、
前記第１埋込み層を縦型ＮＰＮトランジスタのコレクタ
とし、前記第２半導体層を縦型ＮＰＮトランジスタのコ
レクタ引出し部とし、前記第２埋込み層を縦型ＰＮＰト
ランジスタのコレクタとし、前記第３半導体層を縦型Ｐ
ＮＰトランジスタのコレクタ引出し部とし、前記第２絶
縁膜が前記第２半導体層と前記第３半導体層に接し、前
記第２半導体層が前記第１絶縁膜に接し、前記第３半導
体層が前記第１絶縁膜に接するように構成したものであ
る。
半導体基板に形成された逆導電型の第１埋込み層と、前
記半導体基板に形成された一導電型の第２埋込み層と、
前記第１埋込み層と第２埋込み層を含む前記半導体基板
上に形成された逆導電型の第１半導体層と、前記第１半
導体層に形成され、前記第１埋込み層と前記第２埋込み
層まで到達する第１溝部と、前記第１溝部の側壁にのみ
形成された第１絶縁膜と、前記第１溝部内に形成され、
前記第１埋込み層に接する逆導電型の第２半導体層と、
前記第１溝部内に形成され、前記第２埋込み層に接する
一導電型の第３半導体層と、前記第１溝部内に形成さ
れ、前記半導体基板まで到達する第２溝部と、前記第２
溝部内に形成された第２絶縁膜とを少なくとも具備し、
前記第１埋込み層を縦型ＮＰＮトランジスタのコレクタ
とし、前記第２半導体層を縦型ＮＰＮトランジスタのコ
レクタ引出し部とし、前記第２埋込み層を縦型ＰＮＰト
ランジスタのコレクタとし、前記第３半導体層を縦型Ｐ
ＮＰトランジスタのコレクタ引出し部とし、前記第２絶
縁膜が前記第２半導体層と前記第３半導体層に接し、前
記第２半導体層が前記第１絶縁膜に接し、前記第３半導
体層が前記第１絶縁膜に接するように構成したものであ
る。
【０００９】また、本発明の半導体装置の製造方法は、
一導電型の半導体基板に逆導電型の第１埋込み層を形成
する工程と、前記第１埋込み層を含む前記半導体基板上
に逆導電型の第１半導体層を形成する工程と、前記第１
半導体層に前記第１埋込み層まで到達する第１溝部を形
成する工程と、前記第１溝部の側壁にのみ第１絶縁膜を
形成する工程と、前記第１溝部内に逆導電型の第２半導
体層を前記第１埋込み層に接するように形成する工程
と、前記第１溝部内に前記半導体基板まで到達する第２
溝部を形成する工程と、前記第２溝部内に第２絶縁膜を
形成する工程とを少なくとも有し、前記第１埋込み層を
縦型バイポーラトランジスタのコレクタとし、前記第２
半導体層を縦型バイポーラトランジスタのコレクタ引出
し部とし、前記第２絶縁膜が前記第２半導体層に接し、
前記第２半導体層が前記第１絶縁膜に接するように形成
するものである。
一導電型の半導体基板に逆導電型の第１埋込み層を形成
する工程と、前記第１埋込み層を含む前記半導体基板上
に逆導電型の第１半導体層を形成する工程と、前記第１
半導体層に前記第１埋込み層まで到達する第１溝部を形
成する工程と、前記第１溝部の側壁にのみ第１絶縁膜を
形成する工程と、前記第１溝部内に逆導電型の第２半導
体層を前記第１埋込み層に接するように形成する工程
と、前記第１溝部内に前記半導体基板まで到達する第２
溝部を形成する工程と、前記第２溝部内に第２絶縁膜を
形成する工程とを少なくとも有し、前記第１埋込み層を
縦型バイポーラトランジスタのコレクタとし、前記第２
半導体層を縦型バイポーラトランジスタのコレクタ引出
し部とし、前記第２絶縁膜が前記第２半導体層に接し、
前記第２半導体層が前記第１絶縁膜に接するように形成
するものである。
【００１０】さらに、本発明の製造方法は、一導電型の
半導体基板に逆導電型の第１埋込み層を形成する工程
と、前記半導体基板に一導電型の第２埋込み層を形成す
る工程と、前記第１埋込み層と第２埋込み層を含む前記
半導体基板上に逆導電型の第１半導体層を形成する工程
と、前記第１半導体層に前記第１埋込み層と前記第２埋
込み層まで到達する第１溝部を形成する工程と、前記第
１溝部の側壁にのみ第１絶縁膜を形成する工程と、前記
第１溝部内に前記第１埋込み層に接する逆導電型の第２
半導体層を形成する工程と、前記第１溝部内に前記第２
埋込み層に接する一導電型の第３半導体層を形成する工
程と、前記第１溝部内に前記半導体基板まで到達する第
２溝部を形成する工程と、前記第２溝部内に第２絶縁膜
を形成する工程とを少なくとも有し、前記第１埋込み層
を縦型ＮＰＮトランジスタのコレクタとし、前記第２半
導体層を縦型ＮＰＮトランジスタのコレクタ引出し部と
し、前記第２埋込み層を縦型ＰＮＰトランジスタのコレ
クタとし、前記第３半導体層を縦型ＰＮＰトランジスタ
のコレクタ引出し部とし、前記第２絶縁膜が前記第２半
導体層と前記第３半導体層に接し、前記第２半導体層が
前記第１絶縁膜に接し、前記第３半導体層が前記第１絶
縁膜に接するように形成するものである。
半導体基板に逆導電型の第１埋込み層を形成する工程
と、前記半導体基板に一導電型の第２埋込み層を形成す
る工程と、前記第１埋込み層と第２埋込み層を含む前記
半導体基板上に逆導電型の第１半導体層を形成する工程
と、前記第１半導体層に前記第１埋込み層と前記第２埋
込み層まで到達する第１溝部を形成する工程と、前記第
１溝部の側壁にのみ第１絶縁膜を形成する工程と、前記
第１溝部内に前記第１埋込み層に接する逆導電型の第２
半導体層を形成する工程と、前記第１溝部内に前記第２
埋込み層に接する一導電型の第３半導体層を形成する工
程と、前記第１溝部内に前記半導体基板まで到達する第
２溝部を形成する工程と、前記第２溝部内に第２絶縁膜
を形成する工程とを少なくとも有し、前記第１埋込み層
を縦型ＮＰＮトランジスタのコレクタとし、前記第２半
導体層を縦型ＮＰＮトランジスタのコレクタ引出し部と
し、前記第２埋込み層を縦型ＰＮＰトランジスタのコレ
クタとし、前記第３半導体層を縦型ＰＮＰトランジスタ
のコレクタ引出し部とし、前記第２絶縁膜が前記第２半
導体層と前記第３半導体層に接し、前記第２半導体層が
前記第１絶縁膜に接し、前記第３半導体層が前記第１絶
縁膜に接するように形成するものである。
【００１１】
【作用】本発明は上記した構成により、バイポーラトラ
ンジスタのエミッタとベース領域の周囲に、コレクタ埋
込み層まで到達する第１の溝部を形成し、溝部の側壁に
のみ絶縁膜を形成した後、この絶縁膜に接するように溝
部の側壁にのみコレクタ引出し部となる半導体層を形成
し、この半導体層をマスクにして、コレクタの埋込み層
を貫いて半導体基板まで到達する第２の溝部を形成し
て、絶縁膜を埋め込むことで素子分離領域を形成してい
る。そのため、従来のように、素子分離領域とコレクタ
引出し領域の間にマージンを設ける必要がなく、また、
従来素子分離として使用していた領域に、コレクタ引出
し領域とフォトリソグラフィーの加工精度よりも微細な
素子分離領域をセルフアラインで形成できるため、高密
度なバイポーラトランジスタを少ない製造工程で実現す
ることができる。さらに、コレクタ引出し電極がエミッ
タ、ベース領域の周囲を取り囲む構造にでき、コレクタ
抵抗を低減することができるため、バイポーラトランジ
スタを高速化できる。
ンジスタのエミッタとベース領域の周囲に、コレクタ埋
込み層まで到達する第１の溝部を形成し、溝部の側壁に
のみ絶縁膜を形成した後、この絶縁膜に接するように溝
部の側壁にのみコレクタ引出し部となる半導体層を形成
し、この半導体層をマスクにして、コレクタの埋込み層
を貫いて半導体基板まで到達する第２の溝部を形成し
て、絶縁膜を埋め込むことで素子分離領域を形成してい
る。そのため、従来のように、素子分離領域とコレクタ
引出し領域の間にマージンを設ける必要がなく、また、
従来素子分離として使用していた領域に、コレクタ引出
し領域とフォトリソグラフィーの加工精度よりも微細な
素子分離領域をセルフアラインで形成できるため、高密
度なバイポーラトランジスタを少ない製造工程で実現す
ることができる。さらに、コレクタ引出し電極がエミッ
タ、ベース領域の周囲を取り囲む構造にでき、コレクタ
抵抗を低減することができるため、バイポーラトランジ
スタを高速化できる。
【００１２】さらに加えて、第１の溝部内において両側
の側壁に形成する半導体層を、縦型ＮＰＮトランジスタ
のエミッタ拡散と、縦型ＰＮＰトランジスタのエミッタ
拡散を用いて、それぞれＮ+ 型半導体層とＰ+ 型半導体
層にすることで、縦型ＮＰＮトランジスタと縦型ＰＮＰ
トランジスタの埋込み層からのコレクタ引出し部を、こ
の半導体層の間に形成される微細な素子分離領域に隣接
して、同時に形成することができる。さらに、この場
合、縦型ＮＰＮトランジスタと縦型ＰＮＰトランジスタ
のコレクタ引出し部は、エミッタ、ベース領域を取り囲
む構造にできるため、両トランジスタにおいて同時にコ
レクタ抵抗を低減できる。そのため、高密度、高速の縦
型ＮＰＮトランジスタ、縦型ＰＮＰトランジスタを一体
化した半導体装置を少ない製造工程で実現することがで
きる。
の側壁に形成する半導体層を、縦型ＮＰＮトランジスタ
のエミッタ拡散と、縦型ＰＮＰトランジスタのエミッタ
拡散を用いて、それぞれＮ+ 型半導体層とＰ+ 型半導体
層にすることで、縦型ＮＰＮトランジスタと縦型ＰＮＰ
トランジスタの埋込み層からのコレクタ引出し部を、こ
の半導体層の間に形成される微細な素子分離領域に隣接
して、同時に形成することができる。さらに、この場
合、縦型ＮＰＮトランジスタと縦型ＰＮＰトランジスタ
のコレクタ引出し部は、エミッタ、ベース領域を取り囲
む構造にできるため、両トランジスタにおいて同時にコ
レクタ抵抗を低減できる。そのため、高密度、高速の縦
型ＮＰＮトランジスタ、縦型ＰＮＰトランジスタを一体
化した半導体装置を少ない製造工程で実現することがで
きる。
【００１３】
【実施例】以下、本発明の一実施例の半導体装置および
その製造方法を図面に基づいて説明する。
その製造方法を図面に基づいて説明する。
【００１４】図１は本発明の一実施例の半導体装置を示
す断面図である。図１に示すように、半導体装置は、Ｐ
型半導体基板１に形成された第１埋込み層としてのＮ+
型埋込み層２と、このＮ+ 型埋込み層２を含むＰ型半導
体基板１上に形成された第１半導体層としてのＮ- 型エ
ピタキシャル層３と、このＮ- 型エピタキシャル層３に
形成され、Ｎ+ 型埋込み層２まで到達する第１の溝部５
と、この第１の溝部５の側壁にのみ形成された第１絶縁
膜としての酸化膜６と、第１の溝部５内に形成され、Ｎ
+ 型埋込み層２に接する第２半導体層としてのＮ+型多
結晶シリコン膜１５と、第１の溝部５内に形成され、Ｐ
型半導体基板１まで到達する第２の溝部８と、この第２
の溝部８内に形成された第２絶縁膜としての酸化膜９と
を備えている。そして、Ｎ+ 型埋込み層２を縦型ＮＰＮ
トランジスタコレクタ埋込み層とし、Ｎ+ 型多結晶シリ
コン膜１５を縦型ＮＰＮトランジスタのコレクタ引出し
部としており、酸化膜９がＮ+ 型多結晶シリコン膜１５
に接し、このＮ+ 型多結晶シリコン膜１５が酸化膜６に
接している。
す断面図である。図１に示すように、半導体装置は、Ｐ
型半導体基板１に形成された第１埋込み層としてのＮ+
型埋込み層２と、このＮ+ 型埋込み層２を含むＰ型半導
体基板１上に形成された第１半導体層としてのＮ- 型エ
ピタキシャル層３と、このＮ- 型エピタキシャル層３に
形成され、Ｎ+ 型埋込み層２まで到達する第１の溝部５
と、この第１の溝部５の側壁にのみ形成された第１絶縁
膜としての酸化膜６と、第１の溝部５内に形成され、Ｎ
+ 型埋込み層２に接する第２半導体層としてのＮ+型多
結晶シリコン膜１５と、第１の溝部５内に形成され、Ｐ
型半導体基板１まで到達する第２の溝部８と、この第２
の溝部８内に形成された第２絶縁膜としての酸化膜９と
を備えている。そして、Ｎ+ 型埋込み層２を縦型ＮＰＮ
トランジスタコレクタ埋込み層とし、Ｎ+ 型多結晶シリ
コン膜１５を縦型ＮＰＮトランジスタのコレクタ引出し
部としており、酸化膜９がＮ+ 型多結晶シリコン膜１５
に接し、このＮ+ 型多結晶シリコン膜１５が酸化膜６に
接している。
【００１５】なお、図１において、７は第１の溝部５内
に設けられた多結晶シリコン膜、１０は第２の溝部８の
底部に形成されたＰ型チャネルストッパ領域、１１は第
２の溝部８に埋め込まれたＣＶＤ・ＳｉＯ2 膜、１２は
縦型ＮＰＮトランジスタのベース領域となるＰ型拡散
層、１３はＣＶＤ・ＳｉＯ2 膜、１４はエミッタ領域と
なるＮ+ 型拡散層、１６はベースコンタクト領域となる
Ｐ+ 型拡散層、１７，１８，１９はそれぞれエミッタ電
極，ベース電極，コレクタ電極である。
に設けられた多結晶シリコン膜、１０は第２の溝部８の
底部に形成されたＰ型チャネルストッパ領域、１１は第
２の溝部８に埋め込まれたＣＶＤ・ＳｉＯ2 膜、１２は
縦型ＮＰＮトランジスタのベース領域となるＰ型拡散
層、１３はＣＶＤ・ＳｉＯ2 膜、１４はエミッタ領域と
なるＮ+ 型拡散層、１６はベースコンタクト領域となる
Ｐ+ 型拡散層、１７，１８，１９はそれぞれエミッタ電
極，ベース電極，コレクタ電極である。
【００１６】次に、この半導体装置の製造方法について
説明し、図１〜図５はそれぞれ本発明の第１の実施例に
おける半導体装置の各製造工程の断面図を示す。まず、
図２に示すように、比抵抗が例えば１０〜２０Ω・ｃｍ
のＰ型（１１１）半導体基板１に、砒素を６０ｋｅＶ、
１×１０15／ｃｍ2 の条件でイオン注入した後、温度９
００℃で３０分程度の熱処理を行い、縦型ＮＰＮトラン
ジスタのコレクタ埋込み層となるＮ+ 型埋込み層２を形
成する。次に半導体基板１およびＮ+ 型埋込み層２上
に、例えば比抵抗が１Ω・ｃｍ、厚さが２μｍ程度のＮ
- 型エピタキシャル層３を形成する。次に１０００ｎｍ
の厚さのＣＶＤ・ＳｉＯ2 膜４を堆積した後、例えばレ
ジストをマスクにして異方性エッチングを行い、縦型Ｎ
ＰＮトランジスタのコレクタ引出し部および素子分離領
域形成部となる、Ｎ+型埋込み層２に達する幅１．５μ
ｍの第１の溝部５を形成する。
説明し、図１〜図５はそれぞれ本発明の第１の実施例に
おける半導体装置の各製造工程の断面図を示す。まず、
図２に示すように、比抵抗が例えば１０〜２０Ω・ｃｍ
のＰ型（１１１）半導体基板１に、砒素を６０ｋｅＶ、
１×１０15／ｃｍ2 の条件でイオン注入した後、温度９
００℃で３０分程度の熱処理を行い、縦型ＮＰＮトラン
ジスタのコレクタ埋込み層となるＮ+ 型埋込み層２を形
成する。次に半導体基板１およびＮ+ 型埋込み層２上
に、例えば比抵抗が１Ω・ｃｍ、厚さが２μｍ程度のＮ
- 型エピタキシャル層３を形成する。次に１０００ｎｍ
の厚さのＣＶＤ・ＳｉＯ2 膜４を堆積した後、例えばレ
ジストをマスクにして異方性エッチングを行い、縦型Ｎ
ＰＮトランジスタのコレクタ引出し部および素子分離領
域形成部となる、Ｎ+型埋込み層２に達する幅１．５μ
ｍの第１の溝部５を形成する。
【００１７】次に、温度９００℃で２０分の熱酸化を行
い、図３に示すように、第１の溝部５内に厚さ５０ｎｍ
の酸化膜６を形成する。その後、第１の溝部５の底面部
の酸化膜６を異方性エッチングによって除去すること
で、第１の溝部５の側壁部のみに酸化膜６を形成する。
次に、多結晶シリコン膜７を５００ｎｍの厚さで堆積
し、異方性エッチングを行って第１の溝部５の側壁部に
のみ多結晶シリコン膜７を残す。
い、図３に示すように、第１の溝部５内に厚さ５０ｎｍ
の酸化膜６を形成する。その後、第１の溝部５の底面部
の酸化膜６を異方性エッチングによって除去すること
で、第１の溝部５の側壁部のみに酸化膜６を形成する。
次に、多結晶シリコン膜７を５００ｎｍの厚さで堆積
し、異方性エッチングを行って第１の溝部５の側壁部に
のみ多結晶シリコン膜７を残す。
【００１８】次に、ＣＶＤ・ＳｉＯ2 膜４と多結晶シリ
コン膜７をマスクにして異方性エッチングを行い、図４
に示すように、第１の溝部５の側壁に形成された多結晶
シリコン膜７の間に、Ｎ+ 型埋込み層２を貫いて半導体
基板１まで到達する第２の溝部８を形成する。次に、温
度９００℃で２０分の熱酸化を行い、第２の溝部８内に
厚さ５０ｎｍの酸化膜９を形成する。
コン膜７をマスクにして異方性エッチングを行い、図４
に示すように、第１の溝部５の側壁に形成された多結晶
シリコン膜７の間に、Ｎ+ 型埋込み層２を貫いて半導体
基板１まで到達する第２の溝部８を形成する。次に、温
度９００℃で２０分の熱酸化を行い、第２の溝部８内に
厚さ５０ｎｍの酸化膜９を形成する。
【００１９】次に、ボロンを２０ｋｅＶ、３×１０13／
ｃｍ2 の条件でイオン注入して、図５に示すように、第
２の溝部８の底部に、Ｐ型のチャネルストッパ領域１０
を形成した後、第２の溝部８内にＣＶＤ・ＳｉＯ2 膜１
１をエッチバックによって埋め込むことで素子分離領域
を完成させる。このとき、表面のＣＶＤ・ＳｉＯ2 膜４
は取り除かれる。
ｃｍ2 の条件でイオン注入して、図５に示すように、第
２の溝部８の底部に、Ｐ型のチャネルストッパ領域１０
を形成した後、第２の溝部８内にＣＶＤ・ＳｉＯ2 膜１
１をエッチバックによって埋め込むことで素子分離領域
を完成させる。このとき、表面のＣＶＤ・ＳｉＯ2 膜４
は取り除かれる。
【００２０】次に、例えばレジストをマスクにしてボロ
ンを３０ｋｅＶ、２×１０13／ｃｍ 2 の条件でイオン注
入した後、温度９００℃で３０分程度の熱処理を行い、
図１に示すように、縦型ＮＰＮトランジスタのベース領
域となるＰ型拡散層１２を形成する。例えばレジストを
マスクにしてエミッタ領域およびコレクタ引き出し部と
なる多結晶シリコン膜７上に砒素を３０ｋｅＶ、１×１
０16／ｃｍ2 の条件でイオン注入し、その後、温度９５
０℃で６０分程度の熱処理を行って砒素を拡散する。こ
のとき、エミッタ領域にはＮ+ 型拡散層１４が形成さ
れ、また、多結晶シリコン膜は拡散係数が大きいため、
コレクタ引出し部には、Ｎ+ 型多結晶シリコン膜１５が
形成される。
ンを３０ｋｅＶ、２×１０13／ｃｍ 2 の条件でイオン注
入した後、温度９００℃で３０分程度の熱処理を行い、
図１に示すように、縦型ＮＰＮトランジスタのベース領
域となるＰ型拡散層１２を形成する。例えばレジストを
マスクにしてエミッタ領域およびコレクタ引き出し部と
なる多結晶シリコン膜７上に砒素を３０ｋｅＶ、１×１
０16／ｃｍ2 の条件でイオン注入し、その後、温度９５
０℃で６０分程度の熱処理を行って砒素を拡散する。こ
のとき、エミッタ領域にはＮ+ 型拡散層１４が形成さ
れ、また、多結晶シリコン膜は拡散係数が大きいため、
コレクタ引出し部には、Ｎ+ 型多結晶シリコン膜１５が
形成される。
【００２１】次に、例えばレジストをマスクにして縦型
ＮＰＮトランジスタのベースコンタクトとなる領域上に
ボロンを３０ｋｅＶ、１×１０16／ｃｍ2 の条件でイオ
ン注入し、その後、温度９００℃で４５分程度の熱処理
を行ってボロンを拡散し、縦型ＮＰＮトランジスタのベ
ースコンタクト領域となるＰ+ 型拡散層１６を形成す
る。そして、ＣＶＤ・ＳｉＯ2 膜１３を厚さ５００ｎｍ
に堆積した後、エミッタコンタクト領域、ベースコンタ
クト領域、およびコレクタコンタクト領域を開口する。
最後に例えばＡｌなどを用いてエミッタ電極１７、ベー
ス電極１８、コレクタ電極１９を形成してこの半導体装
置は完成する。
ＮＰＮトランジスタのベースコンタクトとなる領域上に
ボロンを３０ｋｅＶ、１×１０16／ｃｍ2 の条件でイオ
ン注入し、その後、温度９００℃で４５分程度の熱処理
を行ってボロンを拡散し、縦型ＮＰＮトランジスタのベ
ースコンタクト領域となるＰ+ 型拡散層１６を形成す
る。そして、ＣＶＤ・ＳｉＯ2 膜１３を厚さ５００ｎｍ
に堆積した後、エミッタコンタクト領域、ベースコンタ
クト領域、およびコレクタコンタクト領域を開口する。
最後に例えばＡｌなどを用いてエミッタ電極１７、ベー
ス電極１８、コレクタ電極１９を形成してこの半導体装
置は完成する。
【００２２】以上のように本実施例は、エミッタ、ベー
ス領域の周囲に、縦型ＮＰＮトランジスタのコレクタと
なるＮ+ 型埋込み層２に到達する第１の溝部５を形成
し、第１の溝部５の側壁にのみ酸化膜６を形成してか
ら、第１の溝部５の側壁にのみ多結晶シリコン膜７を形
成して、これをマスクとして、第１の溝部５内に素子分
離領域となるＰ型半導体基板１まで到達する第２の溝部
８を形成し、溝部８内を酸化膜９とＣＶＤ・ＳｉＯ2 膜
１１で埋め込んでから、その後縦型ＮＰＮトランジスタ
のエミッタ形成と同時に、コレクタ引出し部となるＮ+
型多結晶シリコン膜１５を形成することを特徴としてい
る。
ス領域の周囲に、縦型ＮＰＮトランジスタのコレクタと
なるＮ+ 型埋込み層２に到達する第１の溝部５を形成
し、第１の溝部５の側壁にのみ酸化膜６を形成してか
ら、第１の溝部５の側壁にのみ多結晶シリコン膜７を形
成して、これをマスクとして、第１の溝部５内に素子分
離領域となるＰ型半導体基板１まで到達する第２の溝部
８を形成し、溝部８内を酸化膜９とＣＶＤ・ＳｉＯ2 膜
１１で埋め込んでから、その後縦型ＮＰＮトランジスタ
のエミッタ形成と同時に、コレクタ引出し部となるＮ+
型多結晶シリコン膜１５を形成することを特徴としてい
る。
【００２３】このため、縦型ＮＰＮトランジスタにおい
て、コレクタ引出し部と素子分離領域とのマージンが不
要となり、縦型ＮＰＮトランジスタのセルサイズを縮小
することができる。また、コレクタ引出し部がエミッ
タ、ベース領域の周囲を取り囲むように形成できるた
め、コレクタ抵抗を低減することができ、コレクタ、ベ
ース接合での充放電に要する時間が短くなり、動作速度
の向上を図ることができる。
て、コレクタ引出し部と素子分離領域とのマージンが不
要となり、縦型ＮＰＮトランジスタのセルサイズを縮小
することができる。また、コレクタ引出し部がエミッ
タ、ベース領域の周囲を取り囲むように形成できるた
め、コレクタ抵抗を低減することができ、コレクタ、ベ
ース接合での充放電に要する時間が短くなり、動作速度
の向上を図ることができる。
【００２４】図６〜図７は本発明の第２の実施例におけ
る半導体装置の製造工程断面図を示す。なお、上記第１
の実施例におけるものと同機能のものには同符号を付
す。図６に示すように、半導体装置は、Ｐ型半導体基板
１に形成された第１埋込み層としてのＮ+ 型埋込み層２
と、Ｐ型半導体基板１に形成された第２埋込み層として
のＰ+ 型埋込み層３２と、これらのＮ+ 型埋込み層２お
よびＰ+ 型埋込み層３２を含むＰ型半導体基板１上に形
成された第１半導体層としてのＮ- 型エピタキシャル層
３と、このＮ- 型エピタキシャル層３に形成され、Ｎ+
型埋込み層２とＰ+ 型埋込み層３２とまで到達する第１
の溝部５と、この第１の溝部５の側壁にのみ形成された
第１絶縁膜としての酸化膜６と、第１の溝部５内に形成
され、Ｎ+ 型埋込み層２に接する第２半導体層としての
Ｎ+ 型多結晶シリコン膜３８と、第１の溝部５内に形成
され、Ｐ+ 型埋込み層３２に接する第３半導体層として
のＰ+ 型多結晶シリコン膜４１と、第１の溝部５内に形
成され、Ｐ型半導体基板１まで到達す第２の溝部８と、
この第２の溝部８内に形成された第２絶縁膜としての酸
化膜９とを具備している。そして、Ｎ+ 型埋込み層２を
縦型ＮＰＮトランジスタのコレクタとし、Ｎ+ 型多結晶
シリコン膜３８を縦型ＮＰＮトランジスタのコレクタ引
出し部とし、Ｐ+ 型埋込み層３２を縦型ＰＮＰトランジ
スタのコレクタとし、Ｐ+ 型多結晶シリコン膜４１を縦
型ＰＮＰトランジスタのコレクタ引出し部としている。
このとき、縦型ＮＰＮトランジスタと縦型ＰＮＰトラン
ジスタが隣接する領域では、酸化膜９がＮ+ 型多結晶シ
リコン膜３８とＰ+ 型多結晶シリコン膜４１に接してい
る。また、縦型ＮＰＮトランジスタと縦型ＰＮＰトラン
ジスタが隣接しない領域では、Ｎ+ 型多結晶シリコン膜
３８が酸化膜６，９に接し、Ｐ+ 型多結晶シリコン膜４
１が酸化膜６，９に接している。
る半導体装置の製造工程断面図を示す。なお、上記第１
の実施例におけるものと同機能のものには同符号を付
す。図６に示すように、半導体装置は、Ｐ型半導体基板
１に形成された第１埋込み層としてのＮ+ 型埋込み層２
と、Ｐ型半導体基板１に形成された第２埋込み層として
のＰ+ 型埋込み層３２と、これらのＮ+ 型埋込み層２お
よびＰ+ 型埋込み層３２を含むＰ型半導体基板１上に形
成された第１半導体層としてのＮ- 型エピタキシャル層
３と、このＮ- 型エピタキシャル層３に形成され、Ｎ+
型埋込み層２とＰ+ 型埋込み層３２とまで到達する第１
の溝部５と、この第１の溝部５の側壁にのみ形成された
第１絶縁膜としての酸化膜６と、第１の溝部５内に形成
され、Ｎ+ 型埋込み層２に接する第２半導体層としての
Ｎ+ 型多結晶シリコン膜３８と、第１の溝部５内に形成
され、Ｐ+ 型埋込み層３２に接する第３半導体層として
のＰ+ 型多結晶シリコン膜４１と、第１の溝部５内に形
成され、Ｐ型半導体基板１まで到達す第２の溝部８と、
この第２の溝部８内に形成された第２絶縁膜としての酸
化膜９とを具備している。そして、Ｎ+ 型埋込み層２を
縦型ＮＰＮトランジスタのコレクタとし、Ｎ+ 型多結晶
シリコン膜３８を縦型ＮＰＮトランジスタのコレクタ引
出し部とし、Ｐ+ 型埋込み層３２を縦型ＰＮＰトランジ
スタのコレクタとし、Ｐ+ 型多結晶シリコン膜４１を縦
型ＰＮＰトランジスタのコレクタ引出し部としている。
このとき、縦型ＮＰＮトランジスタと縦型ＰＮＰトラン
ジスタが隣接する領域では、酸化膜９がＮ+ 型多結晶シ
リコン膜３８とＰ+ 型多結晶シリコン膜４１に接してい
る。また、縦型ＮＰＮトランジスタと縦型ＰＮＰトラン
ジスタが隣接しない領域では、Ｎ+ 型多結晶シリコン膜
３８が酸化膜６，９に接し、Ｐ+ 型多結晶シリコン膜４
１が酸化膜６，９に接している。
【００２５】なお、図６において、３１はコレクタ領域
と半導体基板１を分離するためのＮ + 型埋込み層、３３
は縦型ＰＮＰトランジスタのコレクタ領域の一部である
Ｐ-型拡散層、３４は縦型ＮＰＮトランジスタのベース
領域であるＰ型拡散層、３５は縦型ＰＮＰトランジスタ
のベース領域であるＮ型拡散層、３６は縦型ＮＰＮトラ
ンジスタのエミッタ領域であるＮ+ 型拡散層、３７は縦
型ＮＰＮトランジスタのベースコンタクト領域であるＰ
+ 型拡散層、３９は縦型ＰＮＰトランジスタのエミッタ
領域であるＰ+ 型拡散層、４０は縦型ＰＮＰトランジス
タのベースコンタクト領域であるＮ+ 型拡散層である。
また、４２，４３，４４は縦型ＮＰＮトランジスタのエ
ミッタ電極，ベース電極，コレクタ電極、４５，４６，
４７は縦型ＰＮＰトランジスタのエミッタ電極，ベース
電極，コレクタ電極、Ｔ1 は縦型ＮＰＮトランジスタ、
Ｔ2 は縦型ＰＮＰトランジスタである。
と半導体基板１を分離するためのＮ + 型埋込み層、３３
は縦型ＰＮＰトランジスタのコレクタ領域の一部である
Ｐ-型拡散層、３４は縦型ＮＰＮトランジスタのベース
領域であるＰ型拡散層、３５は縦型ＰＮＰトランジスタ
のベース領域であるＮ型拡散層、３６は縦型ＮＰＮトラ
ンジスタのエミッタ領域であるＮ+ 型拡散層、３７は縦
型ＮＰＮトランジスタのベースコンタクト領域であるＰ
+ 型拡散層、３９は縦型ＰＮＰトランジスタのエミッタ
領域であるＰ+ 型拡散層、４０は縦型ＰＮＰトランジス
タのベースコンタクト領域であるＮ+ 型拡散層である。
また、４２，４３，４４は縦型ＮＰＮトランジスタのエ
ミッタ電極，ベース電極，コレクタ電極、４５，４６，
４７は縦型ＰＮＰトランジスタのエミッタ電極，ベース
電極，コレクタ電極、Ｔ1 は縦型ＮＰＮトランジスタ、
Ｔ2 は縦型ＰＮＰトランジスタである。
【００２６】次に、この半導体装置の製造方法について
説明し、図６，図７はそれぞれ本発明の第２の実施例に
おける半導体装置の各製造工程の断面図を示す。図７に
おいて、比抵抗が例えば１０〜２０Ω・ｃｍのＰ型（１
１１）半導体基板１に、砒素を６０ｋｅＶ、１×１０15
／ｃｍ2 の条件でイオン注入した後、温度９００℃で３
０分程度の熱処理を行い、縦型ＮＰＮトランジスタ領域
にはコレクタ埋込み層となるＮ+ 型埋込み層２を、縦型
ＰＮＰトランジスタ領域にはコレクタ領域と半導体基板
１を分離するためのＮ+ 型埋込み層３１を形成する。次
に、例えばレジストをマスクにしてボロンを４０ｋｅ
Ｖ、１×１０14／ｃｍ2 の条件でイオン注入した後、温
度１１００℃で１８０分程度の熱処理を行い、縦型ＰＮ
Ｐトランジスタのコレクタ埋込み層となるＰ+ 型埋込み
層３２を形成する。この後、半導体基板１，Ｎ+ 型埋込
み層２およびＰ+ 型埋込み層３２上に、例えば比抵抗が
１Ω・ｃｍ、厚さが２μｍ程度のＮ- 型エピタキシャル
層３を形成する。
説明し、図６，図７はそれぞれ本発明の第２の実施例に
おける半導体装置の各製造工程の断面図を示す。図７に
おいて、比抵抗が例えば１０〜２０Ω・ｃｍのＰ型（１
１１）半導体基板１に、砒素を６０ｋｅＶ、１×１０15
／ｃｍ2 の条件でイオン注入した後、温度９００℃で３
０分程度の熱処理を行い、縦型ＮＰＮトランジスタ領域
にはコレクタ埋込み層となるＮ+ 型埋込み層２を、縦型
ＰＮＰトランジスタ領域にはコレクタ領域と半導体基板
１を分離するためのＮ+ 型埋込み層３１を形成する。次
に、例えばレジストをマスクにしてボロンを４０ｋｅ
Ｖ、１×１０14／ｃｍ2 の条件でイオン注入した後、温
度１１００℃で１８０分程度の熱処理を行い、縦型ＰＮ
Ｐトランジスタのコレクタ埋込み層となるＰ+ 型埋込み
層３２を形成する。この後、半導体基板１，Ｎ+ 型埋込
み層２およびＰ+ 型埋込み層３２上に、例えば比抵抗が
１Ω・ｃｍ、厚さが２μｍ程度のＮ- 型エピタキシャル
層３を形成する。
【００２７】次に１０００ｎｍの厚さのＣＶＤ・ＳｉＯ
2 膜を堆積後、例えばレジストをマスクにして異方性エ
ッチングを行い、縦型ＮＰＮトランジスタおよび縦型Ｐ
ＮＰトランジスタのコレクタ引出し部、および素子分離
領域形成部となる、Ｎ+ 型埋込み層２およびＰ+ 型埋込
み層３２に達する幅１．５μｍの第１の溝部５を形成す
る。
2 膜を堆積後、例えばレジストをマスクにして異方性エ
ッチングを行い、縦型ＮＰＮトランジスタおよび縦型Ｐ
ＮＰトランジスタのコレクタ引出し部、および素子分離
領域形成部となる、Ｎ+ 型埋込み層２およびＰ+ 型埋込
み層３２に達する幅１．５μｍの第１の溝部５を形成す
る。
【００２８】次に、温度９００℃で２０分の熱酸化を行
い、第１の溝部５内に５０ｎｍの厚さの酸化膜６を形成
する。その後、第１の溝部５の底面部の酸化膜６を異方
性エッチングによって除去することで、第１の溝部５の
側壁部のみに酸化膜６を形成する。そして、多結晶シリ
コン膜を５００ｎｍの厚さに堆積し、異方性エッチング
を行って第１の溝部５の側壁部にのみ多結晶シリコン膜
７を残す。
い、第１の溝部５内に５０ｎｍの厚さの酸化膜６を形成
する。その後、第１の溝部５の底面部の酸化膜６を異方
性エッチングによって除去することで、第１の溝部５の
側壁部のみに酸化膜６を形成する。そして、多結晶シリ
コン膜を５００ｎｍの厚さに堆積し、異方性エッチング
を行って第１の溝部５の側壁部にのみ多結晶シリコン膜
７を残す。
【００２９】次に、ＣＶＤ・ＳｉＯ2 膜と多結晶シリコ
ン膜７をマスクにして異方性エッチングを行い、第１の
溝部５の側壁に形成された多結晶シリコン膜７の間に、
Ｎ+型埋込み層２とＮ+ 型埋込み層３１およびＰ+ 型埋
込み層３２を貫き半導体基板１まで到達する第２の溝部
８を形成する。次に、温度９００℃で２０分の熱酸化を
行い、第２の溝部８内に厚さ５０ｎｍの酸化膜９を形成
する。
ン膜７をマスクにして異方性エッチングを行い、第１の
溝部５の側壁に形成された多結晶シリコン膜７の間に、
Ｎ+型埋込み層２とＮ+ 型埋込み層３１およびＰ+ 型埋
込み層３２を貫き半導体基板１まで到達する第２の溝部
８を形成する。次に、温度９００℃で２０分の熱酸化を
行い、第２の溝部８内に厚さ５０ｎｍの酸化膜９を形成
する。
【００３０】次に、ボロンを２０ｋｅＶ、３×１０13／
ｃｍ2 の条件でイオン注入して、第２の溝部８の底部
に、Ｐ型のチャネルストッパ領域１０を形成後、第２の
溝部８内にＣＶＤ・ＳｉＯ2 膜１１をエッチバックによ
って埋め込むことで素子分離領域を完成させる。このと
き、表面のＣＶＤ・ＳｉＯ2 膜４は取り除かれる。
ｃｍ2 の条件でイオン注入して、第２の溝部８の底部
に、Ｐ型のチャネルストッパ領域１０を形成後、第２の
溝部８内にＣＶＤ・ＳｉＯ2 膜１１をエッチバックによ
って埋め込むことで素子分離領域を完成させる。このと
き、表面のＣＶＤ・ＳｉＯ2 膜４は取り除かれる。
【００３１】次に、図６に示すように、例えばレジスト
をマスクにしてボロンを８０ｋｅＶ、２×１０12／ｃｍ
2 の条件でイオン注入した後、温度１１００℃で６０分
程度の熱処理を行い、縦型ＰＮＰトランジスタのコレク
タ領域となるＰ- 型拡散層３３を形成する。そして、例
えばレジストをマスクにしてボロンを３０ｋｅＶ、２×
１０13／ｃｍ2 の条件でイオン注入した後、温度９００
℃で３０分程度の熱処理を行い、縦型ＮＰＮトランジス
タのベース領域となるＰ型拡散層３４を形成する。次に
例えばレジストをマスクにして燐を８０ｋｅＶ、３．５
×１０13／ｃｍ 2 の条件でイオン注入した後、温度９０
０℃で２０分程度の熱処理を行い、縦型ＰＮＰトランジ
スタのベース領域となるＮ型拡散層３５を形成する。次
に、例えばレジストをマスクにして縦型ＮＰＮトランジ
スタのエミッタ領域およびコレクタ引き出し部となる多
結晶シリコン膜７上に、縦型ＰＮＰトランジスタのベー
スコンタクトとなる領域上に砒素を３０ｋｅＶ、１×１
０16／ｃｍ2 の条件でイオン注入し、その後、温度９５
０℃で６０分程度の熱処理を行って砒素を拡散する。こ
のとき、縦型ＮＰＮトランジスタにおいて、エミッタ領
域にはＮ+ 型拡散層３６が形成され、また、多結晶シリ
コン膜は拡散係数が大きいため、コレクタ引出し部に
は、Ｎ+ 型多結晶シリコン膜３８が形成される。また、
縦型ＰＮＰトランジスタのベースコンタクト領域にはＮ
+ 型拡散層４０が形成される。
をマスクにしてボロンを８０ｋｅＶ、２×１０12／ｃｍ
2 の条件でイオン注入した後、温度１１００℃で６０分
程度の熱処理を行い、縦型ＰＮＰトランジスタのコレク
タ領域となるＰ- 型拡散層３３を形成する。そして、例
えばレジストをマスクにしてボロンを３０ｋｅＶ、２×
１０13／ｃｍ2 の条件でイオン注入した後、温度９００
℃で３０分程度の熱処理を行い、縦型ＮＰＮトランジス
タのベース領域となるＰ型拡散層３４を形成する。次に
例えばレジストをマスクにして燐を８０ｋｅＶ、３．５
×１０13／ｃｍ 2 の条件でイオン注入した後、温度９０
０℃で２０分程度の熱処理を行い、縦型ＰＮＰトランジ
スタのベース領域となるＮ型拡散層３５を形成する。次
に、例えばレジストをマスクにして縦型ＮＰＮトランジ
スタのエミッタ領域およびコレクタ引き出し部となる多
結晶シリコン膜７上に、縦型ＰＮＰトランジスタのベー
スコンタクトとなる領域上に砒素を３０ｋｅＶ、１×１
０16／ｃｍ2 の条件でイオン注入し、その後、温度９５
０℃で６０分程度の熱処理を行って砒素を拡散する。こ
のとき、縦型ＮＰＮトランジスタにおいて、エミッタ領
域にはＮ+ 型拡散層３６が形成され、また、多結晶シリ
コン膜は拡散係数が大きいため、コレクタ引出し部に
は、Ｎ+ 型多結晶シリコン膜３８が形成される。また、
縦型ＰＮＰトランジスタのベースコンタクト領域にはＮ
+ 型拡散層４０が形成される。
【００３２】次に、例えばレジストをマスクにして、縦
型ＮＰＮトランジスタのベースコンタクトとなる領域上
と、縦型ＰＮＰトランジスタのエミッタ領域およびコレ
クタ引き出し部となる多結晶シリコン膜７上に、ボロン
を３０ｋｅＶ、１×１０16／ｃｍ2 の条件でイオン注入
し、その後、温度９００℃で４５分程度の熱処理を行っ
てボロンを拡散する。このとき、縦型ＮＰＮトランジス
タのベースコンタクト領域にはＰ+ 型拡散層３７が形成
される。また、縦型ＰＮＰトランジスタにおいて、エミ
ッタ領域にはＰ+ 型拡散層３９が形成され、多結晶シリ
コン膜は拡散係数が大きいため、コレクタ引出し部に
は、Ｐ+ 型多結晶シリコン膜４１が形成される。
型ＮＰＮトランジスタのベースコンタクトとなる領域上
と、縦型ＰＮＰトランジスタのエミッタ領域およびコレ
クタ引き出し部となる多結晶シリコン膜７上に、ボロン
を３０ｋｅＶ、１×１０16／ｃｍ2 の条件でイオン注入
し、その後、温度９００℃で４５分程度の熱処理を行っ
てボロンを拡散する。このとき、縦型ＮＰＮトランジス
タのベースコンタクト領域にはＰ+ 型拡散層３７が形成
される。また、縦型ＰＮＰトランジスタにおいて、エミ
ッタ領域にはＰ+ 型拡散層３９が形成され、多結晶シリ
コン膜は拡散係数が大きいため、コレクタ引出し部に
は、Ｐ+ 型多結晶シリコン膜４１が形成される。
【００３３】次にＣＶＤ・ＳｉＯ2 膜１３を５００ｎｍ
の厚さに堆積した後、縦型ＮＰＮトランジスタと縦型Ｐ
ＮＰトランジスタのそれぞれにおいて、エミッタコンタ
クト領域、ベースコンタクト領域、およびコレクタコン
タクト領域を開口する。
の厚さに堆積した後、縦型ＮＰＮトランジスタと縦型Ｐ
ＮＰトランジスタのそれぞれにおいて、エミッタコンタ
クト領域、ベースコンタクト領域、およびコレクタコン
タクト領域を開口する。
【００３４】最後に、例えばＡｌなどを用いて、縦型Ｎ
ＰＮトランジスタ領域にエミッタ電極４２、ベース電極
４３、コレクタ電極４４を形成し、縦型ＰＮＰトランジ
スタ領域にエミッタ電極４５、ベース電極４６、コレク
タ電極４７を形成してこの半導体装置は完成する。
ＰＮトランジスタ領域にエミッタ電極４２、ベース電極
４３、コレクタ電極４４を形成し、縦型ＰＮＰトランジ
スタ領域にエミッタ電極４５、ベース電極４６、コレク
タ電極４７を形成してこの半導体装置は完成する。
【００３５】以上のように本実施例は、縦型ＮＰＮトラ
ンジスタと、縦型ＰＮＰトランジスタのエミッタ、ベー
ス領域の周囲に、コレクタとなるＮ+ 型埋込み層２とＰ
+ 型埋込み層３２に到達する第１の溝部を形成し、第１
の溝部の側壁にのみ酸化膜６を形成してから、第１の溝
部の側壁にのみ多結晶シリコン膜７を形成して、これを
マスクとして、第１の溝部内に、素子分離領域となる半
導体基板まで到達する第２の溝部を形成し、この溝部内
を酸化膜９とＣＶＤ・ＳｉＯ2 膜１１で埋め込んでか
ら、その後、縦型ＮＰＮトランジスタのエミッタ形成と
同時に、コレクタ引出し部となるＮ+ 型多結晶シリコン
膜３８を形成し、縦型ＰＮＰトランジスタのエミッタ形
成と同時に、コレクタ引出し部となるＰ+ 型多結晶シリ
コン膜４１を形成することを特徴としている。
ンジスタと、縦型ＰＮＰトランジスタのエミッタ、ベー
ス領域の周囲に、コレクタとなるＮ+ 型埋込み層２とＰ
+ 型埋込み層３２に到達する第１の溝部を形成し、第１
の溝部の側壁にのみ酸化膜６を形成してから、第１の溝
部の側壁にのみ多結晶シリコン膜７を形成して、これを
マスクとして、第１の溝部内に、素子分離領域となる半
導体基板まで到達する第２の溝部を形成し、この溝部内
を酸化膜９とＣＶＤ・ＳｉＯ2 膜１１で埋め込んでか
ら、その後、縦型ＮＰＮトランジスタのエミッタ形成と
同時に、コレクタ引出し部となるＮ+ 型多結晶シリコン
膜３８を形成し、縦型ＰＮＰトランジスタのエミッタ形
成と同時に、コレクタ引出し部となるＰ+ 型多結晶シリ
コン膜４１を形成することを特徴としている。
【００３６】このため、縦型ＮＰＮトランジスタのＮ+
型のコレクタ引出し部と、縦型ＰＮＰトランジスタのＰ
+ 型のコレクタ引出し部を、製造工程を追加することな
く、素子分離領域とセルフアラインで形成でき、縦型Ｎ
ＰＮトランジスタと縦型ＰＮＰトランジスタのセルサイ
ズを縮小することができる。また、縦型ＮＰＮトランジ
スタと縦型ＰＮＰトランジスタにおいて、コレクタ引出
し部がエミッタ、ベース領域の周囲を取り囲むように形
成できるため、製造工程を追加することなく、コレクタ
抵抗を同時に低減することができ、そのため、コレク
タ、ベース接合での充放電に要する時間が短くなり、高
速な縦型ＮＰＮトランジスタと縦型ＰＮＰトランジスタ
を同時に形成できる。
型のコレクタ引出し部と、縦型ＰＮＰトランジスタのＰ
+ 型のコレクタ引出し部を、製造工程を追加することな
く、素子分離領域とセルフアラインで形成でき、縦型Ｎ
ＰＮトランジスタと縦型ＰＮＰトランジスタのセルサイ
ズを縮小することができる。また、縦型ＮＰＮトランジ
スタと縦型ＰＮＰトランジスタにおいて、コレクタ引出
し部がエミッタ、ベース領域の周囲を取り囲むように形
成できるため、製造工程を追加することなく、コレクタ
抵抗を同時に低減することができ、そのため、コレク
タ、ベース接合での充放電に要する時間が短くなり、高
速な縦型ＮＰＮトランジスタと縦型ＰＮＰトランジスタ
を同時に形成できる。
【００３７】
【発明の効果】以上のように本発明によれば、縦型バイ
ポーラトランジスタにおいて、エミッタ、ベース領域の
周囲に、コレクタ領域の埋込み層に到達する第１の溝部
を形成し、第１の溝部の内部にコレクタ引出し部となる
多結晶シリコン膜と微細な素子分離領域をセルフアライ
ンで形成しているため、コレクタ引出し部と素子分離領
域とのマージンが不要となり、縦型バイポーラトランジ
スタのセルサイズを縮小することができる。また、コレ
クタ引出し部がエミッタ、ベース領域の周囲を取り囲む
ように形成できるため、コレクタ抵抗を低減することが
でき、コレクタ、ベース接合での充放電に要する時間が
短くなり、動作速度の向上を図ることができる。
ポーラトランジスタにおいて、エミッタ、ベース領域の
周囲に、コレクタ領域の埋込み層に到達する第１の溝部
を形成し、第１の溝部の内部にコレクタ引出し部となる
多結晶シリコン膜と微細な素子分離領域をセルフアライ
ンで形成しているため、コレクタ引出し部と素子分離領
域とのマージンが不要となり、縦型バイポーラトランジ
スタのセルサイズを縮小することができる。また、コレ
クタ引出し部がエミッタ、ベース領域の周囲を取り囲む
ように形成できるため、コレクタ抵抗を低減することが
でき、コレクタ、ベース接合での充放電に要する時間が
短くなり、動作速度の向上を図ることができる。
【００３８】さらに加えて、縦型ＮＰＮトランジスタ
と、縦型ＰＮＰトランジスタのエミッタ、ベース領域の
周囲に、それぞれのコレクタとなるＮ+ 型埋込み層とＰ
+ 型埋込み層に到達する第１の溝部を形成し、この溝部
内部に、縦型ＮＰＮトランジスタのコレクタ引出し部と
なるＮ+ 型多結晶シリコン膜と、縦型ＰＮＰトランジス
タのコレクタ引出し部となるＰ+ 型多結晶シリコン膜
と、微細な素子分離領域を、製造工程を追加することな
くセルフアラインで形成できるため、縦型ＮＰＮトラン
ジスタと縦型ＰＮＰトランジスタのセルサイズを縮小す
ることができる。また、縦型ＮＰＮトランジスタと縦型
ＰＮＰトランジスタにおいて、コレクタ引出し部がエミ
ッタ、ベース領域の周囲を取り囲むように形成できるた
め、製造工程を追加することなく、両トランジスタのコ
レクタ抵抗を低減することができ、コレクタ、ベース接
合での充放電に要する時間を短くして、動作速度の向上
を図ることができるため、高密度、高速の縦型ＮＰＮト
ランジスタと縦型ＰＮＰトランジスタを一体化した半導
体装置を提供することができる。
と、縦型ＰＮＰトランジスタのエミッタ、ベース領域の
周囲に、それぞれのコレクタとなるＮ+ 型埋込み層とＰ
+ 型埋込み層に到達する第１の溝部を形成し、この溝部
内部に、縦型ＮＰＮトランジスタのコレクタ引出し部と
なるＮ+ 型多結晶シリコン膜と、縦型ＰＮＰトランジス
タのコレクタ引出し部となるＰ+ 型多結晶シリコン膜
と、微細な素子分離領域を、製造工程を追加することな
くセルフアラインで形成できるため、縦型ＮＰＮトラン
ジスタと縦型ＰＮＰトランジスタのセルサイズを縮小す
ることができる。また、縦型ＮＰＮトランジスタと縦型
ＰＮＰトランジスタにおいて、コレクタ引出し部がエミ
ッタ、ベース領域の周囲を取り囲むように形成できるた
め、製造工程を追加することなく、両トランジスタのコ
レクタ抵抗を低減することができ、コレクタ、ベース接
合での充放電に要する時間を短くして、動作速度の向上
を図ることができるため、高密度、高速の縦型ＮＰＮト
ランジスタと縦型ＰＮＰトランジスタを一体化した半導
体装置を提供することができる。
【図１】本発明の第１の実施例における半導体装置の断
面図である。
面図である。
【図２】本発明の第１の実施例における半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図３】本発明の第１の実施例における半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図４】本発明の第１の実施例における半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図５】本発明の第１の実施例における半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図６】本発明の第２の実施例における半導体装置の断
面図である。
面図である。
【図７】本発明の第２の実施例における半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図８】従来の半導体装置における構造断面図である。
１ Ｐ型半導体基板 ２ Ｎ+ 型埋込み層（第１埋込み層） ３ Ｎ- 型エピタキシャル層（第１半導体層） ５ 第１の溝部 ６ 酸化膜（第１絶縁膜） ８ 第２の溝部 ９ 酸化膜（第２絶縁膜） １５ Ｎ+ 型多結晶シリコン膜（第２半導体層） ３２ Ｐ+ 型埋込み層（第２埋込み層） ３８ Ｎ+ 型多結晶シリコン膜（第２半導体層） ４１ Ｐ+ 型多結晶シリコン膜（第３半導体層）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 Ｒ 9169−4Ｍ Ｌ 9169−4Ｍ 27/082 (72)発明者 中谷 昌弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (4)
- 【請求項１】 一導電型の半導体基板に形成された逆導
電型の第１埋込み層と、前記第１埋込み層を含む前記半
導体基板上に形成された逆導電型の第１半導体層と、前
記第１半導体層に形成され、前記第１埋込み層まで到達
する第１溝部と、前記第１溝部の側壁にのみ形成された
第１絶縁膜と、前記第１溝部内に形成され、前記第１埋
込み層に接する逆導電型の第２半導体層と、前記第１溝
部内に形成され、前記半導体基板まで到達する第２溝部
と、前記第２溝部内に形成された第２絶縁膜とを少なく
とも具備し、前記第１埋込み層を縦型バイポーラトラン
ジスタコレクタとし、前記第２半導体層を縦型バイポー
ラトランジスタのコレクタ引出し部とし、前記第２絶縁
膜が前記第２半導体層に接し、前記第２半導体層が前記
第１絶縁膜に接している半導体装置。 - 【請求項２】 一導電型の半導体基板に形成された逆導
電型の第１埋込み層と、前記半導体基板に形成された一
導電型の第２埋込み層と、前記第１埋込み層と第２埋込
み層を含む前記半導体基板上に形成された逆導電型の第
１半導体層と、前記第１半導体層に形成され、前記第１
埋込み層と前記第２埋込み層まで到達する第１溝部と、
前記第１溝部の側壁にのみ形成された第１絶縁膜と、前
記第１溝部内に形成され、前記第１埋込み層に接する逆
導電型の第２半導体層と、前記第１溝部内に形成され、
前記第２埋込み層に接する一導電型の第３半導体層と、
前記第１溝部内に形成され、前記半導体基板まで到達す
る第２溝部と、前記第２溝部内に形成された第２絶縁膜
とを少なくとも具備し、前記第１埋込み層を縦型ＮＰＮ
トランジスタのコレクタとし、前記第２半導体層を縦型
ＮＰＮトランジスタのコレクタ引出し部とし、前記第２
埋込み層を縦型ＰＮＰトランジスタのコレクタとし、前
記第３半導体層を縦型ＰＮＰトランジスタのコレクタ引
出し部とし、前記第２絶縁膜が前記第２半導体層と前記
第３半導体層に接し、前記第２半導体層が前記第１絶縁
膜に接し、前記第３半導体層が前記第１絶縁膜に接して
いる半導体装置。 - 【請求項３】 一導電型の半導体基板に逆導電型の第１
埋込み層を形成する工程と、前記第１埋込み層を含む前
記半導体基板上に逆導電型の第１半導体層を形成する工
程と、前記第１半導体層に前記第１埋込み層まで到達す
る第１溝部を形成する工程と、前記第１溝部の側壁にの
み第１絶縁膜を形成する工程と、前記第１溝部内に逆導
電型の第２半導体層を前記第１埋込み層に接するように
形成する工程と、前記第１溝部内に前記半導体基板まで
到達する第２溝部を形成する工程と、前記第２溝部内に
第２絶縁膜を形成する工程とを少なくとも有し、前記第
１埋込み層を縦型バイポーラトランジスタのコレクタと
し、前記第２半導体層を縦型バイポーラトランジスタの
コレクタ引出し部とし、前記第２絶縁膜が前記第２半導
体層に接し、前記第２半導体層が前記第１絶縁膜に接す
るように形成する半導体装置の製造方法。 - 【請求項４】 一導電型の半導体基板に逆導電型の第１
埋込み層を形成する工程と、前記半導体基板に一導電型
の第２埋込み層を形成する工程と、前記第１埋込み層と
第２埋込み層を含む前記半導体基板上に逆導電型の第１
半導体層を形成する工程と、前記第１半導体層に前記第
１埋込み層と前記第２埋込み層まで到達する第１溝部を
形成する工程と、前記第１溝部の側壁にのみ第１絶縁膜
を形成する工程と、前記第１溝部内に前記第１埋込み層
に接する逆導電型の第２半導体層を形成する工程と、前
記第１溝部内に前記第２埋込み層に接する一導電型の第
３半導体層を形成する工程と、前記第１溝部内に前記半
導体基板まで到達する第２溝部を形成する工程と、前記
第２溝部内に第２絶縁膜を形成する工程とを少なくとも
有し、前記第１埋込み層を縦型ＮＰＮトランジスタのコ
レクタとし、前記第２半導体層を縦型ＮＰＮトランジス
タのコレクタ引出し部とし、前記第２埋込み層を縦型Ｐ
ＮＰトランジスタのコレクタとし、前記第３半導体層を
縦型ＰＮＰトランジスタのコレクタ引出し部とし、前記
第２絶縁膜が前記第２半導体層と前記第３半導体層に接
し、前記第２半導体層が前記第１絶縁膜に接し、前記第
３半導体層が前記第１絶縁膜に接するように形成する半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160550A JPH065619A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160550A JPH065619A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065619A true JPH065619A (ja) | 1994-01-14 |
Family
ID=15717420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4160550A Pending JPH065619A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065619A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017079260A (ja) * | 2015-10-20 | 2017-04-27 | 株式会社リコー | 半導体デバイス、撮像装置、電子機器及び半導体デバイスの製造方法 |
-
1992
- 1992-06-19 JP JP4160550A patent/JPH065619A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017079260A (ja) * | 2015-10-20 | 2017-04-27 | 株式会社リコー | 半導体デバイス、撮像装置、電子機器及び半導体デバイスの製造方法 |
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