JPH0656878B2 - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- JPH0656878B2 JPH0656878B2 JP63182970A JP18297088A JPH0656878B2 JP H0656878 B2 JPH0656878 B2 JP H0656878B2 JP 63182970 A JP63182970 A JP 63182970A JP 18297088 A JP18297088 A JP 18297088A JP H0656878 B2 JPH0656878 B2 JP H0656878B2
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- 238000000034 method Methods 0.000 title description 23
- 238000004519 manufacturing process Methods 0.000 title description 12
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ＣＭＯＳ半導体装置においてキャパシタを形
成するＣＭＯＳ半導体装置の製造方法に関する。
成するＣＭＯＳ半導体装置の製造方法に関する。
〈従来の技術〉 一般に、ＭＯＳ型キャパシタ（コンデンサ）にあってそ
の容量は、酸化膜容量と、空乏層容量との直列接続によ
り設定されている。そして、この空乏層容量がゲート電
圧値によって変化するものである。したがって、その容
量値を一定に保つことができない。その結果、交流信号
を取り扱う回路にあっては、そのトランジスタの動作が
不安定なものとなる。そこで、空乏層容量を発生させな
い領域においてキャパシタを動作させたいこととなる。
第５図はＭＯＳキャパシタのＣ−Ｖ特性を示すグラフで
ある。
の容量は、酸化膜容量と、空乏層容量との直列接続によ
り設定されている。そして、この空乏層容量がゲート電
圧値によって変化するものである。したがって、その容
量値を一定に保つことができない。その結果、交流信号
を取り扱う回路にあっては、そのトランジスタの動作が
不安定なものとなる。そこで、空乏層容量を発生させな
い領域においてキャパシタを動作させたいこととなる。
第５図はＭＯＳキャパシタのＣ−Ｖ特性を示すグラフで
ある。
従来はイオン注入法等の工程を追加してこのゲート直下
に疑似的にチャネルを形成し空乏層の影響をなくしてい
た。
に疑似的にチャネルを形成し空乏層の影響をなくしてい
た。
すなわち、ＭＯＳキャパシタ、ＣＭＯＳトランジスタが
構成されるＩＣの場合にあっては、従来は以下のプロセ
スによって製造されていた。
構成されるＩＣの場合にあっては、従来は以下のプロセ
スによって製造されていた。
第４図（ａ）〜（ｆ）は、従来のＭＯＳ型キャパシタを
有するＣＭＯＳ型半導体装置の製造方法を説明するため
の各工程における断面図を示している。
有するＣＭＯＳ型半導体装置の製造方法を説明するため
の各工程における断面図を示している。
まず、同図（ａ）に示すように、例えばＰ型の半導体基
板１１を用意する。次に、同図（ｂ）に示すように、こ
の半導体基板１１の所定の領域に例えばイオン注入法に
よりＮ型の不純物を導入してＮウエル１３を形成する。
このとき、他の領域についてはレジストによってマスク
される。
板１１を用意する。次に、同図（ｂ）に示すように、こ
の半導体基板１１の所定の領域に例えばイオン注入法に
よりＮ型の不純物を導入してＮウエル１３を形成する。
このとき、他の領域についてはレジストによってマスク
される。
次に、同図（ｃ）に示すように、この基板１１の表面を
選択的に酸化してフィールド酸化膜１５を該表面に形成
し、その基板表面を複数のトランジスタ形成領域に分離
する。この場合にもマスクは用いられる。
選択的に酸化してフィールド酸化膜１５を該表面に形成
し、その基板表面を複数のトランジスタ形成領域に分離
する。この場合にもマスクは用いられる。
次に、同図（ｄ）に示すように、基板１１の所定の分離
領域（ＭＯＳキャパシタ形成領域）にイオン注入法によ
ってＮ型不純物を導入する。この場合、他の領域はレジ
ストによって覆われる。この結果、該ＭＯＳキャパシタ
形成領域には所定のＮ型領域が形成される。
領域（ＭＯＳキャパシタ形成領域）にイオン注入法によ
ってＮ型不純物を導入する。この場合、他の領域はレジ
ストによって覆われる。この結果、該ＭＯＳキャパシタ
形成領域には所定のＮ型領域が形成される。
次に、同図（ｅ）に示すように、上記Ｎウエル領域１３
の表面にあって絶縁層１７、ゲート電極１９を所定のマ
スクプロセスによって被着、形成し、基板１１の他の分
離領域（ＭＯＳキャパシタ形成領域およびＮＦＥＴ形成
領域）において、それぞれ絶縁層２７、２９およびゲー
ト電極３１、３３をリソグラフィ技術を用いて形成す
る。さらに、このＮウエル領域１３において基板表面か
ら例えばイオン注入法等によりマスクを使用してＰ型不
純物を導入してソース領域２１、およびドレイン領域２
３を形成する。Ｐチャネル型ＦＥＴ（電界効果型トラン
ジスタ）２５を該領域１３に形成するものである。
の表面にあって絶縁層１７、ゲート電極１９を所定のマ
スクプロセスによって被着、形成し、基板１１の他の分
離領域（ＭＯＳキャパシタ形成領域およびＮＦＥＴ形成
領域）において、それぞれ絶縁層２７、２９およびゲー
ト電極３１、３３をリソグラフィ技術を用いて形成す
る。さらに、このＮウエル領域１３において基板表面か
ら例えばイオン注入法等によりマスクを使用してＰ型不
純物を導入してソース領域２１、およびドレイン領域２
３を形成する。Ｐチャネル型ＦＥＴ（電界効果型トラン
ジスタ）２５を該領域１３に形成するものである。
更に、同図（ｆ）に示すように、マスクを用いて上記Ｎ
ウエル領域１３を除く部分にＮ型の不純物を高濃度に導
入する。これにより、Ｐ型半導体基板１１上にＮチャネ
ル型ＦＥＴ３５およびＭＯＳ容量３７が形成されるもの
である。
ウエル領域１３を除く部分にＮ型の不純物を高濃度に導
入する。これにより、Ｐ型半導体基板１１上にＮチャネ
ル型ＦＥＴ３５およびＭＯＳ容量３７が形成されるもの
である。
〈発明が解決しようとする課題〉 しかしながら、このような従来の半導体装置の製造方法
にあっては、ＭＯＳ容量形成のためにデプレッションマ
スクが通常のＭＯＳトランジスタ形成工程以外にも必要
であるため、そのマスク代がかかりウエファの単価も高
くなっていた。したがって、チップコストも高くなって
いた。
にあっては、ＭＯＳ容量形成のためにデプレッションマ
スクが通常のＭＯＳトランジスタ形成工程以外にも必要
であるため、そのマスク代がかかりウエファの単価も高
くなっていた。したがって、チップコストも高くなって
いた。
〈課題を解決するための手段〉 本発明は、第１導電型の半導体基板の複数箇所に第２導
電型のウエルを形成する工程と、該第１導電型の半導体
基板に第２導電型の不純物を導入して第２導電型のチャ
ネルを有する電界効果型トランジスタを形成する一方、
上記第２導電型のウエルの一つに容量体を形成する工程
と、第２導電型のウエルの内の残りのウエルの一つに第
１の導電型を不純物を導入して第１導電型のチャネルを
有する電界効果型トランジスタを形成する工程と、を備
えたＣＭＯＳ半導体装置の製造方法を提供するものであ
る。
電型のウエルを形成する工程と、該第１導電型の半導体
基板に第２導電型の不純物を導入して第２導電型のチャ
ネルを有する電界効果型トランジスタを形成する一方、
上記第２導電型のウエルの一つに容量体を形成する工程
と、第２導電型のウエルの内の残りのウエルの一つに第
１の導電型を不純物を導入して第１導電型のチャネルを
有する電界効果型トランジスタを形成する工程と、を備
えたＣＭＯＳ半導体装置の製造方法を提供するものであ
る。
〈作用〉 本発明に係る半導体装置の製造方法にあっては、互いに
逆の導電型のＭＯＳトランジスタが基板上に並設される
とともに、容量体が配設されることとなる。
逆の導電型のＭＯＳトランジスタが基板上に並設される
とともに、容量体が配設されることとなる。
〈実施例〉 以下、本発明に係るＣＭＯＳ型半導体装置の第１実施例
を図面を参照して説明する。
を図面を参照して説明する。
第１図（ａ）〜（ｆ）は、本発明の第１実施例に係るＭ
ＯＳ型キャパシタを有するＣＭＯＳ型半導体装置の製造
方法を説明するための各工程における断面図を示してい
る。
ＯＳ型キャパシタを有するＣＭＯＳ型半導体装置の製造
方法を説明するための各工程における断面図を示してい
る。
まず、同図（ａ）に示すように、例えばＰ型の半導体基
板１１１を用意する。
板１１１を用意する。
次に、同図（ｂ）に示すように、この半導体基板１１１
の所定の２つの領域に例えばイオン注入法によりＮ型の
不純物を導入して２つのＮウエル１１３、１１５を同時
に形成する。このとき、これら以外の他の領域について
はレジストによってマスクされる。
の所定の２つの領域に例えばイオン注入法によりＮ型の
不純物を導入して２つのＮウエル１１３、１１５を同時
に形成する。このとき、これら以外の他の領域について
はレジストによってマスクされる。
次に、同図（ｃ）に示すように、この基板１１１の表面
を選択的に酸化してフィールド酸化膜１１７を該表面に
形成し、その基板表面を複数のトランジスタ形成領域１
１３、１１９とＭＯＳ型キャパシタ形成領域１１５に分
離する。この場合にもマスクは用いられる。
を選択的に酸化してフィールド酸化膜１１７を該表面に
形成し、その基板表面を複数のトランジスタ形成領域１
１３、１１９とＭＯＳ型キャパシタ形成領域１１５に分
離する。この場合にもマスクは用いられる。
次に、同図（ｄ）に示すように、絶縁層１２１、１３
１、１３３、ゲート電極１２３、１３５、１３７を所定
のマスクプロセスによって被着、形成する。さらに、こ
のＮウエル領域１１３において基板表面から例えばイオ
ン注入法等によりマスクを使用して（他の領域１１５、
１１９を覆い）Ｐ型不純物を導入し、ソース領域１２
５、およびドレイン領域１２７を形成する。Ｐチャネル
型ＦＥＴ（電界効果型トランジスタ）１２９を該領域１
１３に形成するものである。
１、１３３、ゲート電極１２３、１３５、１３７を所定
のマスクプロセスによって被着、形成する。さらに、こ
のＮウエル領域１１３において基板表面から例えばイオ
ン注入法等によりマスクを使用して（他の領域１１５、
１１９を覆い）Ｐ型不純物を導入し、ソース領域１２
５、およびドレイン領域１２７を形成する。Ｐチャネル
型ＦＥＴ（電界効果型トランジスタ）１２９を該領域１
１３に形成するものである。
更に、同図（ｅ）に示すように、基板１１１の他の分離
領域（ＭＯＳキャパシタ形成領域１１５およびＮＦＥＴ
形成領域１１９）において、マスクを用いて（ＰＦＥＴ
１２９を覆って）所定の部分にＮ型の不純物を自己整合
的に高濃度に導入する。これにより、Ｐ型半導体基板１
１１上の所定の領域１１９および１１５に、それぞれＮ
チャネル型ＦＥＴ１３９およびＭＯＳ型容量１４１が形
成されるものである。
領域（ＭＯＳキャパシタ形成領域１１５およびＮＦＥＴ
形成領域１１９）において、マスクを用いて（ＰＦＥＴ
１２９を覆って）所定の部分にＮ型の不純物を自己整合
的に高濃度に導入する。これにより、Ｐ型半導体基板１
１１上の所定の領域１１９および１１５に、それぞれＮ
チャネル型ＦＥＴ１３９およびＭＯＳ型容量１４１が形
成されるものである。
以上の結果、当該半導体基板１１１上にはＰチャネル型
ＦＥＴ１２９、Ｎチャネル型ＦＥＴ１３９およびＭＯＳ
型キャパシタ１４１が形成されるものである。なお、上
記（ｄ）、（ｅ）に示す工程の順序は逆でもよい。
ＦＥＴ１２９、Ｎチャネル型ＦＥＴ１３９およびＭＯＳ
型キャパシタ１４１が形成されるものである。なお、上
記（ｄ）、（ｅ）に示す工程の順序は逆でもよい。
次に、第２図（ａ）〜（ｅ）は本発明の製造方法の第２
実施例を示すものである。
実施例を示すものである。
この実施例は、Ｎ型の半導体基板２１１にＣＭＯＳおよ
びＭＯＳ型キャパシタを形成したものである。
びＭＯＳ型キャパシタを形成したものである。
すなわち、第２図（ａ）において、Ｎ型の半導体基板２
１１を用意する。次に、同図（ｂ）に示すように、マス
クを用いて該基板２１１の２つの領域にイオン注入法に
よりＰ型の不純物を導入してＰウエル２１３、２１５を
形成する。
１１を用意する。次に、同図（ｂ）に示すように、マス
クを用いて該基板２１１の２つの領域にイオン注入法に
よりＰ型の不純物を導入してＰウエル２１３、２１５を
形成する。
次に、同図（ｃ）に示すように、フィールド酸化膜２１
７を該基板２１１の表面に形成して基板表面を領域２１
３、２１９、２１５に分離する。
７を該基板２１１の表面に形成して基板表面を領域２１
３、２１９、２１５に分離する。
次に、同図（ｄ）に示すように、絶縁層２２１、２３
１、２３３、ゲート電極２２３、２３５、２３７を被
着、形成する。さらに、このＰウエル領域２１３におい
て基板表面からイオン注入法によりＮ型不純物を導入し
てソース、ドレインを形成する。他の領域２１５、２１
９はマスクしている。Ｎチャネル型ＦＥＴ（電界効果型
トランジスタ）２２５を形成するものである。
１、２３３、ゲート電極２２３、２３５、２３７を被
着、形成する。さらに、このＰウエル領域２１３におい
て基板表面からイオン注入法によりＮ型不純物を導入し
てソース、ドレインを形成する。他の領域２１５、２１
９はマスクしている。Ｎチャネル型ＦＥＴ（電界効果型
トランジスタ）２２５を形成するものである。
更に、同図（ｅ）に示すように、基板２１１の他の分離
領域においても、Ｐ型の不純物を導入する。これによ
り、Ｎ画基板２１１上にＰチャネル型ＦＥＴ２２７およ
びＭＯＳ容量２２９が形成されるものである。
領域においても、Ｐ型の不純物を導入する。これによ
り、Ｎ画基板２１１上にＰチャネル型ＦＥＴ２２７およ
びＭＯＳ容量２２９が形成されるものである。
第３図は本発明の第３実施例に係る半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
すなわち、この実施例にあっては、上記第１実施例のＭ
ＯＳ型キャパシタ形成工程にあって、そのゲート電極３
０１の形成後、これに所定の開口３０３を形成するもの
である。開口形成後、この開口３０３を介してもＮウエ
ル３０５にイオン注入するものである。
ＯＳ型キャパシタ形成工程にあって、そのゲート電極３
０１の形成後、これに所定の開口３０３を形成するもの
である。開口形成後、この開口３０３を介してもＮウエ
ル３０５にイオン注入するものである。
この結果、１つの広いゲート電極３０１を形成した場
合、その所定の位置３０３のＮウエル３０５にＮ型不純
物を注入するものである。同図において、３０７はフィ
ールド酸化膜であり、３０９はアルミニウム配線、３１
１は絶縁層である。
合、その所定の位置３０３のＮウエル３０５にＮ型不純
物を注入するものである。同図において、３０７はフィ
ールド酸化膜であり、３０９はアルミニウム配線、３１
１は絶縁層である。
以上のようにこの実施例にあっては、大容量を有するＭ
ＯＳ型キャパシタを小部分に分割している。この結果、
キャリアが移動しやすくなって安定した容量が得られる
と共に内部抵抗を減少させることができる。
ＯＳ型キャパシタを小部分に分割している。この結果、
キャリアが移動しやすくなって安定した容量が得られる
と共に内部抵抗を減少させることができる。
〈効果〉 以上説明してきたように、本発明によれば、ウエル形成
用のデプレッションマスクとキャパシタの反転層防止用
のマスクとを兼用することができ、いずれかのデプレッ
ションマスクが不必要となるため、そのマスク代を安く
することができる。また、そのデプレッション工程が減
少するため、工程の減少による工程日数の削減が可能と
なっている。更に、デプレッション工程がなくなること
によってウエファ単価、チップコストの低減が図れる。
またこの構造の容量体により、基板の多数キャリアが、
蓄積される状態で使用する為容量値がＭＡＸの状態で使
用でき、その結果、交流信号を取り扱う回路にあっては
安定な容量値が得られる。
用のデプレッションマスクとキャパシタの反転層防止用
のマスクとを兼用することができ、いずれかのデプレッ
ションマスクが不必要となるため、そのマスク代を安く
することができる。また、そのデプレッション工程が減
少するため、工程の減少による工程日数の削減が可能と
なっている。更に、デプレッション工程がなくなること
によってウエファ単価、チップコストの低減が図れる。
またこの構造の容量体により、基板の多数キャリアが、
蓄積される状態で使用する為容量値がＭＡＸの状態で使
用でき、その結果、交流信号を取り扱う回路にあっては
安定な容量値が得られる。
第１図（ａ）〜（ｅ）は本発明の半導体装置の製造方法
の第１実施例に係る各工程を示すその断面図、第２図
（ａ）〜（ｅ）は本発明の半導体装置の製造方法の第２
実施例に係る各工程を示すその断面図、第３図は本発明
方法により形成した半導体装置の縦断面図、第４図
（ａ）〜（ｆ）は従来の半導体装置の製造方法に係る各
工程を示すその縦断面図、第５図はＭＯＳキャパシタの
Ｃ−Ｖ特性を示すグラフである。 １１１……Ｐ型半導体基板、 １１３、１１５……Ｎ型ウエル、 １２９……Ｐ型ＦＥＴ、 １３９……Ｎ型ＦＥＴ、 １４１……ＭＯＳ型キャパシタ。
の第１実施例に係る各工程を示すその断面図、第２図
（ａ）〜（ｅ）は本発明の半導体装置の製造方法の第２
実施例に係る各工程を示すその断面図、第３図は本発明
方法により形成した半導体装置の縦断面図、第４図
（ａ）〜（ｆ）は従来の半導体装置の製造方法に係る各
工程を示すその縦断面図、第５図はＭＯＳキャパシタの
Ｃ−Ｖ特性を示すグラフである。 １１１……Ｐ型半導体基板、 １１３、１１５……Ｎ型ウエル、 １２９……Ｐ型ＦＥＴ、 １３９……Ｎ型ＦＥＴ、 １４１……ＭＯＳ型キャパシタ。
Claims (1)
- 【請求項１】第１導電型の半導体基板の複数箇所に第２
導電型のウエルを形成する工程と、該第１導電型の半導
体基板に第２導電型の不純物を導入して第２導電型のチ
ャネルを有する電界効果型トランジスタを形成する一
方、上記第２導電型のウエルの一つに容量体を形成する
工程と、該第２導電型のウエルの内の残りのウエルの一
つに第１の導電型の不純物を導入して第１導電型のチャ
ネルを有する電界効果型トランジスタを形成する工程
と、を備えたことを特徴とするＣＭＯＳ半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182970A JPH0656878B2 (ja) | 1988-07-22 | 1988-07-22 | Ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182970A JPH0656878B2 (ja) | 1988-07-22 | 1988-07-22 | Ｃｍｏｓ半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7178988A Division JPH08102526A (ja) | 1995-07-14 | 1995-07-14 | Ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0232562A JPH0232562A (ja) | 1990-02-02 |
| JPH0656878B2 true JPH0656878B2 (ja) | 1994-07-27 |
Family
ID=16127503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182970A Expired - Lifetime JPH0656878B2 (ja) | 1988-07-22 | 1988-07-22 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656878B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1297011C (zh) * | 2002-05-23 | 2007-01-24 | 三菱电机株式会社 | 半导体装置及其制造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6621128B2 (en) * | 2001-02-28 | 2003-09-16 | United Microelectronics Corp. | Method of fabricating a MOS capacitor |
| WO2003104883A1 (ja) * | 2002-06-11 | 2003-12-18 | ソニー株式会社 | 半導体装置、反射型液晶表示装置および反射型液晶プロジェクタ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56129756U (ja) * | 1980-02-29 | 1981-10-02 | ||
| JPS61119072A (ja) * | 1984-11-15 | 1986-06-06 | Toshiba Corp | 半導体容量装置 |
| JPS62108566A (ja) * | 1985-11-06 | 1987-05-19 | Rohm Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-07-22 JP JP63182970A patent/JPH0656878B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1297011C (zh) * | 2002-05-23 | 2007-01-24 | 三菱电机株式会社 | 半导体装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0232562A (ja) | 1990-02-02 |
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