JPH0656997B2 - エラステイツクバツフア回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタルデータ通信系において、送受信デ
ータ間に速度差や位相差がある場合にこれらの速度差等
を吸収して送受信データを相互に結合するためのエラス
ティックバッファ回路に関する。

（従来の技術） 一般にエラスティックバッファ回路は、ディジタルデー
タを送受する各ステーションにおいて、速度差や位相差
がある送受信データを結合する際に情報ビットの重複ま
たは脱落が生じないように適当なビット数の情報を一次
的に記憶するために使用される。そしてこのエラスティ
ックバッファ回路としては、複数の記憶素子を並列に設
け、受信データの情報ビットを到来順に前記記憶素子に
対してサイクリックに書き込む一方、書き込みクロック
とは独立した読み出しクロックにて前記記憶素子から情
報ビットを読み出し、送信データとして送り出す形式の
ものが主として用いられている。

（発明が解決しようとする問題点） しかるに、従来のこの種のエラスティックバッファ回路
では、送受信データに対応する記憶素子への書き込みデ
ータおよび読み出しデータ相互間の位相差を検出する位
相比較器や、書き込みまたは読み出しのための制御回路
が必要であり、回路構成が複雑かつ高価になるという欠
点があった。

更に、このため従来のエラスティックバッファ回路は通
信系を構成するすべてのステーションのうち制御局のみ
に用いられることが多く、分散形の制御用ローカルネッ
トワーク等において多数のステーションに配置するには
不適当である等の問題があった。

本発明は上記の問題点を解決するべく提案されたもの
で、その目的とするところは、位相比較器等の複雑な回
路を不要として回路構成の簡略化を図り、しかも種々の
形態のディジタル伝送システムへの適用を可能にしたエ
ラスティックバッファ回路を提供することにある。

（問題点を解決するための手段） 上記目的を達成するため、本発明は、書き込みクロック
に同期させて入力データを遅延させてなる書き込みデー
タを、書き込みクロックに同期させてそのカウント値に
より選択された複数の記憶素子の何れかにビットの到来
順にそれぞれ一時的に書き込むと共に、読み出しクロッ
クのカウント値により選択された複数の記憶素子からビ
ットの到来順に読み出したデータを出力データとするエ
ラスティックバッファ回路において、入力データは、記
憶素子の容量に等しいビット数の約数の周期で入力デー
タのフレーム相互間に挿入されるタイムフィルと、フレ
ームの開始フラグとを有し、この開始フラグを検出して
その時点での書き込みクロックのカウント値をレジスタ
に待避させる開始フラグ検出回路と、開始フラグの検出
後一定の期間、記憶素子の出力をホールドするラッチ回
路と、このラッチ回路でのホールド時間の経過によりレ
ジスタ内の書き込みクロックのカウント値を読み出しク
ロックのカウント値としてロードするホールド時間カウ
ンタとを備えたことを特徴とする。

（作用） 本発明では、入力データにおけるフレーム内の開始フラ
グを検出することにより、それまでに各記憶素子に書き
込まれたタイムフィルのビットパターンにラッチ回路に
一定期間ホールドされる。このホールド時間の経過によ
り、開始フラグの検出時点での書き込みクロックのカウ
ント数が読み出しカウンタにロードされ、以後、読み出
しクロックによってカウントアップされる毎に、スルー
状態となったラッチ回路を介して各記憶素子から入力デ
ータのフレーム内の各ビットが到来順に読み出される。

すなわち、開始フラグの検出から始まる一連の動作によ
り、読み出しのビット位置を初期設定するものである。

（実施例） 以下、図に沿って本発明の一実施例を説明する。この実
施例はバッファ容量をｎビットで構成したものである。
まず第１図において、１は入力データ(受信データ)Ｄi
が加えられる遅延回路であり、この遅延回路１では後述
するｎ個のフリップフロップ２₁〜２_nに対する書き込み
データＤwを生成するために書き込みクロックＣＫwに同
期して入力データＤiが遅延される。そして、遅延回路
１の出力はｎ個のフリップフロップ２₁〜２₂，……，２
_nのＤ入力端子にそれぞれ加えられている。

一方、受信データから得た書き込みクロックＣＫwは書
き込みカウンタ３に入力され、書き込みカウンタ３のカ
ウント値出力はｎビットのデコーダ４に入力されてい
る。また、書き込みクロックＣＫwはフリップフロップ
２₁〜２_nの入力側に設けられたｎ個のアンドゲート５₁
〜５_nの各一方の入力端子にそれぞれ加えられ、これら
の各他方の入力端子にはデコーダ４の出力がそれぞれ加
えられている。そして、アンドゲート５₁〜５_nの各出力
端子は、フリップフロップ２₁〜２_nのクロック入力端子
にそれぞれ接続され、フリップフロップ２₁〜２_nのＱ出
力端子はラッチ回路６を介してデータセレクタ７の入力
側にそれぞれ接続されており、このデータセレクタ７か
ら出力データ（送信データ）Ｄoが出力されるようにな
っている。

更に、入力データＤiは開始フラグ検出回路８に入力さ
れており、この開始フラグ検出回路８からはラッチ信号
Ｓ₁およびホールド信号Ｓ₂が出力される。なお、ラッチ
信号Ｓ₁は書き込みカウンタ３の出力側に設けられたレ
ジスタ９に入力され、また、ホールド信号Ｓ₂はホール
ド時間カウンタ10およびラッチ回路６のイネーブル端子
ＥＮに入力されている。

ここで、ラッチ回路６は、そのイネーブル入力が「Ｌ」
(または「Ｈ」)の期間中はフリップフロップ２₁〜２_nから
の入力データををそのまま通過させるスルー状態、逆に
イネーブル入力が「Ｈ」(または「Ｈ」)の期間中は前記入力
データを保持するホールド状態となるものである。

ホールド時間カウンタ10の出力としてのロード信号Ｓ₃
は開始フラグ検出回路８および読み出しカウンタ11に加
えられ、この読み出しカウンタ11には前記書き込みクロ
ックＣＫwとは独立した読み出しクロックＣＫrとレジス
タ９の出力とが加えられていると共に、読み出しカウン
タ11の出力はデータセレクタ７に加えられている。

次に、この実施例の基本的な動作を説明する。なお、ラ
ッチ回路６は通常、スルー状態であるものとする。

まず、受信時の動作を説明すると、送信側ステーション
から送られた入力データＤiは、遅延回路１を介して書
き込みクロックＣＫwに同期した書き込みデータＤwとな
る。一方、書き込みカウンタ３は書き込みクロックＣＫ
wをカウントし、そのカウント値出力はデコーダ４によ
りデコードされて出力される。この出力は、ｎ個の出力
端子のうち何れかが「Ｈ」となるもので、かかる出力端子
に対応するアンドゲートを介してフリップフロップ２₁
〜２_nのうちの何れかが選択される。すなわち、選択さ
れたフリップフロップは、そのクロック入力端子へのア
ンドゲートの出力により、書き込みクロックＣＫwに同
期して書き込みデータＤwを書き込むこととなる。

また、書き込みカウンタ３は書き込みクロックＣＫwに
同期してカウントアップするため、書き込みデータＤw
はそのデータビットの到来順にフリップフロップ…，２
₁，２₂，…，２_n，２₁，…の順番でサイクリックに書き
込まれる。

次いで、送信時においては、読み出しカウンタ11が読み
出しクロックＣＫrをカウントしてそのカウント値出力
をデータセレクタ７に送出する。データセレクタ７では
前記カウント値出力に応じて入力端子を選択し、スルー
状態のラッチ回路６を介してフリップフロップ２₁〜２_n
のうちの何れかの出力を出力データＤoとして他のステ
ーションに送信する。読み出しカウンタ11は読み出しク
ロックＣＫrに同期してカウントアップするため、デー
タはフリップフロップ…，２₁，２₂，…，２_n，２₁，…
の順番で１ビットずつサイクリックに読み出されること
となる。

しかして、この実施例においては第２図に示すように入
力データＤiのフレーム相互間、すなわち有効なデータ
がない期間にこれを埋め合わせる信号(以下、「タイムフ
ィル」という)を送信側のステーションが送信するものと
する。このタイムフィルは、本発明にかかるバッファ回
路の容量(ビット数)ｎの約数に等しいビット数で周期を
もつビットパターンを有しており、例えばｎ＝８ビット
とするとタイムフィルの周期は１ビット，２ビット，４
ビット，８ビットの何れかであればよい。

タイムフィルの周期をこのように設定することにより、
入力データＤiのフレーム相互間において各フリップフ
ロップ２₁〜２_nに書き込まれるデータは、各フリップフ
ロップ２₁〜２_nについてそれぞれ一定したものとなる。
つまり、先の例で言えばタイムフィルの周期が８ビット
の約数である限り、例えばフリップフロップ２₁の出力
は常に「Ｈ」または「Ｌ」で一定であり、以下フリップフロ
ップ２₂〜２_nについても同様となる。従って、書き込み
カウンタ３と読み出しカウンタ11のカウント値が互いに
一致せず無関係であっても、入力データＤi中のタイム
フィルのビットパターンが正確に読み出された出力デー
タＤoを得ることができる。

このようにしてタイムフィルが読み出された後、データ
ビットに先立ってフレームの開始を示すｍビット長の特
定のビットパターン(以下、開始フラグという)が、第２
図の時刻ｔ₁において開始フラグ検出回路８により検出
される。これにより、開始フラグ検出回路８からラッチ
信号Ｓ₁が出力され、レジスタ９ではこのラッチ信号Ｓ₁
を受けてその時点での書き込みカウンタ３のカウント値
ｋを取り込む。

一方、フリップフロップ２₁〜２_nへの書き込みデータＤ
wは、遅延回路１を介して入力データＤiをｍビット遅延
させたものであるとすると、時刻ｔ₁においては、フリ
ップフロップ２₁〜２_nのうちｋ番目のフリップフロップ
に図示する如く開始フラグの先頭ビットＦ₁が書き込ま
れる。

また、開始フラグ検出回路８はラッチ信号Ｓ₁を出力す
ると同時にホールド信号Ｓ₂を出力し、このホールド信
号Ｓ₂はラッチ回路６のイネーブル端子ＥＮに入力され
る。これによってラッチ回路６はホールド状態となり、
開始フラグ検出以前にの各フリップフロップ２₁〜２_nの
出力、すなわちタイムフィルのビットパターンが保持さ
れることになる。よって、この時点では読み出しカウン
タ11のカウント値は書き込みカウンタ３のカウント値を
無関係であるが、タイムフィルのビットパターンはその
まま継続して読み出され、かつ出力される。

ホールド時間カウンタ10はホールド信号Ｓ₂がアクティ
ブ(ホールド)状態である時間をカウントするものであ
り、いま、書き込みクロックＣＫwと読み出しクロック
ＣＫrとの速度の大小関係が不定であるという仮定のも
とで、ホールド時間カウンタ10においてホールド信号Ｓ
₂が非アクティブ状態となるまでのカウント値が(ｎ／
２)−１であり、かつこの時(第２図の時刻ｔ₁′)にロー
ド信号Ｓ₃を読み出しカウンタ11に出力するものとす
る。このロード信号Ｓ₃により、レジスタ９に待避され
ていた書き込みカウンタ３の時刻ｔ₁におけるカウント
値が、第２図の時刻ｔ₂′において読み出しカウンタ11
にセットされる。

ここで、ロード信号Ｓ₃は開始フラグ検出回路８にも加
えられており、開始フラグ検出回路８はこのロード信号
Ｓ₃によりリセット状態となって時刻ｔ₂′以後、ホール
ド信号Ｓ₃が非アクティブ状態となる。従って、ラッチ
回路６はそれまでのホールド状態からスルー状態へと切
り換わり、時刻ｔ₂′ではｋ番号のフリップフロップか
ら開始フラグの先頭ビットＦ₁が読み出される。

以後、読み出しカウンタ11のカウントアップにより、
(ｋ＋１)番目から順にフリップフロップ…，２_n，２₁，
２₂，……とサイクリックに入力データＤiが読み出され
るため、出力データＤoはこの入力データＤiと同じビッ
トパターンとなる。この状態は書き込みクロックＣＫw
と読み出しクロックＣＫrとの速度差により書き込みカ
ウンタ３のカウント値と読み出しカウンタ11のカウント
値とが一致するまで継続する。従って、この期間内に最
大長のフレームの読み出しを完了できるような必要最小
限のバッファ容量ｎを選定すれば、必要最小限のハード
ウェアにて本発明にかかるエラスティックバッファ回路
を構成することができる。

なお、前述したように書き込みクロックＣＫwおよび読
み出しクロックＣＫrの速度の大小関係が不定の場合に
は、読み出しの開始時点(第２図の時刻ｔ₂′)における
書き込みカウンタ３に対する読み出しカウンタ11の遅れ
をｎ／２ビットとした時にバッファ容量ｎを最小にする
ことができる。また、書き込みクロックＣＫwの速度が
読み出しクロックＣＫrの速度よりも速い場合には上記
の読み出しカウンタ11の遅れを小さくし、逆に読み出し
クロックＣＫrの速度が書き込みクロックＣＫwの速度よ
りも速い場合には読み出しカウンタ11の遅れを大きくす
ればバッファ容量ｎを最小にすることができる。

この読み出しカウンタ11の遅れは、ホールド時間カウン
タ13におけるカウント数の設定により任意に変更するこ
とができる。

次いで、この実施例をトークン(送信権)方式のリング状
データウェイに適用した場合について、第３図を参照し
つつ説明する。図において、100，200，………，900は
伝送路20を介してデータを送受信するステーションであ
り、これらの各ステーション100，200，………，900は
すべて同一の構成となっている。このため、便宜的にス
テーション100についてその構成を説明すると、101はリ
タイミングや復号化を行なう受信回路、102は本発明に
かかるエラスティックバッファ回路、103はエラスティ
ックバッファ回路102の読み出しクロックＣＫr、換言す
れば後述する送信回路105の送信クロックを供給するマ
スタクロック発振器、104はエラスティックバッファ回
路102の出力データと内部送信データとの何れかを選択
する選択回路、105は符号化等を送なう送信回路、ＣＫ
w，Ｄi，Ｄoは、それぞれ前記したようにエラスティッ
クバッファ回路102に対する書き込みクロック，入力デ
ータ，出力データ、Ｄo′は内部送信データ、Ｄo″は選
択回路104にて選択される送信データ(すなわち出力デー
タＤoまたは内部送信データＤo′)を示している。

ここで、選択回路104はステーション100の内部のマイク
ロプロセッサ(図示せず)等により送信データＤo″の選
択制御を行なうものとする。

なお、他のステーション200，900において、202，902は
それぞれ本発明にかかるエラスティックバッファ回路を
示す。

いま、ステーション100のみが送信権を有していて選択
回路104により内部送信データＤo′が選択され、他のす
べてのステーション200，………，900ではエラスティッ
クバッファ回路202，………，902からの出力を選択して
送信データＤo″として出力するものとすると、ステー
ション100における内部送信データＤo′は送信データＤ
o″としてステーション200，………，900の順でデータ
ウェイを一巡する。この際、各ステーション200，……
…，900のエラスティックバッファ回路202，………，90
2における前述の動作により、受信データと送信データ
との間の速度差および位相差を除去することができる。
従って、データビットの重複や脱落のない高信頼性のデ
ータウェイを構築でき、また伝送路の距離を一層延長す
ることができる。

（発明の効果） 以上のように本発明によれば、入力データにおける開始
フラグを検出し、それから一定の期間はそれまでに送ら
れたタイムフィルをホールドしてその後に開始フラグ以
後のデータを読み出すものであり、開始フラグの検出に
よって読み出しビット位置の初期設定を行なうようにし
たため、従来のように書き込みデータと読み出しデータ
との位相比較器等を用いることなく、開始フラグ検出回
路やホールド時間カウンタ等の簡単な構成によってエラ
スティックバッファ回路を実現することができる。従っ
て、コストの低減を図ることができ、分散形ネットワー
ク等における各ステーションへの配置も可能となる。

加えて、パルススタッフィング方式のような入出力デー
タに対する制御を行なわないため、多くの種類のディジ
タル伝送システムに適用できる等の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
動作を示すタイミングチャート、第３図は第１図の実施
例の応用例を示すデータウェイの構成図である。 １……遅延回路、２₁〜２_n……フリップフロップ ３……書き込みカウンタ、４……デコーダ ５₁〜５_n……アンドゲート、６……ラッチ回路 ７……データセレクタ、８……開始フラグ検出回路 ９……レジスタ、10……ホールド時間カウンタ 11……読み出しカウンタ ＣＫw……書き込みクロック ＣＫr……読み出しクロック Ｄi……入力データ、Ｄo……出力データ Ｄw……書き込みデータ、Ｓ₁……ラッチ信号 Ｓ₂……ホールド信号、Ｓ₃……ロード信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】書き込みクロックに同期させて入力データ
   を遅延させてなる書き込みデータを、前記書き込みクロ
   ックに同期させてそのカウント値により選択された複数
   の記憶素子の何れかにビットの到来順にそれぞれ一時的
   に書き込むと共に、読み出しクロックのカウント値によ
   り選択された前記複数の記憶素子から前記ビットの到来
   順に読み出したデータを出力データとするエラスティッ
   クバッファ回路において、 前記入力データは、前記記憶素子の容量に等しいビット
   数の約数の周期で前記入力データのフレーム相互間に挿
   入されるタイムフィルと、フレームの開始フラグとを有
   し、この開始フラグを検出してその時点での前記書き込
   みクロックのカウント値をレジスタに待避させる開始フ
   ラグ検出回路と、前記開始フラグの検出後一定の期間、
   前記記憶素子の出力をホールドするラッチ回路と、この
   ラッチ回路でのホールド時間の経過により前記レジスタ
   内の前記書き込みクロックのカウント値を読み出しクロ
   ックのカウント値としてロードするホールド時間カウン
   タとを備えたことを特徴とするエラスティックバッファ
   回路。