JPH0657059B2 - 画像表示装置 - Google Patents
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- JPH0657059B2 JPH0657059B2 JP60075570A JP7557085A JPH0657059B2 JP H0657059 B2 JPH0657059 B2 JP H0657059B2 JP 60075570 A JP60075570 A JP 60075570A JP 7557085 A JP7557085 A JP 7557085A JP H0657059 B2 JPH0657059 B2 JP H0657059B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は液晶表示パネルを用いた液晶テレビジョン受像
機における画像表示装置に関する。
機における画像表示装置に関する。
近年、CRTに代って液晶表示パネルを用いた携帯用の液
晶テレビジョン受像機が実用化されている。現在、日本
のテレビジョン放送ではNTSC方式が使用されているが、
このNTSC方式において、垂直の走査周期を１フィールド
とすると、そのフィルードの水平走査線数は262.5本に
なる。これに対して例えば120×160画素の液晶表示パネ
ルを用いた場合、走査側電極は120本であり、ビデオ信
号の１フィールド間の有効走査線数の約1/2になり、２
走査期間毎に走査側電極１本を表示駆動する。従って、
上記液晶表示パネルを用いた液晶テレビジョン受像機で
は、１バックプレート期間はビデオ信号における２水平
走査期間にあたるが、従来ではその間に１水平走査期間
分のビデオ信号のみのデータをサンプリングし、そのデ
ータにより１バックプレート期間の表示を行なうように
している。このように従来の液晶テレビジョン受像機で
は、通常のテレビジョン受像機の半分程度のビデオ信号
しか取入れていない。このため、たまたま採用した水平
走査期間のビデオ信号にノイズが含まれていても、その
まま１バックプレートの期間に亘って表示されてしま
う。さらに、前後に隣り合った一連のビデオ信号がかな
り異なったものである場合でも、そのうちの一方しか採
用されないので、表示品質が悪くなる。また、従来の液
晶テレビジョン受像機では、信号電極側のシフトレジス
タ及び駆動回路がｎビット構成である場合、ｎビットの
ビデオ信号を受入れ、２ｎ階調の表示を行なっている。
このためビット数ｎが少ない場合においては、階調数が
少なくなり、きめこまかい中間色を充分に表わすことが
できない。階調数を多くするには、上記ビット数ｎを増
加しなければならず、回路構成が複雑化するという問題
がある。
晶テレビジョン受像機が実用化されている。現在、日本
のテレビジョン放送ではNTSC方式が使用されているが、
このNTSC方式において、垂直の走査周期を１フィールド
とすると、そのフィルードの水平走査線数は262.5本に
なる。これに対して例えば120×160画素の液晶表示パネ
ルを用いた場合、走査側電極は120本であり、ビデオ信
号の１フィールド間の有効走査線数の約1/2になり、２
走査期間毎に走査側電極１本を表示駆動する。従って、
上記液晶表示パネルを用いた液晶テレビジョン受像機で
は、１バックプレート期間はビデオ信号における２水平
走査期間にあたるが、従来ではその間に１水平走査期間
分のビデオ信号のみのデータをサンプリングし、そのデ
ータにより１バックプレート期間の表示を行なうように
している。このように従来の液晶テレビジョン受像機で
は、通常のテレビジョン受像機の半分程度のビデオ信号
しか取入れていない。このため、たまたま採用した水平
走査期間のビデオ信号にノイズが含まれていても、その
まま１バックプレートの期間に亘って表示されてしま
う。さらに、前後に隣り合った一連のビデオ信号がかな
り異なったものである場合でも、そのうちの一方しか採
用されないので、表示品質が悪くなる。また、従来の液
晶テレビジョン受像機では、信号電極側のシフトレジス
タ及び駆動回路がｎビット構成である場合、ｎビットの
ビデオ信号を受入れ、２ｎ階調の表示を行なっている。
このためビット数ｎが少ない場合においては、階調数が
少なくなり、きめこまかい中間色を充分に表わすことが
できない。階調数を多くするには、上記ビット数ｎを増
加しなければならず、回路構成が複雑化するという問題
がある。
［発明の目的］ 本発明は上記の点に鑑みてなされたもので、回路構成が
複雑化することなく階調数を増加でき、また、階調数を
増加させない場合には駆動回路を簡易化し得る画像表示
装置を提供することを目的とする。
複雑化することなく階調数を増加でき、また、階調数を
増加させない場合には駆動回路を簡易化し得る画像表示
装置を提供することを目的とする。
［発明の要点］ 本発明は、走査側電極とセグメント電極がマトリクス状
に配列され、ビデオ信号をＡ／Ｄ変換して階調信号を作
成し表示する画像表示装置において、上記走査側電極
を、上記映像の１走査期間よりも長い走査期間を持って
互いに重ならないように順次走査する走査手段と、上記
走査側電極の各バックプレート期間を少なくとも第１の
期間と第２の期間に分割するとともに、１バックプレー
ト期間を上記第１の期間と第２の期間とで信号レベルの
異なるデータ制御信号を作成する手段と、ビデオ信号を
サンプリングし上記データ制御信号に応じて上記１バッ
クプレート期間の第１の期間と第２の期間とを組にして
階調を表現する所定ビット数のデジタルデータに変換す
るとともに、上記第１の期間中は上記ビデオ信号の１走
査線分のデジタルデータを出力し、上記第２の期間中は
上記ビデオ信号の他の１走査線分のデジタルデータを出
力するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段から出力
されるデジタルデータにより階調信号を作成する手段
と、この手段により作成した階調信号に従って液晶表示
部を表示駆動することにより、信号電極側の駆動回路系
の構成ビット数より１ビット分多い場合と同等の階調表
示を行なうようにしたものである。
に配列され、ビデオ信号をＡ／Ｄ変換して階調信号を作
成し表示する画像表示装置において、上記走査側電極
を、上記映像の１走査期間よりも長い走査期間を持って
互いに重ならないように順次走査する走査手段と、上記
走査側電極の各バックプレート期間を少なくとも第１の
期間と第２の期間に分割するとともに、１バックプレー
ト期間を上記第１の期間と第２の期間とで信号レベルの
異なるデータ制御信号を作成する手段と、ビデオ信号を
サンプリングし上記データ制御信号に応じて上記１バッ
クプレート期間の第１の期間と第２の期間とを組にして
階調を表現する所定ビット数のデジタルデータに変換す
るとともに、上記第１の期間中は上記ビデオ信号の１走
査線分のデジタルデータを出力し、上記第２の期間中は
上記ビデオ信号の他の１走査線分のデジタルデータを出
力するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段から出力
されるデジタルデータにより階調信号を作成する手段
と、この手段により作成した階調信号に従って液晶表示
部を表示駆動することにより、信号電極側の駆動回路系
の構成ビット数より１ビット分多い場合と同等の階調表
示を行なうようにしたものである。
［発明の第１実施例］ 以下図面を参照して本発明の第１実施例を説明する。第
１図は、120×160画素の液晶テレビジョン受像機に実施
した場合の例を示したものである。同図において、１は
同期分離回路で、前段の映像増幅回路（図示せず）より
送られてくるビデオ信号から水平同期信号及び垂直同期
信号を分離し、同期制御回路２へ出力する。また、３は
上記映像増幅回路から送られてくるビデオ信号をデジタ
ル信号に変換するＡ／Ｄ変換回路である。上記同期制御
回路２は、同期分離回路１において分離された同期信号
に従って第４図に示す各種タイミング信号を発生し、セ
グメント側シフトレジスタ５，ラッチ回路６，階調信号
作成回路７，セグメント側アナログマルチプレクサ８，
コモン側シフトレジスタ９，コモン側アナログマルチプ
レクサ１０に供給する。また、上記同期制御回路２は、
データ制御信号（デジタル信号）Ｅを発生し、Ａ／Ｄ変
換回路３に与える。このＡ／Ｄ変換回路３は、詳細を後
述するが、映像増幅回路から送られてくるビデオ信号を
同期制御回路２からのデータ制御信号Ｅにより３ビット
の信号Ｄ１〜Ｄ３に変換し、上記セグメント側シフトレ
ジスタ５へ入力する。このシフトレジスタ５は、３ビッ
ト×160段の構成で、Ａ／Ｄ変換回路３から出力される
３ビットのデータＤ１〜Ｄ３を同期制御回路２からのチ
ップイネーブル信号CE及びクロックパルス１に同期し
て読込み、ラッチ回路６へ出力する。このラッチ回路６
は、３ビット×160段構成で、同期制御回路２からのラ
ッチパルスnyに同期して入力データを読込み、階調信
号作成回路７へ出力する。この階調信号作成回路７は、
同期制御回路２からのクロックパルス１及びタイミン
グ信号ｃに同期して動作し、ラッチ回路６のラッチデ
ータに応じて階調信号を作成し、セグメント側アナログ
マルチプレクサ８へ出力する。また、このマルチプレク
サ８には、液晶駆動電圧発生回路１１から駆動電圧
Ｖ０，Ｖ２，Ｖ３，Ｖ５が供給されると共に、同期制御
回路２からフレーム信号φｆが供給される。上記マルチ
プレクサ８は、上記階調信号及びフレーム信号φｆに応
じて液晶駆動電圧を発生し、120×160画素の液晶表示パ
ネル１２のセグメント電極を表示駆動する。また一方、
上記コモン側シフトレジスタ９は、１ビット×120段構
成で、同期制御回路２から与えられる信号ｘをタイミ
ング信号nxにより読込んで順次シフトする。そして、
このコモン側シフトレジスタ９の出力は、コモン側マル
チプレクサ１０へ送られる。また、このマルチプレクサ
１０には、上記液晶駆動電圧発生回路１１から液晶駆動
電圧Ｖ０，Ｖ１，Ｖ４，Ｖ５が供給される。上記液晶駆
動電圧発生回路１１は、Ｖ０〜Ｖ５の液晶駆動電圧を発
生し、上記したように駆動電圧Ｖ０，Ｖ２，Ｖ３，Ｖ５
をマルチプレクサ８に供給し、駆動電圧Ｖ０，Ｖ１，Ｖ
４，Ｖ５をマルチプレクサ１０に供給する。このマルチ
プレクサ１０は、シフトレジスタ９からのデータに応じ
て液晶表示パネル１２のコモン電極を駆動する。
１図は、120×160画素の液晶テレビジョン受像機に実施
した場合の例を示したものである。同図において、１は
同期分離回路で、前段の映像増幅回路（図示せず）より
送られてくるビデオ信号から水平同期信号及び垂直同期
信号を分離し、同期制御回路２へ出力する。また、３は
上記映像増幅回路から送られてくるビデオ信号をデジタ
ル信号に変換するＡ／Ｄ変換回路である。上記同期制御
回路２は、同期分離回路１において分離された同期信号
に従って第４図に示す各種タイミング信号を発生し、セ
グメント側シフトレジスタ５，ラッチ回路６，階調信号
作成回路７，セグメント側アナログマルチプレクサ８，
コモン側シフトレジスタ９，コモン側アナログマルチプ
レクサ１０に供給する。また、上記同期制御回路２は、
データ制御信号（デジタル信号）Ｅを発生し、Ａ／Ｄ変
換回路３に与える。このＡ／Ｄ変換回路３は、詳細を後
述するが、映像増幅回路から送られてくるビデオ信号を
同期制御回路２からのデータ制御信号Ｅにより３ビット
の信号Ｄ１〜Ｄ３に変換し、上記セグメント側シフトレ
ジスタ５へ入力する。このシフトレジスタ５は、３ビッ
ト×160段の構成で、Ａ／Ｄ変換回路３から出力される
３ビットのデータＤ１〜Ｄ３を同期制御回路２からのチ
ップイネーブル信号CE及びクロックパルス１に同期し
て読込み、ラッチ回路６へ出力する。このラッチ回路６
は、３ビット×160段構成で、同期制御回路２からのラ
ッチパルスnyに同期して入力データを読込み、階調信
号作成回路７へ出力する。この階調信号作成回路７は、
同期制御回路２からのクロックパルス１及びタイミン
グ信号ｃに同期して動作し、ラッチ回路６のラッチデ
ータに応じて階調信号を作成し、セグメント側アナログ
マルチプレクサ８へ出力する。また、このマルチプレク
サ８には、液晶駆動電圧発生回路１１から駆動電圧
Ｖ０，Ｖ２，Ｖ３，Ｖ５が供給されると共に、同期制御
回路２からフレーム信号φｆが供給される。上記マルチ
プレクサ８は、上記階調信号及びフレーム信号φｆに応
じて液晶駆動電圧を発生し、120×160画素の液晶表示パ
ネル１２のセグメント電極を表示駆動する。また一方、
上記コモン側シフトレジスタ９は、１ビット×120段構
成で、同期制御回路２から与えられる信号ｘをタイミ
ング信号nxにより読込んで順次シフトする。そして、
このコモン側シフトレジスタ９の出力は、コモン側マル
チプレクサ１０へ送られる。また、このマルチプレクサ
１０には、上記液晶駆動電圧発生回路１１から液晶駆動
電圧Ｖ０，Ｖ１，Ｖ４，Ｖ５が供給される。上記液晶駆
動電圧発生回路１１は、Ｖ０〜Ｖ５の液晶駆動電圧を発
生し、上記したように駆動電圧Ｖ０，Ｖ２，Ｖ３，Ｖ５
をマルチプレクサ８に供給し、駆動電圧Ｖ０，Ｖ１，Ｖ
４，Ｖ５をマルチプレクサ１０に供給する。このマルチ
プレクサ１０は、シフトレジスタ９からのデータに応じ
て液晶表示パネル１２のコモン電極を駆動する。
次に上記Ａ／Ｄ変換回路３の詳細について第２図より説
明する。第２図において、ｒ１〜ｒ１６は分圧回路２０
における値の等しい抵抗で、直列に接続されている。上
記抵抗ｒ１〜ｒ１５の直列回路に対してはその両端に基
準電源２１がゲート回路２２ａ，２２ｂを介して与えら
れ、抵抗ｒ１〜ｒ１６の直列回路にはその両端に基準電
源２１がゲート回路２３ａ，２３ｂを介して与えられ
る。上記ゲート回路２２ａ，２２ｂは、上記同期制御回
路２からのデータ制御信号Ｅによりゲート制御され、ゲ
ート回路２３ａ，２３ｂは上記データ制御信号Ｅの反転
信号によりゲート制御される。そして、上記抵抗ｒ１
〜ｒ１６の各接続点は、コンパレータ２４ａ〜２４ｏの
−端子に入力される。また、上記コンパレータ２４ａ〜
２４ｏの＋端子には映像増幅回路からのビデオ信号ｈが
入力される。上記コンパレータ２４ａ〜２４ｏは、基準
電源２１の出力電圧を抵抗ｒ１〜ｒ１６により分圧して
得た電圧と上記映像信号ｈとを比較し、その比較結果を
デコーダ２５へ出力する。このデコーダ２５は、コンパ
レータ２４ａ〜２４ｏの出力をデコードし、３ビットの
データＤ１，Ｄ２，Ｄ３に変換してセグメント側シフト
レジスタ５へ出力する。しかして、上記データ制御信号
Ｅは、第４図に示すようにタイミング信号nyに同期し
て“１”と“０”が交互に反転動作する信号であり、こ
の信号ＥによってＡ／Ｄ変換回路３の出力データＤ１〜
Ｄ３を２種の値に変化させている。すなわち、Ａ／Ｄ変
換回路３は、第３図に示すようにデータ制御信号Ｅが
“１”あるいは“０”に変化することによって分圧回路
２０の抵抗ｒ１〜ｒ１５あるいはｒ２〜ｒ１６の直列回
路を選択し、これによりコンパレータ２４ａ〜２４ｏの
バイアス電圧を変化させて、値の異なる２種データＤ１
〜Ｄ３を出力するようにしている。
明する。第２図において、ｒ１〜ｒ１６は分圧回路２０
における値の等しい抵抗で、直列に接続されている。上
記抵抗ｒ１〜ｒ１５の直列回路に対してはその両端に基
準電源２１がゲート回路２２ａ，２２ｂを介して与えら
れ、抵抗ｒ１〜ｒ１６の直列回路にはその両端に基準電
源２１がゲート回路２３ａ，２３ｂを介して与えられ
る。上記ゲート回路２２ａ，２２ｂは、上記同期制御回
路２からのデータ制御信号Ｅによりゲート制御され、ゲ
ート回路２３ａ，２３ｂは上記データ制御信号Ｅの反転
信号によりゲート制御される。そして、上記抵抗ｒ１
〜ｒ１６の各接続点は、コンパレータ２４ａ〜２４ｏの
−端子に入力される。また、上記コンパレータ２４ａ〜
２４ｏの＋端子には映像増幅回路からのビデオ信号ｈが
入力される。上記コンパレータ２４ａ〜２４ｏは、基準
電源２１の出力電圧を抵抗ｒ１〜ｒ１６により分圧して
得た電圧と上記映像信号ｈとを比較し、その比較結果を
デコーダ２５へ出力する。このデコーダ２５は、コンパ
レータ２４ａ〜２４ｏの出力をデコードし、３ビットの
データＤ１，Ｄ２，Ｄ３に変換してセグメント側シフト
レジスタ５へ出力する。しかして、上記データ制御信号
Ｅは、第４図に示すようにタイミング信号nyに同期し
て“１”と“０”が交互に反転動作する信号であり、こ
の信号ＥによってＡ／Ｄ変換回路３の出力データＤ１〜
Ｄ３を２種の値に変化させている。すなわち、Ａ／Ｄ変
換回路３は、第３図に示すようにデータ制御信号Ｅが
“１”あるいは“０”に変化することによって分圧回路
２０の抵抗ｒ１〜ｒ１５あるいはｒ２〜ｒ１６の直列回
路を選択し、これによりコンパレータ２４ａ〜２４ｏの
バイアス電圧を変化させて、値の異なる２種データＤ１
〜Ｄ３を出力するようにしている。
次に上記実施例の動作を説明する。同期制御回路２から
コモン側シフトレジスタ９に送られる信号ｘは、垂直
同期信号に同期して第４図に示すように１バックプレー
トの期間出力される。この信号ｘは、同期制御回路２
から１バックプレート期間毎に出力されるクロックnx
によりコモン側シフトレジスタ９に読込まれると共に、
シフトレジスタ９内を順次シフトされる。従って、シフ
トレジスタ９からは、第４図に示すように１バックプレ
ートの時間幅Ｆを持つ信号Ｘ１、Ｘ２、…が順次出力さ
れ、コモン側アナログマルチプレクサ１０へ送られる。
このマルチプレクサ１０は、シフトレジスタ９からの信
号に応じて液晶駆動信号Ｖ０、Ｖ１、Ｖ４、Ｖ５を液晶
表示パネル１２に供給してコモン電極を駆動する。すな
わち、上記信号Ｘ１は１バックプレート期間ａ１、信号
Ｘ２は次の１バックプレート期間ａ２、…と、各々のコ
モン電極を順次選択する。また、上記マルチプレクサ１
０は、フレーム信号φｆに同期して液晶駆動信号を反転
させる。
コモン側シフトレジスタ９に送られる信号ｘは、垂直
同期信号に同期して第４図に示すように１バックプレー
トの期間出力される。この信号ｘは、同期制御回路２
から１バックプレート期間毎に出力されるクロックnx
によりコモン側シフトレジスタ９に読込まれると共に、
シフトレジスタ９内を順次シフトされる。従って、シフ
トレジスタ９からは、第４図に示すように１バックプレ
ートの時間幅Ｆを持つ信号Ｘ１、Ｘ２、…が順次出力さ
れ、コモン側アナログマルチプレクサ１０へ送られる。
このマルチプレクサ１０は、シフトレジスタ９からの信
号に応じて液晶駆動信号Ｖ０、Ｖ１、Ｖ４、Ｖ５を液晶
表示パネル１２に供給してコモン電極を駆動する。すな
わち、上記信号Ｘ１は１バックプレート期間ａ１、信号
Ｘ２は次の１バックプレート期間ａ２、…と、各々のコ
モン電極を順次選択する。また、上記マルチプレクサ１
０は、フレーム信号φｆに同期して液晶駆動信号を反転
させる。
一方、映像増幅回路から送られてくるビデオ信号は、Ａ
／Ｄ変換回路３により第４図に示すように各水平走査期
間ｄ１、ｄ２、…においてサンプリングされ、３ビット
のデジタル信号Ｄ１〜Ｄ３に変換される。このＡ／Ｄ変
換回路３は、第３図に示すようにデータ制御信号Ｅが
「Ｅ＝０」の場合と、「Ｅ＝１」の場合とで異なったデ
ータＤ１〜Ｄ３を出力する。上記データ制御信号Ｅは、
第４図に示すようにラッチパルスnyに同期して信号レ
ベルが反転する。従って、上記データ制御信号Ｅは、例
えば１バックプレート期間の前半ｂが“０”、後半ｃが
“１”に変化する。そして、上記Ａ／Ｄ変換回路３から
出力されるデータＤ１〜Ｄ３は、セグメント側シフトレ
ジスタ５へ送られる。このシフトレジスタ５は、同期制
御回路２からチップイネーブル信号CEが与えられた場合
に、クロック１に同期してＡ／Ｄ変換回路３からのデ
ータＤ１〜Ｄ３を読込む。そして、このシフトレジスタ
５の全桁にデータが読込まれると、同期制御回路２から
ラッチパルスnyが出力され、シフトレジスタ５の保持
データがラッチ回路６にラッチされて階調信号作成回路
７に送られる。この階調信号作成回路７は、ラッチ回路
６からのデータに応じてクロックｃをカウントして階
調信号を作成し、マルチプレクサ８に出力する。このマ
ルチプレクサ８は、階調信号作成回路７からの階調信号
に応じて液晶駆動信号Ｖ０、Ｖ２、Ｖ３、Ｖ５を液晶表
示パネル１２へ供給し、セグメント電極を表示駆動す
る。この場合、マルチプレクサ８は、フレーム信号φｆ
に同期して液晶駆動信号Ｖ０，Ｖ２，Ｖ３，Ｖ５を反転
し、液晶表示パネル１２をダイナミック駆動している。
上記のようにして、Ａ／Ｄ変換回路３から出力されるデ
ータに応じて階調信号が作成され、液晶表示パネル１２
が駆動されるが、Ａ／Ｄ変換回路３はデータ制御信号Ｅ
に応じて異なった動作をする。従って、１バックプレー
ト期間の前半と後半とで全く同じビデオ信号が与えられ
たとしても、Ａ／Ｄ変換回路３からは１バックプレート
期間の前半と後半とでは第３図に示すように異なったデ
ータを出力する。すなわち、上記Ａ／Ｄ変換回路３にお
いては、データ制御信号Ｅにより水平の１走査期間毎に
その出力レベルが切換えられる。すなわち、Ａ／Ｄ変換
回路３は、データ制御信号Ｅが“０”レベルの時はゲー
ト回路２３ａ，２３ｂのゲートが開き、基準電源２１の
出力電圧が分圧回路２０の抵抗ｒ２〜ｒ１６により分圧
され、比較基準電圧としてコンパレータ２４ａ〜２４ｂ
に入力される。上記のようにゲート回路２３ａ，２３ｂ
のゲートが開いた時は、基準電源２１のローレベル側電
圧RLが直接コンパレータ２４ｏに与えられ、ハイレベル
側の電圧RHが抵抗ｒ１６を介してコンパレータ２４ａに
与えられるので、コンパレータ２４ａ〜２４ｏに対する
比較基準電圧はローレベル側に切換えられる。また、デ
ータ制御信号Ｅが“１”レベルの時はゲート回路２２
ａ，２２ｂのゲートが開き、基準電源２１の出力電圧が
分圧回路２０の抵抗ｒ１〜ｒ１５により分圧され、比較
基準電圧としてコンパレータ２４ａ〜２４ｂに入力され
る。上記のようにゲート回路２２ａ，２２ｂのゲートが
開いた時は、基準電源２１のローレベル側電圧RLが抵抗
ｒ１を介してコンパレータ２４ｏに与えられ、ハイレベ
ル側の電圧RHが直接コンパレータ２４ａに与えられるの
で、コンパレータ２４ａ〜２４ｏに対する比較基準電圧
はハイレベル側に切換えられる。そして、上記コンパレ
ータ２４ａ〜２４ｏから出力されるビデオ信号と基準電
圧との比較結果がデコーダ２５に送られてデコードさ
れ、Ｄ１〜Ｄ３として出力される。すなわち、データ制
御信号Ｅの信号レベルに応じてコンパレータ２４ａ〜２
４ｂの比較基準電圧が切換えられるので、デコーダ２５
からは第３図に示すようにデータ制御信号Ｅが“０”の
時と“１”の時とで異なったデータＤ１〜Ｄ３を出力す
る。
／Ｄ変換回路３により第４図に示すように各水平走査期
間ｄ１、ｄ２、…においてサンプリングされ、３ビット
のデジタル信号Ｄ１〜Ｄ３に変換される。このＡ／Ｄ変
換回路３は、第３図に示すようにデータ制御信号Ｅが
「Ｅ＝０」の場合と、「Ｅ＝１」の場合とで異なったデ
ータＤ１〜Ｄ３を出力する。上記データ制御信号Ｅは、
第４図に示すようにラッチパルスnyに同期して信号レ
ベルが反転する。従って、上記データ制御信号Ｅは、例
えば１バックプレート期間の前半ｂが“０”、後半ｃが
“１”に変化する。そして、上記Ａ／Ｄ変換回路３から
出力されるデータＤ１〜Ｄ３は、セグメント側シフトレ
ジスタ５へ送られる。このシフトレジスタ５は、同期制
御回路２からチップイネーブル信号CEが与えられた場合
に、クロック１に同期してＡ／Ｄ変換回路３からのデ
ータＤ１〜Ｄ３を読込む。そして、このシフトレジスタ
５の全桁にデータが読込まれると、同期制御回路２から
ラッチパルスnyが出力され、シフトレジスタ５の保持
データがラッチ回路６にラッチされて階調信号作成回路
７に送られる。この階調信号作成回路７は、ラッチ回路
６からのデータに応じてクロックｃをカウントして階
調信号を作成し、マルチプレクサ８に出力する。このマ
ルチプレクサ８は、階調信号作成回路７からの階調信号
に応じて液晶駆動信号Ｖ０、Ｖ２、Ｖ３、Ｖ５を液晶表
示パネル１２へ供給し、セグメント電極を表示駆動す
る。この場合、マルチプレクサ８は、フレーム信号φｆ
に同期して液晶駆動信号Ｖ０，Ｖ２，Ｖ３，Ｖ５を反転
し、液晶表示パネル１２をダイナミック駆動している。
上記のようにして、Ａ／Ｄ変換回路３から出力されるデ
ータに応じて階調信号が作成され、液晶表示パネル１２
が駆動されるが、Ａ／Ｄ変換回路３はデータ制御信号Ｅ
に応じて異なった動作をする。従って、１バックプレー
ト期間の前半と後半とで全く同じビデオ信号が与えられ
たとしても、Ａ／Ｄ変換回路３からは１バックプレート
期間の前半と後半とでは第３図に示すように異なったデ
ータを出力する。すなわち、上記Ａ／Ｄ変換回路３にお
いては、データ制御信号Ｅにより水平の１走査期間毎に
その出力レベルが切換えられる。すなわち、Ａ／Ｄ変換
回路３は、データ制御信号Ｅが“０”レベルの時はゲー
ト回路２３ａ，２３ｂのゲートが開き、基準電源２１の
出力電圧が分圧回路２０の抵抗ｒ２〜ｒ１６により分圧
され、比較基準電圧としてコンパレータ２４ａ〜２４ｂ
に入力される。上記のようにゲート回路２３ａ，２３ｂ
のゲートが開いた時は、基準電源２１のローレベル側電
圧RLが直接コンパレータ２４ｏに与えられ、ハイレベル
側の電圧RHが抵抗ｒ１６を介してコンパレータ２４ａに
与えられるので、コンパレータ２４ａ〜２４ｏに対する
比較基準電圧はローレベル側に切換えられる。また、デ
ータ制御信号Ｅが“１”レベルの時はゲート回路２２
ａ，２２ｂのゲートが開き、基準電源２１の出力電圧が
分圧回路２０の抵抗ｒ１〜ｒ１５により分圧され、比較
基準電圧としてコンパレータ２４ａ〜２４ｂに入力され
る。上記のようにゲート回路２２ａ，２２ｂのゲートが
開いた時は、基準電源２１のローレベル側電圧RLが抵抗
ｒ１を介してコンパレータ２４ｏに与えられ、ハイレベ
ル側の電圧RHが直接コンパレータ２４ａに与えられるの
で、コンパレータ２４ａ〜２４ｏに対する比較基準電圧
はハイレベル側に切換えられる。そして、上記コンパレ
ータ２４ａ〜２４ｏから出力されるビデオ信号と基準電
圧との比較結果がデコーダ２５に送られてデコードさ
れ、Ｄ１〜Ｄ３として出力される。すなわち、データ制
御信号Ｅの信号レベルに応じてコンパレータ２４ａ〜２
４ｂの比較基準電圧が切換えられるので、デコーダ２５
からは第３図に示すようにデータ制御信号Ｅが“０”の
時と“１”の時とで異なったデータＤ１〜Ｄ３を出力す
る。
このため階調信号作成回路７においては、第５図に示す
ように１バックプレート期間の前半ｂと後半ｃとで異な
った階調信号が作成される。上記第５図は「０」〜「１
５」の階調信号波形を示したものである。一方、液晶表
示パネル１２においては、上記１バックプレートの期
間、同じコモン電極が走査されている。従って、階調信
号作成回路７において作成される階調信号は、第５図に
示すように１バックプレート期間の前半ｂと後半ｃとを
合せて１つの階調レベルが決定される。上記１バックプ
レート期間の前半ｂと後半ｃでは、各々の走査線の映像
のデータには殆んど変化が無いと見なせるので、Ａ／Ｄ
変換回路３から出力される３ビットのデータＤ１〜Ｄ３
により、「０」〜「１５」の１６種の階調制御を行なう
ことができる。
ように１バックプレート期間の前半ｂと後半ｃとで異な
った階調信号が作成される。上記第５図は「０」〜「１
５」の階調信号波形を示したものである。一方、液晶表
示パネル１２においては、上記１バックプレートの期
間、同じコモン電極が走査されている。従って、階調信
号作成回路７において作成される階調信号は、第５図に
示すように１バックプレート期間の前半ｂと後半ｃとを
合せて１つの階調レベルが決定される。上記１バックプ
レート期間の前半ｂと後半ｃでは、各々の走査線の映像
のデータには殆んど変化が無いと見なせるので、Ａ／Ｄ
変換回路３から出力される３ビットのデータＤ１〜Ｄ３
により、「０」〜「１５」の１６種の階調制御を行なう
ことができる。
第１図に示す第１実施例では、同期制御回路２からＡ／
Ｄ変換回路３にデータ制御信号Ｅを与えてデータＤ１〜
Ｄ３を制御するようにしたが、この第２実施例では、第
６図に示すように同期制御回路２から出力されるフレー
ム信号φｆ（テレビの１フィールド毎に反転する信号）
をデータ制御信号としてＡ／Ｄ変換回路３に入力し、ま
た、同期制御回路２からラッチ回路６、階調信号作成回
路７、コモン側シフトレジスタ９にタイミング信号ｎ
を与えている。上記タイミング信号ｎは、第７図に示
すように水平同期信号に対して１本おきに出力される信
号で、第１図におけるタイミング信号nxに等しい信号
である。また、チップイネーブル信号CEは、各水平走査
線に対して１本おきに出力され、ビデオ信号を１水平走
査おきに選択する。
Ｄ変換回路３にデータ制御信号Ｅを与えてデータＤ１〜
Ｄ３を制御するようにしたが、この第２実施例では、第
６図に示すように同期制御回路２から出力されるフレー
ム信号φｆ（テレビの１フィールド毎に反転する信号）
をデータ制御信号としてＡ／Ｄ変換回路３に入力し、ま
た、同期制御回路２からラッチ回路６、階調信号作成回
路７、コモン側シフトレジスタ９にタイミング信号ｎ
を与えている。上記タイミング信号ｎは、第７図に示
すように水平同期信号に対して１本おきに出力される信
号で、第１図におけるタイミング信号nxに等しい信号
である。また、チップイネーブル信号CEは、各水平走査
線に対して１本おきに出力され、ビデオ信号を１水平走
査おきに選択する。
上記の構成において、Ａ／Ｄ変換回路３は映像増幅回路
から送られてくるビデオ信号を同期制御回路２からのフ
レーム信号φｆに応じて上記第１の実施例と同様にして
３ビットのデータＤ１〜Ｄ３に変換する。このＡ／Ｄ変
換回路３から出力されるデータＤ１〜Ｄ３は、チップイ
ネーブル信号CE及びクロック１に同期してセグメント
側シフトレジスタ５に順次読込まれる。そして、このシ
フトレジスタ５に書込まれたデータは、タイミング信号
ｎに同期してラッチ回路６にラッチされ、階調信号作
成回路７へ送られる。この階調信号作成回路７は、ラッ
チ回路６にラッチされたデータに対してタイミング信号
ｎ，ｃにより階調信号を作成し、セグメント側アナ
ログマルチプレクサ８へ出力し、液晶表示パネル１２を
表示駆動させる。
から送られてくるビデオ信号を同期制御回路２からのフ
レーム信号φｆに応じて上記第１の実施例と同様にして
３ビットのデータＤ１〜Ｄ３に変換する。このＡ／Ｄ変
換回路３から出力されるデータＤ１〜Ｄ３は、チップイ
ネーブル信号CE及びクロック１に同期してセグメント
側シフトレジスタ５に順次読込まれる。そして、このシ
フトレジスタ５に書込まれたデータは、タイミング信号
ｎに同期してラッチ回路６にラッチされ、階調信号作
成回路７へ送られる。この階調信号作成回路７は、ラッ
チ回路６にラッチされたデータに対してタイミング信号
ｎ，ｃにより階調信号を作成し、セグメント側アナ
ログマルチプレクサ８へ出力し、液晶表示パネル１２を
表示駆動させる。
しかして、上記Ａ／Ｄ変換回路３においては、フレーム
信号φ により１フィールド毎にその出力レベルが切換
えられる。すなわち、フレーム信号φ が“０”レベル
の時は、ゲート回路２３ａ，２３ｂのゲートが開いてコ
ンパレータ２４ａ〜２４ｏの比較基準電圧がローレベル
側に切換えられ、その時のコンパレータ２４ａ〜２４ｏ
の出力がデコーダ２５を介してデータＤ１〜Ｄ３として
取出され、これが１フィールド間の表示に使用される。
そして、次の１フィールドにおいてはフレーム信号φ
が“１”レベルとなり、ゲート回路２２ａ，２２ｂのゲ
ートが開いてコンパレータ２４ａ〜２４ｏの比較基準電
圧がハイレベル側に切換えられ、その時のコンパレータ
２４ａ〜２４ｏの出力がデコーダ２５を介してデータＤ
１〜Ｄ３として取出され、これが１フィールド間の表示
に使用される。
信号φ により１フィールド毎にその出力レベルが切換
えられる。すなわち、フレーム信号φ が“０”レベル
の時は、ゲート回路２３ａ，２３ｂのゲートが開いてコ
ンパレータ２４ａ〜２４ｏの比較基準電圧がローレベル
側に切換えられ、その時のコンパレータ２４ａ〜２４ｏ
の出力がデコーダ２５を介してデータＤ１〜Ｄ３として
取出され、これが１フィールド間の表示に使用される。
そして、次の１フィールドにおいてはフレーム信号φ
が“１”レベルとなり、ゲート回路２２ａ，２２ｂのゲ
ートが開いてコンパレータ２４ａ〜２４ｏの比較基準電
圧がハイレベル側に切換えられ、その時のコンパレータ
２４ａ〜２４ｏの出力がデコーダ２５を介してデータＤ
１〜Ｄ３として取出され、これが１フィールド間の表示
に使用される。
上記した隣接する２つのフィールドでは、各々の走査線
のビデオ信号には殆んど変化が無いと見なせるので、第
８図に示すように２つのフィールドＦ，Ｇを１区切りと
して濃淡を表出させることにより、Ａ／Ｄ変換回路３か
ら３ビットの信号Ｄ１〜Ｄ３すなわち８階調の信号しか
出力していなくても約４ビットすなわち１５階調の信号
を出力していることになる。
のビデオ信号には殆んど変化が無いと見なせるので、第
８図に示すように２つのフィールドＦ，Ｇを１区切りと
して濃淡を表出させることにより、Ａ／Ｄ変換回路３か
ら３ビットの信号Ｄ１〜Ｄ３すなわち８階調の信号しか
出力していなくても約４ビットすなわち１５階調の信号
を出力していることになる。
なお、上記実施例では、NTSC方式のテレビ受像機に実施
した場合について示したが、その他、PAL方式、SECAM方
式のテレビ受像機においても同様にして実施し得ること
は勿論である。
した場合について示したが、その他、PAL方式、SECAM方
式のテレビ受像機においても同様にして実施し得ること
は勿論である。
以上詳記したように、本発明によれば、信号電極側の駆
動回路系の構成ビット数より１ビット分多い場合と同様
の階調表示を行なうことができる。このため回路構成が
複雑化することなく階調数を増加でき、また、階調数を
増加しない場合には駆動回路を簡易化することが可能で
ある。例えば４ビットの階調信号を３ビットに減らす
と、セグメント側シフトレジスタとラッチ回路が160段
あるときには320ビットの節約になり、きわめて効果が
大きいものである。
動回路系の構成ビット数より１ビット分多い場合と同様
の階調表示を行なうことができる。このため回路構成が
複雑化することなく階調数を増加でき、また、階調数を
増加しない場合には駆動回路を簡易化することが可能で
ある。例えば４ビットの階調信号を３ビットに減らす
と、セグメント側シフトレジスタとラッチ回路が160段
あるときには320ビットの節約になり、きわめて効果が
大きいものである。
第１図ないし第５図は本発明の第１実施例を示すもの
で、第１図は回路構成を示すブロック図、第２図は第１
図におけるデータ制御回路の詳細を示す図、第３図は上
記データ制御回路における入力データと出力データとの
関係を示す図、第４図は動作を説明するためのタイミン
グチャート、第５図は階調信号波形図、第６図ないし第
８図は本発明の第２実施例を示すもので、第６図は回路
構成を示すブロック図、第７図は動作を説明するための
タイミングチャート、第８図は階調信号波形図である。 １…同期分離回路、２…同期制御回路、３…Ａ／Ｄ変換
回路、５…セグメント側シフトレジスタ、６…ラッチ回
路、７…階調信号作成回路、８…セグメント側アナログ
マルチプレクサ、９…コモン側シフトレジスタ、１０…
コモン側アナログマルチプレクサ、１１…液晶駆動電圧
発生回路、１２…液晶表示パネル。
で、第１図は回路構成を示すブロック図、第２図は第１
図におけるデータ制御回路の詳細を示す図、第３図は上
記データ制御回路における入力データと出力データとの
関係を示す図、第４図は動作を説明するためのタイミン
グチャート、第５図は階調信号波形図、第６図ないし第
８図は本発明の第２実施例を示すもので、第６図は回路
構成を示すブロック図、第７図は動作を説明するための
タイミングチャート、第８図は階調信号波形図である。 １…同期分離回路、２…同期制御回路、３…Ａ／Ｄ変換
回路、５…セグメント側シフトレジスタ、６…ラッチ回
路、７…階調信号作成回路、８…セグメント側アナログ
マルチプレクサ、９…コモン側シフトレジスタ、１０…
コモン側アナログマルチプレクサ、１１…液晶駆動電圧
発生回路、１２…液晶表示パネル。
Claims (1)
- 【請求項１】走査側電極とセグメント電極がマトリクス
状に配列され、ビデオ信号をＡ／Ｄ変換して階調信号を
作成し表示する画像表示装置において、 上記走査側電極を、上記映像の１走査期間よりも長い走
査期間を持って互いに重ならないように順次走査する走
査手段と、 上記走査側電極の各バックプレート期間を少なくとも第
１の期間と第２の期間に分割するとともに、１バックプ
レート期間を上記第１の期間と第２の期間とで信号レベ
ルの異なるデータ制御信号を作成する手段と、 ビデオ信号をサンプリングし上記データ制御信号に応じ
て上記１バックプレート期間の第１の期間と第２の期間
とを組にして階調を表現する所定ビット数のデジタルデ
ータに変換するとともに、上記第１の期間中は上記ビデ
オ信号の１走査線分のデジタルデータを出力し、上記第
２の期間中は上記ビデオ信号の他の１走査線分のデジタ
ルデータを出力するＡ／Ｄ変換手段と、 このＡ／Ｄ変換手段から出力されるデジタルデータによ
り階調信号を作成する手段と、 この手段により作成した階調信号に従って液晶表示部を
表示駆動する手段とを具備したことを特徴とする画像表
示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075570A JPH0657059B2 (ja) | 1985-04-10 | 1985-04-10 | 画像表示装置 |
| US06/769,002 US4775891A (en) | 1984-08-31 | 1985-08-23 | Image display using liquid crystal display panel |
| GB08521384A GB2164190B (en) | 1984-08-31 | 1985-08-28 | Image display apparatus |
| DE19853531210 DE3531210A1 (de) | 1984-08-31 | 1985-08-31 | Bildanzeigeeinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075570A JPH0657059B2 (ja) | 1985-04-10 | 1985-04-10 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61234673A JPS61234673A (ja) | 1986-10-18 |
| JPH0657059B2 true JPH0657059B2 (ja) | 1994-07-27 |
Family
ID=13579969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075570A Expired - Lifetime JPH0657059B2 (ja) | 1984-08-31 | 1985-04-10 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0657059B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5453922A (en) * | 1977-10-07 | 1979-04-27 | Hitachi Ltd | Luminance modulation system of video display unit |
| JPS5831387A (ja) * | 1981-08-20 | 1983-02-24 | セイコーエプソン株式会社 | 単純マトリクス液晶表示装置 |
-
1985
- 1985-04-10 JP JP60075570A patent/JPH0657059B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61234673A (ja) | 1986-10-18 |
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