JPH065714B2 - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPH065714B2 JPH065714B2 JP58136130A JP13613083A JPH065714B2 JP H065714 B2 JPH065714 B2 JP H065714B2 JP 58136130 A JP58136130 A JP 58136130A JP 13613083 A JP13613083 A JP 13613083A JP H065714 B2 JPH065714 B2 JP H065714B2
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- 239000004065 semiconductor Substances 0.000 title claims description 48
- 239000002245 particle Substances 0.000 claims description 30
- 239000003990 capacitor Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 9
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 9
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 6
- 230000002285 radioactive effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 3
- LBDSXVIYZYSRII-IGMARMGPSA-N alpha-particle Chemical compound [4He+2] LBDSXVIYZYSRII-IGMARMGPSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000003915 cell function Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 本発明は、小型化してもアルファ粒子などの放射粒子に
よって引き起されるソフトエラーの発生が少ないスタテ
ィック型半導体メモリセルに関するものである。
よって引き起されるソフトエラーの発生が少ないスタテ
ィック型半導体メモリセルに関するものである。
アルファ粒子などの放射性粒子が半導体内に入射する
と、半導体内部には多量の電荷が生成される。これらの
電荷が半導体メモリセル内部の電極に流入すると、その
電極の電位を変化させ、その結果ソフトエラーを起す。
半導体メモリセル内の電極が取り扱う電荷量が大きい時
は、このような内部生成電荷の流入の影響は小さく、こ
のメモリセルがソフトエラーを起こすことは少ない。し
かし半導体メモリセルが小型化されると、メモリセル内
電極の取り扱う電荷量が減少するため、ソフトエラーの
問題が重大となる。
と、半導体内部には多量の電荷が生成される。これらの
電荷が半導体メモリセル内部の電極に流入すると、その
電極の電位を変化させ、その結果ソフトエラーを起す。
半導体メモリセル内の電極が取り扱う電荷量が大きい時
は、このような内部生成電荷の流入の影響は小さく、こ
のメモリセルがソフトエラーを起こすことは少ない。し
かし半導体メモリセルが小型化されると、メモリセル内
電極の取り扱う電荷量が減少するため、ソフトエラーの
問題が重大となる。
従来の半導体メモリセルでは、メモリセル内電極の構造
を改良し、放射性粒子によって生成される電荷のこの電
極への流入を少なくすること、この電極の取り扱う電荷
量を流入電荷量以上に保つこと、によってソフトエラー
を防いでいた。しかしメモリセル内電極へ流入する電荷
量を減らすことには限界があるため、その電極で取り扱
う電荷量をある値以上に保たなければならない。そのた
め従来の半導体メモリセルではその大きさも、その消費
電力もある値以上に保たなければならなかった。
を改良し、放射性粒子によって生成される電荷のこの電
極への流入を少なくすること、この電極の取り扱う電荷
量を流入電荷量以上に保つこと、によってソフトエラー
を防いでいた。しかしメモリセル内電極へ流入する電荷
量を減らすことには限界があるため、その電極で取り扱
う電荷量をある値以上に保たなければならない。そのた
め従来の半導体メモリセルではその大きさも、その消費
電力もある値以上に保たなければならなかった。
このことはこの半導体メモリセルの小型化およびこの半
導体メモリセルを使ったメモリ装置の集積化にとって大
きな障害となっていた。
導体メモリセルを使ったメモリ装置の集積化にとって大
きな障害となっていた。
本願発明の目的はアルファ粒子などの放射性粒子によっ
て引き起されるソフトエラーの発生が極めて少なく、ソ
フトエラー対策のために小型化、集積化が制限されるこ
との少ない半導体メモリセルを提供することである。
て引き起されるソフトエラーの発生が極めて少なく、ソ
フトエラー対策のために小型化、集積化が制限されるこ
との少ない半導体メモリセルを提供することである。
本発明による半導体メモリセルは、第１の電源に接続さ
れた第１通電電極、第２通電電極、ゲート電極を有する
第１導電型の第１FETと、 第１FETの第１通電電極に接続された第１通電電極、第
１FETのゲート電極に接続された第２通電電極、第１FET
の第２通電電極に接続されたゲート電極を有する第１導
電型の第２FETとを有し、しかも第１、第２FETの第２通
電電極に隣接する半導体領域を第１の電源に接続された
反対導電型領域とし、第１の電源より低電位の第２の電
源に接続された第１通電電極、第２通電電極、ゲート電
極を有する第２導電型の第３FETと、 第３FETの第１通電電極に接続された第１通電電極、第
３FETのゲート電極に接続された第２通電電極、第３FET
の第２通電電極に接続されたゲート電極を有する第２導
電型の第４FETとを有し、しかも第３、第４FETの第２通
電電極に隣接する半導体領域を第２の電源に接続された
反対導電型領域とし、 第１FETの第２通電電極と第３FETの第２通電電極の間に
接続された第１ダイオードと、 第２FETの第２通電電極と第４FETの第２通電電極の間に
接続された第２ダイオードと、第１FETのゲート電極と
第２FETのゲート電極の間に接続された ｛Ｃ０１・｜ΔＶ｜−｜Ｉ１−ＩＤ｜・Δｔα｝／Ｃ１
＞ＶＴＨ を満たす容量値Ｃ０１の第１の容量と、 第３FETのゲート電極と第４FETのゲート電極の間に接続
された、 ｛Ｃ０１・｜ΔＶ｜−｜Ｉ１−ＩＤ｜・Δｔα｝／Ｃ２
＞ＶＴＨ を満たす容量値Ｃ０２の第２の容量を備えたことを特徴
とする。ただしΔＶ：アルファ粒子等の影響による容量
の一方の端子の電位変化、Δｔα：アルファ粒子等によ
る生成電流のうちの無視できない初期の大電流流入時
間、Ｉ１，Ｉ２，ＩＤ：それぞれΔｔαの間に第１導電
型FET、第２導電型FET、ダイオードに流れる電流、
Ｃ１，Ｃ２：それぞれ第１、第２の容量の他方の端子に
接続される全容量のうち大きい方、ＶＴＨ：ダイオード
のしきい値電圧である。
れた第１通電電極、第２通電電極、ゲート電極を有する
第１導電型の第１FETと、 第１FETの第１通電電極に接続された第１通電電極、第
１FETのゲート電極に接続された第２通電電極、第１FET
の第２通電電極に接続されたゲート電極を有する第１導
電型の第２FETとを有し、しかも第１、第２FETの第２通
電電極に隣接する半導体領域を第１の電源に接続された
反対導電型領域とし、第１の電源より低電位の第２の電
源に接続された第１通電電極、第２通電電極、ゲート電
極を有する第２導電型の第３FETと、 第３FETの第１通電電極に接続された第１通電電極、第
３FETのゲート電極に接続された第２通電電極、第３FET
の第２通電電極に接続されたゲート電極を有する第２導
電型の第４FETとを有し、しかも第３、第４FETの第２通
電電極に隣接する半導体領域を第２の電源に接続された
反対導電型領域とし、 第１FETの第２通電電極と第３FETの第２通電電極の間に
接続された第１ダイオードと、 第２FETの第２通電電極と第４FETの第２通電電極の間に
接続された第２ダイオードと、第１FETのゲート電極と
第２FETのゲート電極の間に接続された ｛Ｃ０１・｜ΔＶ｜−｜Ｉ１−ＩＤ｜・Δｔα｝／Ｃ１
＞ＶＴＨ を満たす容量値Ｃ０１の第１の容量と、 第３FETのゲート電極と第４FETのゲート電極の間に接続
された、 ｛Ｃ０１・｜ΔＶ｜−｜Ｉ１−ＩＤ｜・Δｔα｝／Ｃ２
＞ＶＴＨ を満たす容量値Ｃ０２の第２の容量を備えたことを特徴
とする。ただしΔＶ：アルファ粒子等の影響による容量
の一方の端子の電位変化、Δｔα：アルファ粒子等によ
る生成電流のうちの無視できない初期の大電流流入時
間、Ｉ１，Ｉ２，ＩＤ：それぞれΔｔαの間に第１導電
型FET、第２導電型FET、ダイオードに流れる電流、
Ｃ１，Ｃ２：それぞれ第１、第２の容量の他方の端子に
接続される全容量のうち大きい方、ＶＴＨ：ダイオード
のしきい値電圧である。
次に図を参照しながら、本発明の半導体メモリセルの動
作原理および効果を説明する。第１図は本発明のメモリ
セルをMOSFETとシリコン接合ダイオード等を用いて構成
した一例を示している。この図の101，102はＰ型チャネ
ルMOSFET，103，104はＮ型チャネルMOSFET，105，106は
順方向に接続されたシリコン接合ダイオード、107，108
は選択ゲートとして使用されるＮ型チャネルMOSFET，10
9，110は電源線、111，112はワード線、113，114はビッ
ト線、115，116は容量をそれぞれを示す。この図の例で
は、Ｎ型チャネルMOSFET103，104，107，108の閥値電圧
は1V、Ｐ型チャネルMOSFET101，102の閥値電圧は−1Vと
仮定する。さらに電源線109，110にはそれぞれ5V，0Vの
一定電位が供給されており、シリコン接合ダイオード10
5，106は第２図に示されるようにしきい値電圧が約0.7V
の順方向電流−電圧特性をもつものと仮定する。
作原理および効果を説明する。第１図は本発明のメモリ
セルをMOSFETとシリコン接合ダイオード等を用いて構成
した一例を示している。この図の101，102はＰ型チャネ
ルMOSFET，103，104はＮ型チャネルMOSFET，105，106は
順方向に接続されたシリコン接合ダイオード、107，108
は選択ゲートとして使用されるＮ型チャネルMOSFET，10
9，110は電源線、111，112はワード線、113，114はビッ
ト線、115，116は容量をそれぞれを示す。この図の例で
は、Ｎ型チャネルMOSFET103，104，107，108の閥値電圧
は1V、Ｐ型チャネルMOSFET101，102の閥値電圧は−1Vと
仮定する。さらに電源線109，110にはそれぞれ5V，0Vの
一定電位が供給されており、シリコン接合ダイオード10
5，106は第２図に示されるようにしきい値電圧が約0.7V
の順方向電流−電圧特性をもつものと仮定する。
今は、Ｎ型チャネルMOSFET107，108はオフ状態で節点N2
の電位と節点N4がそれぞれ5V，4.3Vの場合を考える。こ
のときＮ型チャネルMOSFET103はオン、Ｐ型チャネルMOS
FET103はオン、Ｐ型チャネルMOSFET101はオフ状態にあ
る。そのため節点N3の電位はすみやかに0Vとなり、節点
N1の電位はすみやかに0.7Vぐらいになる。
の電位と節点N4がそれぞれ5V，4.3Vの場合を考える。こ
のときＮ型チャネルMOSFET103はオン、Ｐ型チャネルMOS
FET103はオン、Ｐ型チャネルMOSFET101はオフ状態にあ
る。そのため節点N3の電位はすみやかに0Vとなり、節点
N1の電位はすみやかに0.7Vぐらいになる。
その結果、Ｐ型チャネルMOSFET102はオン、Ｎ型チャネ
ルMOSFET104はオフ状態になり、そのため、節点N2の電
位は5V、節点N4の電位は4.3Vに保持される。
ルMOSFET104はオフ状態になり、そのため、節点N2の電
位は5V、節点N4の電位は4.3Vに保持される。
このようにして節点N2，N4が高電位、節点N1，N2が低電
位の状態は安定であり、いつまでも保持される。
位の状態は安定であり、いつまでも保持される。
また本メモリセルが対称であることから容易にわかるよ
うに、節点N1，N3が高電位で節点N2，N4が低電位という
逆の状態も同様に安定できる。本メモリセルはこの２つ
の安定状態を２進情報に対応させてメモリセルとして機
能する。
うに、節点N1，N3が高電位で節点N2，N4が低電位という
逆の状態も同様に安定できる。本メモリセルはこの２つ
の安定状態を２進情報に対応させてメモリセルとして機
能する。
書き込み読み出し動作はワード線111，112を高電位に
し、Ｎ型チャネルMOSFET107，108をオン状態にし、ビッ
チ線113，114を通して行なわれる。
し、Ｎ型チャネルMOSFET107，108をオン状態にし、ビッ
チ線113，114を通して行なわれる。
アルファ粒子等の放射性粒子の入射によって半導体内に
生成された電荷がこの半導体内部の電極に流入すると、
該電極の電位は、該電極とその周囲の半導体との間の電
位差を減らす方向に変化する。よってもともと半導体内
部電極とその周囲半導体とが同電位の場合には、該電極
電位はアルファ粒子の影響を受けない。
生成された電荷がこの半導体内部の電極に流入すると、
該電極の電位は、該電極とその周囲の半導体との間の電
位差を減らす方向に変化する。よってもともと半導体内
部電極とその周囲半導体とが同電位の場合には、該電極
電位はアルファ粒子の影響を受けない。
第１図のメモリセルの例では、節点N1，N2を構成する半
導体領域をＰ型半導体に限り、それに隣接する半導体領
域を5Vの電位に保たれたＮ型半導体に限ることができ
る。何故ならば、節点N1，N2はＰ型チャネルMOSFETのソ
ースドレイン領域とシリコン接合ダイオードのＰ側領域
に接続されているが、これらの領域は通常Ｐ型半導体で
あり、さらに、CMOS構造を採用しているならば、これら
の領域は5V電位の供給されたＮウェルと呼ばれるＮ型半
導体内に形成されるからである。同様に節点N3，N4を構
成する半導体領域をＮ型半導体に限り、それに隣接する
半導体領域を0Vの電位に保たれたＰ型半導体に限ること
ができる。
導体領域をＰ型半導体に限り、それに隣接する半導体領
域を5Vの電位に保たれたＮ型半導体に限ることができ
る。何故ならば、節点N1，N2はＰ型チャネルMOSFETのソ
ースドレイン領域とシリコン接合ダイオードのＰ側領域
に接続されているが、これらの領域は通常Ｐ型半導体で
あり、さらに、CMOS構造を採用しているならば、これら
の領域は5V電位の供給されたＮウェルと呼ばれるＮ型半
導体内に形成されるからである。同様に節点N3，N4を構
成する半導体領域をＮ型半導体に限り、それに隣接する
半導体領域を0Vの電位に保たれたＰ型半導体に限ること
ができる。
節点N2，N4が高電位、節点N1，N3が低電位である状態で
α粒子等の放射性粒子が入射した場合を考える。節点N
2，N3の電位は周囲の半導体領域と同電位であるから、
上記の理由により、ここにα粒子等が入射しても本メモ
リセルの状態が壊されることはない。尚、α粒子等の入
射が２つ以上の節点に同時に影響を及ぼす可能性は極め
て低いため、ここでは考えないことにする。
α粒子等の放射性粒子が入射した場合を考える。節点N
2，N3の電位は周囲の半導体領域と同電位であるから、
上記の理由により、ここにα粒子等が入射しても本メモ
リセルの状態が壊されることはない。尚、α粒子等の入
射が２つ以上の節点に同時に影響を及ぼす可能性は極め
て低いため、ここでは考えないことにする。
次に、この状態で、α粒子等が節点N1に入射した場合を
考える。この場合、節点N1を構成するＰ型半導体領域に
はα粒子等によって生成されたホールが流入し、その電
位が上昇する。この電位上昇量ΔＶＮ１は、流入するホ
ールの電荷量をＱ、節点N1につながる全容量をＣＮとす
れば、ΔＶＮ１＝Q/CNで与えられる。ＣＮが大きく、Δ
ＶＮ１が初期の節点N1とN2の大小関係を反転させる程大
きくなければ、ソフトエラーは起きない。このことは、
本発明の半導体メモリセル固有の効果がない、従来の半
導体メモリセルに対してもいえる。ところが、ＣＮが小
さく、ΔＶＮ１が例えば節点N1とN2の初期の電位差(4.3
V)以上になる場合は、節点N1とN2の大小関係が反転し、
ソフトエラーが起こる可能性がある。各種のノイズや特
性バラツキなどの不安定要素があれば、ΔＶＮ１がもっ
と小さくてもソフトエラーが起こる可能がある。ところ
が本発明の半導体メモリセルでは以下に説明するように
ソフトエラーを回避することができる。
考える。この場合、節点N1を構成するＰ型半導体領域に
はα粒子等によって生成されたホールが流入し、その電
位が上昇する。この電位上昇量ΔＶＮ１は、流入するホ
ールの電荷量をＱ、節点N1につながる全容量をＣＮとす
れば、ΔＶＮ１＝Q/CNで与えられる。ＣＮが大きく、Δ
ＶＮ１が初期の節点N1とN2の大小関係を反転させる程大
きくなければ、ソフトエラーは起きない。このことは、
本発明の半導体メモリセル固有の効果がない、従来の半
導体メモリセルに対してもいえる。ところが、ＣＮが小
さく、ΔＶＮ１が例えば節点N1とN2の初期の電位差(4.3
V)以上になる場合は、節点N1とN2の大小関係が反転し、
ソフトエラーが起こる可能性がある。各種のノイズや特
性バラツキなどの不安定要素があれば、ΔＶＮ１がもっ
と小さくてもソフトエラーが起こる可能がある。ところ
が本発明の半導体メモリセルでは以下に説明するように
ソフトエラーを回避することができる。
小型化した半導体メモリセルでは、ますますＣＮが小さ
くなり、その分ΔＶＮ１は大きくなる。その値は5V以上
にもなる。今、ΔＶＮ１が5V以上の場合を考えてみる。
この場合、節点N1の電位は5.7V以上になるが、節点N1を
構成するＰ型半導体の周囲には5V電位のＮ型半導体があ
るため、そのPN接合に順方向電流が流れ、その電位は5.
7V位以上には上昇しない。すなわち、α粒子等が入射し
た後の節点N1の電位としては高々5.7V，ΔＶＮ１として
は5Vを想定すればよい。
くなり、その分ΔＶＮ１は大きくなる。その値は5V以上
にもなる。今、ΔＶＮ１が5V以上の場合を考えてみる。
この場合、節点N1の電位は5.7V以上になるが、節点N1を
構成するＰ型半導体の周囲には5V電位のＮ型半導体があ
るため、そのPN接合に順方向電流が流れ、その電位は5.
7V位以上には上昇しない。すなわち、α粒子等が入射し
た後の節点N1の電位としては高々5.7V，ΔＶＮ１として
は5Vを想定すればよい。
このようにして節点N1の電位が5.7Vになると、ダイオー
ド105を通して電流が流れ、節点N3の電位はすみやかに
5.0Vぐらいまで上昇する。さらにN2，N4の電位も、N1，
N3の電位変化の影響を容量115，116を通して受け、上昇
する。簡単のため、容量115，116の値はともにＣ０、節
点N2，N4につながる全容量の値がともにＣＮの場合を想
定すると、節点N2，N4の電位変化はそれぞれ (1) (C0・ΔVN1-I106・Δtα)/CN (2) {C0・ΔVN3-(I104-I106)・Δtα}/CN となる。なお、ここでΔＶＮ１，ΔＶＮ３はそれぞれα
粒子等の入射の影響による節点N1とN3の電位変化で ΔＶＮ１ΔＶＮ３（5V） であり、Δｔαはα粒子等生成電流のうち無視できない
初期の大電流流入時間、Ｉ１０６，Ｉ１０４はそれぞれ
Δｔαの間のダイオード106およびMOSFET104を流れる電
流である。そのため、Ｃ０を適当に大きく、Ｉ１０４，
Ｉ１０６を小さくする設計（例えばMOSFETのゲート長を
長くする、ゲート幅を狭くする、ゲート酸化膜厚を厚く
する等）を行なえば、上記節点N2，N4の電位変化量を0.
7V以上に出来る。そして、α粒子等入射後Δtα経過後
には節点N4の電位は節点N3の電位5Vよりも高くできる。
ド105を通して電流が流れ、節点N3の電位はすみやかに
5.0Vぐらいまで上昇する。さらにN2，N4の電位も、N1，
N3の電位変化の影響を容量115，116を通して受け、上昇
する。簡単のため、容量115，116の値はともにＣ０、節
点N2，N4につながる全容量の値がともにＣＮの場合を想
定すると、節点N2，N4の電位変化はそれぞれ (1) (C0・ΔVN1-I106・Δtα)/CN (2) {C0・ΔVN3-(I104-I106)・Δtα}/CN となる。なお、ここでΔＶＮ１，ΔＶＮ３はそれぞれα
粒子等の入射の影響による節点N1とN3の電位変化で ΔＶＮ１ΔＶＮ３（5V） であり、Δｔαはα粒子等生成電流のうち無視できない
初期の大電流流入時間、Ｉ１０６，Ｉ１０４はそれぞれ
Δｔαの間のダイオード106およびMOSFET104を流れる電
流である。そのため、Ｃ０を適当に大きく、Ｉ１０４，
Ｉ１０６を小さくする設計（例えばMOSFETのゲート長を
長くする、ゲート幅を狭くする、ゲート酸化膜厚を厚く
する等）を行なえば、上記節点N2，N4の電位変化量を0.
7V以上に出来る。そして、α粒子等入射後Δtα経過後
には節点N4の電位は節点N3の電位5Vよりも高くできる。
例えばC0/CN＝0.5，ΔVN3＝5V，(I104-I106)Δtα)/CN
＝1Vの場合を考える。この時、第(2)式の値は1.5Vであ
るから、節点N4の初期電位が4.3Vならば、その値は5.8V
まで上昇することになる。この時節点N2の電位は、節点
N1同様にPN接合の順方向バイアスにより、高々5.7Vまで
しか上昇しない。しかし、Ｎ型半導体に限られている節
点N4の電位は、PN接合が逆方向バイアスされることにな
り、5.8Vまで上昇できる。C0/CN＝0.5はC0の設計次第で
可能な値である。(I104-I106)Δtα)/CNの値は、Δtα
がナノ秒オーダと小さいことから、大きくならない。
＝1Vの場合を考える。この時、第(2)式の値は1.5Vであ
るから、節点N4の初期電位が4.3Vならば、その値は5.8V
まで上昇することになる。この時節点N2の電位は、節点
N1同様にPN接合の順方向バイアスにより、高々5.7Vまで
しか上昇しない。しかし、Ｎ型半導体に限られている節
点N4の電位は、PN接合が逆方向バイアスされることにな
り、5.8Vまで上昇できる。C0/CN＝0.5はC0の設計次第で
可能な値である。(I104-I106)Δtα)/CNの値は、Δtα
がナノ秒オーダと小さいことから、大きくならない。
上記の例の場合、α粒子等の入射等の節点N1，N2，N3，
N4の電位はそれぞれ5.7V，5.7V，5V，5.8Vであった。こ
こで重要なことは節点N3の電位よりもN4のそれの方が大
きくなることである。比C0/CNが小さい場合にはその大
小関係が逆転する場合がある。例えばC0/CN＝0.1の場
合、第(2)式の値は−0.5Vとなり、α粒子等の入射後の
節点N3，N4の電位はそれぞれ5V，4.5Vになってしまう。
この場合には以下に述べるような効果は得られず、ソフ
トエラーが起こる。そのため、本発明のメモリセルで
は、第(2)式の値がダイオードのしきい値電圧より大き
くなるよう比C0/CNをある程度大きくする必要がある。
N4の電位はそれぞれ5.7V，5.7V，5V，5.8Vであった。こ
こで重要なことは節点N3の電位よりもN4のそれの方が大
きくなることである。比C0/CNが小さい場合にはその大
小関係が逆転する場合がある。例えばC0/CN＝0.1の場
合、第(2)式の値は−0.5Vとなり、α粒子等の入射後の
節点N3，N4の電位はそれぞれ5V，4.5Vになってしまう。
この場合には以下に述べるような効果は得られず、ソフ
トエラーが起こる。そのため、本発明のメモリセルで
は、第(2)式の値がダイオードのしきい値電圧より大き
くなるよう比C0/CNをある程度大きくする必要がある。
α粒子等入射の影響が無視できるようになった時、各節
点の電位は5V以上であるから、Ｐ型チャネルMOSFET10
1，102はオフ、Ｎ型チャネルMOSFET103，104はオンであ
り、節点N4の電位は節点N3の電位よりも高い状態とな
る。
点の電位は5V以上であるから、Ｐ型チャネルMOSFET10
1，102はオフ、Ｎ型チャネルMOSFET103，104はオンであ
り、節点N4の電位は節点N3の電位よりも高い状態とな
る。
そのため、節点N3，N4の電位差はMOSFET103，104で構成
される作動増幅器によって増幅されることになる。
される作動増幅器によって増幅されることになる。
すなわち節点N3の電位はN4よりも低いため下がり、0Vと
なり、節点N4の電位は節点N3そしてN1の電位低下によっ
てMOSFET102がオンするため、高電位に引き上げられ
る。
なり、節点N4の電位は節点N3そしてN1の電位低下によっ
てMOSFET102がオンするため、高電位に引き上げられ
る。
このようにして節点N1にα粒子等の放射性粒子が入射し
ても、本メモリセルの状態が壊されることはない。この
ことは節点N4にα粒子等が入射した場合にも、本メモリ
セルがもう一方の状態、すなわち節点N1，N3が高電位で
節点N2，N4が低電位の状態、の場合にも全く同様に成立
する。
ても、本メモリセルの状態が壊されることはない。この
ことは節点N4にα粒子等が入射した場合にも、本メモリ
セルがもう一方の状態、すなわち節点N1，N3が高電位で
節点N2，N4が低電位の状態、の場合にも全く同様に成立
する。
但し、容量115，116と各節点の容量の比と各MOSFETのチ
ャネル電流は上記第(2)式をダイオードのしきい値電圧
より大きくすることに相当する条件つまり｛C0・ΔVN4-
(I103-I105)・Δtα}/CN＞0.7を満たすように設計されな
ければならない。このように設計されれば、本メモリセ
ルはα粒子等の入射によって記憶状態が壊されることの
少ないメモリセルとなる。
ャネル電流は上記第(2)式をダイオードのしきい値電圧
より大きくすることに相当する条件つまり｛C0・ΔVN4-
(I103-I105)・Δtα}/CN＞0.7を満たすように設計されな
ければならない。このように設計されれば、本メモリセ
ルはα粒子等の入射によって記憶状態が壊されることの
少ないメモリセルとなる。
以上説明したように、本発明のメモリセルでは容量比C0
/CNをある程度大きくすることが重要であり、その下限
は各MOSFETのチャネル電流などで決まる。上記実施例の
場合、第(2)式からも明らかなように、C0/CN>0.34であ
れば効果が得られた。ここで容量CNはCOも含む各節点の
全容量であり、上記実施例では簡単のため、それらは４
節点とも同じ値と仮定して議論した。しかし、実際は各
節点の容量が多少異なり、それら異なるCNi(i=1,……,
4)に対して、C0／CNが第(2)式の値をＶＴＨより大きく
することに相当する条件を満たすことが必要である。と
ころが一般に、ＣＮｉ値は各節点で異なるとしても大き
く異なることはなく、各MOSFETのチャネル電流もそうで
ある。よってＣ０をある程度大きくすれば、各節点に対
して第(2)式の値をＶＴＨより大きくすることに相当す
る条件を満たすことは可能である。また、上記の実施例
のようにC0/CN>0.34とすることは困難な要求ではない。
よって、本発明のメモリセルは実現可能である。
/CNをある程度大きくすることが重要であり、その下限
は各MOSFETのチャネル電流などで決まる。上記実施例の
場合、第(2)式からも明らかなように、C0/CN>0.34であ
れば効果が得られた。ここで容量CNはCOも含む各節点の
全容量であり、上記実施例では簡単のため、それらは４
節点とも同じ値と仮定して議論した。しかし、実際は各
節点の容量が多少異なり、それら異なるCNi(i=1,……,
4)に対して、C0／CNが第(2)式の値をＶＴＨより大きく
することに相当する条件を満たすことが必要である。と
ころが一般に、ＣＮｉ値は各節点で異なるとしても大き
く異なることはなく、各MOSFETのチャネル電流もそうで
ある。よってＣ０をある程度大きくすれば、各節点に対
して第(2)式の値をＶＴＨより大きくすることに相当す
る条件を満たすことは可能である。また、上記の実施例
のようにC0/CN>0.34とすることは困難な要求ではない。
よって、本発明のメモリセルは実現可能である。
本メモリセルの動作を説明するため、第１図の実施例で
はダイオードとしてシリコン接合ダイオードを用いた
が、本発明はこれに限る必要はない。第２図にその特性
を示すように、順方向電流が顕著に流れはじめるしきい
値電圧があれば他のダイオードであっても構わない。例
えばガリウム砒素接合ダイオードでも構わないし、２つ
以上のシリコン接合ダイオードを並列または直列につな
いだものでも構わないし、第３図にその実施例を示すよ
うにMOSFETの一方の通電電極とゲート電極を併合させた
ダイオードでも構わない。例えばショットキ接合ダイオ
ードを使えば、従来のCMOSスタティックメモリセルで金
属−シリコンオーム性コンタクト部をシヨットキコンタ
クトに変えるだけで済み、面積の点でも有利である。
はダイオードとしてシリコン接合ダイオードを用いた
が、本発明はこれに限る必要はない。第２図にその特性
を示すように、順方向電流が顕著に流れはじめるしきい
値電圧があれば他のダイオードであっても構わない。例
えばガリウム砒素接合ダイオードでも構わないし、２つ
以上のシリコン接合ダイオードを並列または直列につな
いだものでも構わないし、第３図にその実施例を示すよ
うにMOSFETの一方の通電電極とゲート電極を併合させた
ダイオードでも構わない。例えばショットキ接合ダイオ
ードを使えば、従来のCMOSスタティックメモリセルで金
属−シリコンオーム性コンタクト部をシヨットキコンタ
クトに変えるだけで済み、面積の点でも有利である。
第３図は本発明のメモリセルの他の実施例を示してい
る。第１図のシリコン接合ダイオード105，106の代り
に、一方の通電電極とゲート電極を併合したＮ型チャネ
ルMOSFETで構成したダイオードが使われている他は第１
図の実施例と同じである。各部を示す番号の１桁目は第
１図のそれと対応している。この実施例ではダイオード
の電流電圧特性を、MOSFETのしきい値電圧やゲイン定数
を変えることにより、自由に変えられる特徴がある。
る。第１図のシリコン接合ダイオード105，106の代り
に、一方の通電電極とゲート電極を併合したＮ型チャネ
ルMOSFETで構成したダイオードが使われている他は第１
図の実施例と同じである。各部を示す番号の１桁目は第
１図のそれと対応している。この実施例ではダイオード
の電流電圧特性を、MOSFETのしきい値電圧やゲイン定数
を変えることにより、自由に変えられる特徴がある。
但し第３図の実施例では節点N1′，N2′をＰ型半導体に
限ることができず、α粒子等の入射によってこれらの節
点電位は低から高ばかりでなく高から低へも変化しう
る。
限ることができず、α粒子等の入射によってこれらの節
点電位は低から高ばかりでなく高から低へも変化しう
る。
しかし、節点N1′，N2′の電位の高から低への電圧変化
は、MOSFET301，302をオフにし、ダイオード305，306が
逆方向バイアスされるため節点N3′，N4′へは伝わらな
い。そのため、節点N3′，N4′の電位差はα粒子等入射
前のままに保たれ、この場合もソフトエラーは生じな
い。
は、MOSFET301，302をオフにし、ダイオード305，306が
逆方向バイアスされるため節点N3′，N4′へは伝わらな
い。そのため、節点N3′，N4′の電位差はα粒子等入射
前のままに保たれ、この場合もソフトエラーは生じな
い。
以上本発明の半導体メモリセルの動作を説明するため電
源電圧として0V，5V，PN接合ダイオードの順方向しきい
値電圧0.7Vを使い、第１図の実施例で節点N1を中心に説
明したが、本発明の半導体メモリセルの効果は他の場合
も同様である。
源電圧として0V，5V，PN接合ダイオードの順方向しきい
値電圧0.7Vを使い、第１図の実施例で節点N1を中心に説
明したが、本発明の半導体メモリセルの効果は他の場合
も同様である。
第１は本発明の半導体メモリセルをMOSFETとシリコン接
合ダイオードを用いて構成した一例を示す回路図。第２
図は第１図で用いたシリコン接合ダイオードの順方向電
流−電圧特性を示す図。第３図は本発明の半導体メモリ
セルの他の実施例を示す回路図。 101，301，102，302……Ｐ型チャネルMOSFET、 103，303，104，304，107，307，108，308……Ｎ型チャ
ネルMOSFET。 105，106……シリコン接合ダイオード、 305，306……一方の通電電極とゲート電極を併合して構
成したダイオード、 109，309，110，310……電源線、 111，311，112，312……ワード線、 113，313，114，314……ビット線、 115，315，116，316……容量。
合ダイオードを用いて構成した一例を示す回路図。第２
図は第１図で用いたシリコン接合ダイオードの順方向電
流−電圧特性を示す図。第３図は本発明の半導体メモリ
セルの他の実施例を示す回路図。 101，301，102，302……Ｐ型チャネルMOSFET、 103，303，104，304，107，307，108，308……Ｎ型チャ
ネルMOSFET。 105，106……シリコン接合ダイオード、 305，306……一方の通電電極とゲート電極を併合して構
成したダイオード、 109，309，110，310……電源線、 111，311，112，312……ワード線、 113，313，114，314……ビット線、 115，315，116，316……容量。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１ 8728−4Ｍ 6741−5Ｌ Ｇ１１Ｃ 11/34 ３４１
Claims (1)
- 【請求項１】第１の電源に接続された第１通電電極、第
２通電電極、ゲート電極を有する第１導電型の第１FET
と、 第１FETの第１通電電極に接続された第１通電電極、第
１FETのゲート電極に接続された第２通電電極、第１FET
の第２通電電極に接続されたゲート電極を有する第１導
電型の第２FETとを有し、しかも第１、第２FETの第２通
電電極に隣接する半導体領域を第１の電源に接続された
反対導電型領域とし、第１の電源より低電位の第２の電
源に接続された第１通電電極、第２通電電極、ゲート電
極を有する第２導電型の第３FETと、 第３FETの第１通電電極に接続された第１通電電極、第
３FETのゲート電極に接続された第２通電電極、第３FET
の第２通電電極に接続されたゲート電極を有する第２導
電型の第４FETと、を有し、しかも第３、第４FETの第２
通電電極に隣接する半導体領域を第２の電源に接続され
た反対導電型領域とし、 第１FETの第２通電電極と第３FETの第２通電電極の間に
接続された第１ダイオードと、 第２FETの第２通電電極と第４FETの第２通電電極の間に
接続された第２ダイオードと、 第１FETのゲート電極と第２FETのゲート電極の間に接続
された、 ｛Ｃ０１・｜ΔＶ｜−｜Ｉ１−ＩＤ｜・Δｔα｝／Ｃ１
＞ＶＴＨ を満たす容量値Ｃ０１の第１の容量と、第３FETのゲー
ト電極と第４FETのゲート電極の間に接続された、 ｛Ｃ０１・｜ΔＶ｜−｜Ｉ２−ＩＤ｜・Δｔα｝／Ｃ２
＞ＶＴＨ を満たす容量値Ｃ０２の第２の容量を備え（ただしΔ
Ｖ：アルファ粒子等の影響による容量の一方の端子の電
位変化、Δｔα：アルファ粒子等による生成電流のうち
無視できない初期の大電流流入時間、Ｉ１，Ｉ２，
ＩＤ：それぞれΔｔαの間に第１導電型FET、第２導電
型FET、ダイオードに流れる電流、Ｃ１，Ｃ２：それぞ
れ第１、第２の容量の他方の端子に接続される全容量の
うち大きい方、ＶＴＨ：ダイオードのしきい値電圧）た
ことを特徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136130A JPH065714B2 (ja) | 1983-07-26 | 1983-07-26 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136130A JPH065714B2 (ja) | 1983-07-26 | 1983-07-26 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6028262A JPS6028262A (ja) | 1985-02-13 |
| JPH065714B2 true JPH065714B2 (ja) | 1994-01-19 |
Family
ID=15168006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58136130A Expired - Lifetime JPH065714B2 (ja) | 1983-07-26 | 1983-07-26 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065714B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141991A (ja) * | 1988-11-21 | 1990-05-31 | Nec Corp | 半導体記憶回路及び半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE444484B (sv) * | 1979-02-26 | 1986-04-14 | Rca Corp | Integrerad kretsanordning innefattande bl a en minnescell med en forsta och en andra inverterare |
| JPS55158659A (en) * | 1979-05-30 | 1980-12-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory storage |
| JPS56107575A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Manufacture of semicondutor device |
-
1983
- 1983-07-26 JP JP58136130A patent/JPH065714B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6028262A (ja) | 1985-02-13 |
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