JPH065732B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH065732B2 JPH065732B2 JP61124816A JP12481686A JPH065732B2 JP H065732 B2 JPH065732 B2 JP H065732B2 JP 61124816 A JP61124816 A JP 61124816A JP 12481686 A JP12481686 A JP 12481686A JP H065732 B2 JPH065732 B2 JP H065732B2
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Description
【発明の詳細な説明】 〔概要〕 本発明の半導体装置は、半導体基板１の表面に形成さ
れ、該半導体基板１表面に貫通するコンタクトホール
５，６を選択的に有してなる層間絶縁膜４と、該コンタ
クトホール５，６を通して、露出した前記半導体基板１
上から該層間絶縁膜４上まで略一様な厚さで延在して被
着形成され、前記半導体基板１表面の少なくとも露出面
における導電型と同じ導電型に不純物が添加されてなる
シリコン配線層８と、前記層間絶縁膜４上に被着形成さ
れた該シリコン配線層８表面と略同一面に表面が位置す
るように、該コンタクトホール５，６の形状を反映して
できる凹部を埋め込んでＣＶＤ形成され、かつシリコン
を含有する材料であって前記不純物を含有しない材料か
らなる埋め込み層１０と、該埋め込み層１０と前記シリ
コン配線層８とがつくる平坦面上に被着形成されるアル
ミニウム含有配線層１２とを有することを特徴とする。
本発明によれば、埋め込み層１０がＣＶＤ形成によりコ
ンタクトホール５，６の凹部に確実に埋め込まれている
ので、その上に形成されるアルミニウム含有配線層１２
の断線不良等を防止することが可能となる。また、アル
ミニウム含有配線層１２の半導体基板１とのコンタクト
はステップカバレッジの良好なシリコン配線層８を介し
て行われるので、コンタクトホール５，６の段差部での
断線を防止することができる。また、半導体基板１とア
ルミニウム含有配線層１２は直接コンタクトしないの
で、共晶によるスパイクの発生も防止することができ
る。また、埋め込み層１０としてシリコン配線層８と異
なる性質を有する材料を用いているので、埋め込み層１
０を形成するために、エッチバックを行う際、シリコン
配線層８をエッチングストッパとして機能させて、所望
の膜厚の埋め込み層１０を精度良く残存することができ
る。しかも、シリコン配線層８には不純物が添加されて
いるので、シリコン配線層８の一層の低抵抗化を図るこ
とができる。更に、配線はシリコン配線層８，高融点金
属膜等１１及びアルミニウム含有配線層１２からなる積
層配線となっているので、配線抵抗を低くすることがで
きるとともに、例えばエレクトロマイグレーション等に
よりアルミニウム含有配線層１２が断線しても配線全体
の断線を防止することができる。また、シリコン配線層
８とアルミニウム含有配線層１２との間にバリア膜１１
が形成されているので、シリコン配線層８とアルミニウ
ム含有配線層１２が反応してアルミニウム含有配線層１
２が欠損することがないようにし、更に配線の信頼性の
向上を図っている。DETAILED DESCRIPTION OF THE INVENTION [Outline] A semiconductor device of the present invention is an interlayer insulating film formed on the surface of a semiconductor substrate 1 and selectively having contact holes 5 and 6 penetrating the surface of the semiconductor substrate 1. 4 and the semiconductor substrate 1 exposed through the contact holes 5 and 6
A silicon wiring which is formed to extend from above to above the interlayer insulating film 4 with a substantially uniform thickness, and which is doped with impurities of the same conductivity type as at least the exposed surface of the surface of the semiconductor substrate 1. A recess formed by reflecting the shapes of the contact holes 5 and 6 is buried so that the surface of the layer 8 and the surface of the silicon wiring layer 8 formed on the interlayer insulating film 4 are substantially flush with each other. Which is formed by CVD and which is made of a material containing silicon and does not contain the impurities, and aluminum deposited on a flat surface formed by the buried layer 10 and the silicon wiring layer 8. It is characterized by having the containing wiring layer 12.
According to the present invention, since the buried layer 10 is surely buried in the concave portions of the contact holes 5 and 6 by the CVD formation, the aluminum-containing wiring layer 12 formed thereon is formed.
It is possible to prevent the disconnection failure of the. Further, since the aluminum-containing wiring layer 12 is contacted with the semiconductor substrate 1 through the silicon wiring layer 8 having a good step coverage, it is possible to prevent disconnection at the step portion of the contact holes 5, 6. Further, since the semiconductor substrate 1 and the aluminum-containing wiring layer 12 do not directly contact with each other, it is possible to prevent the generation of spikes due to eutectic. In addition, since the material having a property different from that of the silicon wiring layer 8 is used as the buried layer 10, the buried layer 1
When etching back is performed to form 0, the silicon wiring layer 8 can function as an etching stopper so that the buried layer 10 having a desired film thickness can be left with high accuracy. Moreover, since impurities are added to the silicon wiring layer 8, the resistance of the silicon wiring layer 8 can be further reduced. Furthermore, since the wiring is a laminated wiring including the silicon wiring layer 8, the refractory metal film 11 and the like and the aluminum-containing wiring layer 12, the wiring resistance can be reduced and the aluminum-containing wiring layer can be formed by, for example, electromigration. Even if the wire 12 is broken, it is possible to prevent the wire from being broken. Further, the barrier film 11 is provided between the silicon wiring layer 8 and the aluminum-containing wiring layer 12.
Since the silicon-containing wiring layer 8 and the aluminum-containing wiring layer 12 react with each other, the aluminum-containing wiring layer 1
2 is prevented from being lost, and the reliability of the wiring is further improved.
本発明は半導体装置に関するものであり、更に詳しく言
えば絶縁膜のコンタクトホールにおける配線の構造に関
するものである。The present invention relates to a semiconductor device, and more specifically to a wiring structure in a contact hole of an insulating film.
第３図は従来例に係る絶縁膜のコンタクトホールにおけ
る配線の構造を示す断面図である。３１はＰ型Ｓｉ基
板，３２はＰ型Ｓｉ基板３１上に形成されたＮ型不純物
領域であり、３３は膜厚が約１μｍのSiO2膜である。ま
た３４は配線用のＡｌ膜であり、コンタクトホール３５
を介してＮ型不純物領域３２に接触している。FIG. 3 is a sectional view showing a structure of wiring in a contact hole of an insulating film according to a conventional example. 31 P-type S i substrate, 32 is an N-type impurity region formed on a P-type S i substrate 31, 33 has a thickness of a S i O 2 film of about 1 [mu] m. Further, 34 is an Al film for wiring, and a contact hole 35
Is in contact with the N-type impurity region 32.
しかしＡｌ膜、特にスパッタ技術により形成されるＡｌ
膜はステップカバーレッジが良くないため、コンタクト
ホールの段差部でＡｌ膜の断線不良を起こし、半導体基
板との電気的接続が得られなくなる場合がある。However, Al film, especially Al formed by sputtering technique
Since the step coverage of the film is not good, disconnection failure of the Al film may occur at the step portion of the contact hole, and electrical connection with the semiconductor substrate may not be obtained.
またＡｌ膜３４がＰ型Ｓｉ基板３１とコンタクトする部
分においてＡｌとＳｉが共晶して基板内にスパイクが発
生し、これによりショート不良を起こす場合がある。こ
の場合Ａｌ膜３４とＰ型Ｓｉ基板３１との間に多結晶Ｓ
ｉ膜（不図示）を形成してこれを防止する方法もある
が、この場合にもＡｌ膜３４の段差部での断線不良を防
止できないという問題がある。更にこの段差を解消する
ため、コンタクト窓を多結晶Ｓｉ膜で完全に埋めて平坦
化する試みが種々なされているが、中央部に「鬆」が残
ったり、平坦化工程が難しい等から単に多結晶Ｓｉ膜を
埋め込む手法は殆ど実用されていない。The spike is generated in the substrate by eutectic Al and S i is the portion where the Al film 34 is in contact with P-type S i substrate 31, thereby it may cause short circuits. In this case, the polycrystalline S is formed between the Al film 34 and the P-type Si substrate 31.
There is also a method of preventing this by forming an i film (not shown), but even in this case, there is a problem that the disconnection defect at the step portion of the Al film 34 cannot be prevented. Further, in order to eliminate this step, various attempts have been made to completely fill the contact window with the polycrystalline Si film and planarize it. However, since a "void" remains in the central portion or the planarization process is difficult, it is simply The method of embedding the polycrystalline Si film has hardly been put into practical use.
本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、製造の容易性を保持し、かつ配線の低抵抗化を
図りつつ、アロイスパイクの発生を防止し、かつアルミ
ニウム含有配線層のカバレージを改善することを可能と
する半導体装置の提供を目的とする。The present invention was created in view of the problems of the conventional example, while maintaining the easiness of manufacturing, and while reducing the resistance of the wiring, prevents the occurrence of alloy spikes, and aluminum-containing wiring layer An object of the present invention is to provide a semiconductor device capable of improving the coverage of the semiconductor device.
本発明は、第１図（ｆ）に示すように、半導体基板１の
表面に形成され、該半導体基板１表面に貫通するコンタ
クトホール５，６を選択的に有してなる層間絶縁膜４
と、該コンタクトホール５，６を通して、露出した前記
半導体基板１上から該層間絶縁膜４上まで略一様な厚さ
で延在して被着形成され、前記半導体基板１表面の少な
くとも露出面における導電型と同じ導電型に不純物が添
加されてなるシリコン配線層８と、前記層間絶縁膜４上
に被着形成された該シリコン配線層８表面と略同一面に
表面が位置するように、該コンタクトホール５，６の形
状を反映してできる凹部を埋め込んでＣＶＤ形成され、
かつシリコンを含有する材料であって前記不純物を含有
しない材料からなる埋め込み層１０と、該埋め込み層１
０と前記シリコン配線層８とがつくる平坦面上に被着形
成されるアルミニウム含有配線層１２とを有することを
特徴とする。The present invention, as shown in FIG. 1 (f), is an interlayer insulating film 4 formed on the surface of a semiconductor substrate 1 and selectively having contact holes 5 and 6 penetrating the surface of the semiconductor substrate 1.
Through the contact holes 5 and 6 and extending from the exposed semiconductor substrate 1 to the interlayer insulating film 4 with a substantially uniform thickness. So that the surface thereof is located in substantially the same plane as the surface of the silicon wiring layer 8 formed by adding impurities to the same conductivity type as that of 1. and the surface of the silicon wiring layer 8 deposited on the interlayer insulating film 4. CVD is formed by filling the recessed portion reflecting the shape of the contact holes 5, 6.
And a buried layer 10 made of a material containing silicon and not containing the impurities, and the buried layer 1.
0 and an aluminum-containing wiring layer 12 deposited and formed on a flat surface formed by the silicon wiring layer 8.
本発明によれば、第１図（ｆ）に示すように、半導体基
板１とのコンタクトは、ステップカバレッジの良好なシ
リコン配線層８により行われるので、コンタクトホール
５，６の段差部での断線を防止することができる。According to the present invention, as shown in FIG. 1 (f), since the contact with the semiconductor substrate 1 is made by the silicon wiring layer 8 having good step coverage, disconnection at the step portion of the contact holes 5, 6 is caused. Can be prevented.
また、半導体基板１とアルミニウム含有配線層１２は直
接コンタクトしないので、共晶によるスパイクの発生も
防止することができる。Further, since the semiconductor substrate 1 and the aluminum-containing wiring layer 12 do not directly contact with each other, it is possible to prevent the generation of spikes due to eutectic.
更に、コンタクトホール５，６の凹部はＣＶＤ形成され
た埋め込み層１０によって確実に埋められて平坦化され
ているので、この上及び層間絶縁膜４上に形成される配
線用のアルミニウム含有配線層１２の断線を防止するこ
とができる。Further, since the concave portions of the contact holes 5 and 6 are reliably filled and planarized by the buried layer 10 formed by CVD, the aluminum-containing wiring layer 12 for wiring formed on this and the interlayer insulating film 4 is formed. It is possible to prevent disconnection.
また、本発明では埋め込み層１０として不純物が添加さ
れたシリコン配線層８と異なる性質を有する材料、即
ち、シリコンを含有し、前記不純物を含有しない材料を
用いている。Further, in the present invention, a material having a property different from that of the impurity-added silicon wiring layer 8, that is, a material containing silicon and not containing the impurity is used as the buried layer 10.
従って、第１図（ｅ）に示すように、埋め込み層１０を
形成するために、エッチバックを行う際、シリコン配線
層８をエッチングストッパとして機能させ、埋め込み層
１０を確実に残存して平坦化を図ることができる。Therefore, as shown in FIG. 1 (e), when etching back is performed to form the buried layer 10, the silicon wiring layer 8 functions as an etching stopper, and the buried layer 10 is surely left and planarized. Can be achieved.
即ち、不純物添加のシリコン配線層８を被覆するよう
に、シリコン含有、かつ前記不純物非含有の材料からな
る埋め込み層１０用の膜、例えばSiO2膜をＣＶＤ形成し
た後、エッチバックを行うが、このエッチングの際、シ
リコン配線層８の構成物質（シリコン）が検出され、ま
た埋め込み層１０の構成物質（SiO2）が検出されなくな
った時点で、又はシリコン配線層８に添加された不純物
の検出された時点でエッチングをストップすることがで
きる。That is, a film for the buried layer 10 made of a material containing silicon and not containing the impurity, for example, a SiO 2 film is formed by CVD so as to cover the impurity-added silicon wiring layer 8, and then etch back is performed. During this etching, the constituent material (silicon) of the silicon wiring layer 8 is detected, and the constituent material (SiO 2 ) of the buried layer 10 is no longer detected, or the impurity added to the silicon wiring layer 8 is detected. The etching can be stopped at the point of time.
このように、本願発明によれば、コンタクトホール５，
６外のシリコン配線層８上のSiO2膜を容易に選択的にエ
ッチング・除去することができるので、コンタクトホー
ル５，６内の埋め込みが確実になる。Thus, according to the present invention, the contact holes 5,
Since the SiO 2 film on the silicon wiring layer 8 outside 6 can be easily and selectively etched and removed, the contact holes 5 and 6 can be reliably filled.
また、シリコン配線層８には不純物が添加されているの
で、シリコン配線層８の一層の低抵抗化を図ることがで
きる。Further, since impurities are added to the silicon wiring layer 8, the resistance of the silicon wiring layer 8 can be further reduced.
更に、第１図（ｆ）に示すように、層間絶縁膜４上には
シリコン配線層８，バリア膜１１及びアルミニウム含有
配線層１２からなる積層配線となっているので、配線抵
抗を低くすることができるとともに、例えばエレクトロ
マイグレーション等によりアルミニウム含有配線層１２
が断線しても配線全体としては断線とならず、信頼性が
向上する。Further, as shown in FIG. 1 (f), the wiring resistance is lowered because the wiring is a laminated wiring including the silicon wiring layer 8, the barrier film 11 and the aluminum-containing wiring layer 12 on the interlayer insulating film 4. And the aluminum-containing wiring layer 12 is formed by, for example, electromigration.
Even if the wire is broken, the wire is not broken as a whole and reliability is improved.
また、シリコン配線層８とアルミニウム含有配線層１２
との間にバリア膜１１が形成されているので、シリコン
配線層８とアルミニウム含有配線層１２が反応してアル
ミニウム含有配線層１２が欠損するのを防止することが
できる。In addition, the silicon wiring layer 8 and the aluminum-containing wiring layer 12
Since the barrier film 11 is formed between and, it is possible to prevent the silicon wiring layer 8 and the aluminum-containing wiring layer 12 from reacting with each other and damaging the aluminum-containing wiring layer 12.
〔実施例〕 次に図を参照しながら本発明の実施例に係る半導体装置
の製造方法について説明する。第１図は（ａ）〜（ｆ）
は本発明の実施例に係る半導体装置の各製造工程におけ
る断面図である。[Embodiment] Next, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows (a) to (f).
3A to 3C are cross-sectional views in each manufacturing process of a semiconductor device according to an example of the present invention.
(1)第１図（ａ）に示すように、通常の製造技術により
Ｎ型Ｓｉ基板１上にＮ型不純物領域２およびＰ型不純物
領域３が形成されており、またＮ型Ｓｉ基板１上に形成
されたSiO2膜（層間絶縁膜）４にコンタクトホール５，
６が形成される。(1) As shown in FIG. 1 (a), conventional manufacturing techniques N-type impurity region 2 and the P-type impurity region 3 is formed on the N-type S i substrate 1 by, also N-type S i substrate S i O 2 film (interlayer insulating film) 4 in the contact hole 5 formed on 1,
6 is formed.
(2)次にＣＶＤ法により、同図（ｂ）に示すように膜厚
が約２０００Åのノンドープの多結晶Ｓｉ膜７を形成す
る。(2) then by CVD, the film thickness as shown in FIG. (B) forms a non-doped polycrystalline S i layer 7 of approximately 2000 Å.
(3)次いでコンタクトホール５の側に形成されている多
結晶Ｓｉ膜にはリンイオン（Ｐ＋）を、一方コンタクト
ホール６の側に形成されている多結晶Ｓｉ膜にはボロン
イオン（Ｂ＋）を打ち込み、その後アニーリングを行う
ことにより打ち込みイオンを活性化してＮ型多結晶Ｓｉ
膜（シリコン配線層）８とＰ型多結晶Ｓｉ膜（シリコン
配線層）９とを形成する。(3) then phosphorus ions (P +) the polycrystalline S i film formed on the side of the contact hole 5, whereas the polycrystalline S i film formed on the side of the contact hole 6 boron ions (B + ) And then annealing is performed to activate the implanted ions, thereby N-type polycrystalline S i
Film (silicon wiring layer) 8 and the P-type polycrystalline S i film (silicon wiring layer) to form the 9.
これによりＮ型多結晶Ｓｉ膜８とＮ型不純物領域２、ま
たＰ型多結晶Ｓｉ膜９とＰ型不純物領域３とのコンタク
トがオーミックなものとなる（同図（ｃ））。As a result, the contact between the N-type polycrystalline S i film 8 and the N-type impurity region 2 and between the P-type polycrystalline S i film 9 and the P-type impurity region 3 becomes ohmic (FIG. 6C).
(4)次に同図（ｄ）に示すように、ＣＶＤ法によりSiO2
膜（埋め込み層）１０を十分厚く形成する。(4) Then, as shown in FIG. (D), S i O 2 by CVD
The film (buried layer) 10 is formed sufficiently thick.
(5)その後、同図（ｅ）に示すようにSiO2膜１０をエッ
チバックし、多結晶Ｓｉ膜８、９の表面が現われたとこ
ろでエッチングを停止する。このとき、埋め込み層とし
て多結晶Ｓｉ膜８，９と異なる性質を有する材料、SiO2
膜１０を用いているので、多結晶Si膜８，９がエッチン
グストッパとして機能する。即ち、多結晶Si膜８，９を
被覆して形成された埋め込み層となるSiO2膜１０をエッ
チバックする際、Ｓｉが検出され、かつ酸素が検出され
なくなった時点でエッチングをストップすることによ
り、コンタクトホール５，６外の多結晶Si膜８，９上の
SiO2膜１０を選択的にエッチング・除去することができ
るので、コンタクトホール５，６の凹部が完全に埋め込
まれる。(5) Then, the S i O 2 film 10 as shown in FIG. (E) is etched back, to stop the etching at the surface of the polycrystalline S i films 8 and 9 appeared. At this time, as a buried layer, a material having a property different from that of the polycrystalline Si films 8 and 9, SiO 2
Since the film 10 is used, the polycrystalline Si films 8 and 9 function as etching stoppers. That is, when etching back the SiO 2 film 10 which is to be the buried layer formed by covering the polycrystalline Si films 8 and 9, the etching is stopped when Si is detected and oxygen is not detected. , On the polycrystalline Si films 8 and 9 outside the contact holes 5 and 6
Since the SiO 2 film 10 can be selectively etched and removed, the concave portions of the contact holes 5 and 6 are completely filled.
(6)次に同図（ｆ）に示すように、ＣＶＤ法又はスパッ
タ法によりバリア膜としてのWSi2膜１１を形成する。次
いでＡｌ膜１２を全面に形成した後に該Ａｌ膜１２およ
びその下のWSi2膜１１および多結晶Ｓｉ膜８，９を順次
パターニングして積層配線を形成する。(6) Next, as shown in FIG. 6F , the WS i2 film 11 as a barrier film is formed by the CVD method or the sputtering method. Then forming a laminated wiring are sequentially patterning the Al film 12 and the underlying WS i2 film 11 and the polycrystalline S i films 8 and 9 after the formation of the Al film 12 on the entire surface.
このように本発明の実施例によればコンタクトホールの
凹部はSiO2膜１０によって埋め込まれているので、コン
タクトホールの段差部におけるＡｌ膜１２の断線を防止
することができる。またＮ型Ｓｉ基板１とＡｌ膜１２は
多結晶Ｓｉ膜８，９を介して接続されているのでスパイ
クが発生せず、従ってショート不良を防止することがで
きる。さらに多結晶Ｓｉ膜８，９はステップカバーレッ
ジが良好であるから、コンタクトホールの段差部におい
て断線することはない。このためＡｌ膜１２は多結晶Ｓ
ｉ膜８，９を介してＮ型Ｓｉ基板１上の不純物領域２，
３との確実なコンタクトが保証される。また配線はＡｌ
膜１２，WSi2膜１１，多結晶Ｓｉ膜８，９からなる積層
配線構造となっているので配線抵抗を低くすることがで
きるとともに、エレクロマイグレーションによりＡｌ膜
１１が万一断線したとしても配線全線としては断線しな
いので、信頼性の向上を図ることができる。また多結晶
Ｓｉ膜８，９とＡｌ膜１２との間にはバリア膜としての
WSi2膜が形成されているので、多結晶Ｓｉ膜とＡｌが反
応してＡｌ膜が欠損し、断線不良となることを防止する
ことができる。Since the recess in the contact hole according to an embodiment of the present invention is embedded by S i O 2 film 10, it is possible to prevent disconnection of the Al film 12 in the step portion of the contact hole. Further, since the N-type Si substrate 1 and the Al film 12 are connected to each other through the polycrystalline Si films 8 and 9, no spikes are generated, so that a short circuit defect can be prevented. Since further polycrystalline S i layer 8,9 has good step coverage, is not to be disconnected at the step portion of the contact hole. Therefore, the Al film 12 is made of polycrystalline S
Impurity regions 2 on the N-type Si substrate 1 through the i films 8 and 9
Secure contact with 3 is guaranteed. The wiring is Al
Film 12, WS i2 film 11, it is possible to reduce the wiring resistance because a laminated wiring structure of a polycrystalline S i films 8 and 9, even the Al film 11 by Jer black migration is unlikely disconnected Since the whole wiring is not broken, the reliability can be improved. In addition, as a barrier film between the polycrystalline Si films 8 and 9 and the Al film 12.
Since the WS i2 film is formed, it is possible to prevent the polycrystalline S i film and Al from reacting with each other and causing the Al film to be damaged, resulting in disconnection failure.
なお実施例ではコンタクトホールの凹部を埋め込む埋め
込み層としてＣＶＤ法により形成されるSiO2膜１０を用
いたが、ＰＳＧ膜であってもよい。この場合はＰＳＧ膜
にはリンが添加されているので、Ｐ型多結晶Ｓｉ膜９に
添加されたボロンが検出されたときにエッチバックを停
止する。また、ＰＳＧ膜を形成した後にアニール処理を
施すことによりＰＳＧ膜の一層の平坦化が可能であるか
ら、コンタクトホール部におけるエッチバック後の平坦
化も容易となる。Although using a S i O 2 film 10 formed by CVD as an embedded layer embedding recess of the contact holes in the embodiment, may be a PSG film. In this case, since phosphorus is added to the PSG film, the etchback is stopped when the boron added to the P-type polycrystalline Si film 9 is detected. Further, since the PSG film can be further flattened by performing the annealing treatment after forming the PSG film, the flattening after the etch back in the contact hole portion becomes easy.
また実施例ではバリア膜としてWSi2膜１２を用いたが、
Ｗ膜，Ｍｏ膜，Ｔｉ膜などの高融点金属膜、MoSi2膜，T
iSi2膜などの他のシリサイド膜、あるいはTiN膜などの
ナイトライド膜であってもよい。In the embodiment, the WS i2 film 12 is used as the barrier film,
Refractory metal film such as W film, Mo film, T i film, Mo S i2 film, T
i S i2 other silicide film such as film or it may be a nitride film such as T i N film.
第２図は本発明の別の実施例に係る半導体装置の製造工
程を示す図である。なお第１図の製造工程と共通する工
程については説明を省略する。FIG. 2 is a diagram showing a manufacturing process of a semiconductor device according to another embodiment of the present invention. The description of the steps common to the manufacturing steps of FIG. 1 will be omitted.
(1)第１図（ｃ）に示す工程の後、第２図（ａ）に示す
ように薄いSiO2膜（埋め込み層）２１（例えば膜厚２０
０Å）を形成する。(1) after the step shown in FIG. 1 (c), a thin S i O 2 film as shown in FIG. 2 (a) (buried layer) 21 (thickness, for example 20
0Å) is formed.
(2)この後に第２図（ｄ）に示すようにノンドープの多
結晶Ｓｉ膜（埋め込み層）２２を厚く形成する。(2) polycrystalline S i layer (buried layer) of undoped, as shown in FIG. 2 (d) After the 22 to the thick.
(3)次いで第２図（ｃ）に示すように、多結晶Ｓｉ膜２
２をエッチバックする。このときSiO2膜２１は多結晶Ｓ
ｉ膜２２のエッチングのストップエンドとなるので、エ
ッチングの制御が容易となる。(3) Then, as shown in FIG. 2 (c), the polycrystalline Si film 2 is formed.
Etch back 2. S i O 2 film 21 at this time is polycrystalline S
Since it serves as a stop end for the etching of the i film 22, it is easy to control the etching.
(4)次に第２図（ｄ）に示すように、SiO2膜２１を除去
する。このとき、埋め込み層としてのノンドープ多結晶
Ｓｉ膜２２の表面は層間絶縁膜としてのSiO2膜４上の多
結晶Ｓｉ膜８，９の表面よりも、略除去されたSiO2膜２
１の膜厚程度突出する。次いで、WSi2膜（バリア膜）２
３およびＡｌ膜（アルミニウム含有配線層）２４を全面
に形成し、さらにＡｌ膜２４，WSi2膜２３および多結晶
Ｓｉ膜８、９をパターニングすることにより積層構造の
配線を形成する。(4) Next, as shown in FIG. 2 (d), to remove the S i O 2 film 21. At this time, than non-doped multiple-surface of the crystal Si layer 22 is the surface of the polycrystalline Si film 8 and 9 on the SiO 2 film 4 as an interlayer insulating film as the buried layer, the SiO 2 film 2, which is substantially removed
About 1 film thickness. Next, WS i2 film (barrier film) 2
3 and an Al film (aluminum-containing wiring layer) 24 are formed on the entire surface, and the Al film 24, the WS i2 film 23 and the polycrystalline S i films 8 and 9 are patterned to form a wiring having a laminated structure.
この半導体装置も第１図の実施例に係る半導体装置と同
様の効果を得ることができる。This semiconductor device can also obtain the same effects as the semiconductor device according to the embodiment of FIG.
なお埋め込み層として多結晶Ｓｉ膜２２の代わりに非晶
質Ｓｉ膜を用いてもよい。この場合、非晶質Ｓｉ膜の成
長効率が多結晶Ｓｉ膜のそれよりも高いので、工程時間
が短くなる効果がある。An amorphous Si film may be used as the burying layer instead of the polycrystalline Si film 22. In this case, since the growth efficiency of the amorphous Si film is higher than that of the polycrystalline Si film, there is an effect that the process time is shortened.
以上説明したように、本発明によればコンタクトホール
の段差部における配線用金属膜の断線を防止することが
できるとともに、配線用金属膜と半導体基板とのコンタ
クトをステップカバーレッジの良好なシリコン配線層を
介して行うので、確実なコンタクトが保証される。ま
た、埋め込み層としてシリコン配線層と異なる性質を有
する材料を用いているので、埋め込み層を形成するため
に、エッチバックを行う際、シリコン配線層をエッチン
グストッパとして機能させ、コンタクトホール内に埋め
込み層を容易に、かつ確実に形成することができる。As described above, according to the present invention, it is possible to prevent the disconnection of the wiring metal film in the step portion of the contact hole, and to make the contact between the wiring metal film and the semiconductor substrate a silicon wiring with good step coverage. As it is done through layers, reliable contact is guaranteed. In addition, since the material having a property different from that of the silicon wiring layer is used for the buried layer, the silicon wiring layer functions as an etching stopper when etching back to form the buried layer, and the buried layer is formed in the contact hole. Can be formed easily and surely.
しかも、シリコン配線層には不純物が添加されているの
で、シリコン配線層の一層の低抵抗化を図ることができ
る。またアルミニウム含有配線層とシリコン配線層の積
層構造の配線によって、配線の断線を少なくするととも
に配線抵抗の抵抗値を低くすることができる。さらにバ
リア膜によってシリコン配線層とアルミニウム含有配線
層との反応を防止することができるので、信頼性の高い
配線を得ることが可能となる。Moreover, since impurities are added to the silicon wiring layer, the resistance of the silicon wiring layer can be further reduced. Further, the wiring having the laminated structure of the aluminum-containing wiring layer and the silicon wiring layer can reduce the disconnection of the wiring and reduce the resistance value of the wiring resistance. Further, since the barrier film can prevent the reaction between the silicon wiring layer and the aluminum-containing wiring layer, it is possible to obtain a highly reliable wiring.
第１図は本発明の実施例に係る半導体装置の製造工程を
説明する断面図、 第２図は本発明の別の実施例に係る半導体装置の製造工
程を説明する断面図、 第３図は従来例の半導体装置の断面図である。 （符号の説明） １…Ｎ型Ｓｉ基板、 ２，３２…Ｎ型不純物領域、 ３…Ｐ型不純物領域、 ４，１０，２１，３３…SiO2膜、 ５，６，３５…コンタクトホール、 ７，２２…ノンドープ多結晶Ｓｉ膜、 ８…Ｎ型多結晶Ｓｉ膜（シリコン配線層）、 ９…Ｐ型多結晶Ｓｉ膜（シリコン配線層）、 １１，２３…WSi2膜、 １２，２４，３４…Ａｌ膜（アルミニウム含有配線
層）、 ３１…Ｐ型Ｓｉ基板。FIG. 1 is a sectional view illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a sectional view illustrating a manufacturing process of a semiconductor device according to another embodiment of the present invention, and FIG. It is sectional drawing of the semiconductor device of a prior art example. (Reference Numerals) 1 ... N-type S i substrate, 2, 32 ... N-type impurity region, 3 ... P-type impurity region, 4,10,21,33 ... S i O 2 film, 5,6,35 ... Contacts Hall, 7, 22 ... undoped polycrystalline S i layer, 8 ... N-type polycrystalline S i film (silicon wiring layer), 9 ... P-type polycrystalline S i film (silicon wiring layer), 11, 23 ... WS i2 film , 12,24,34 ... Al film (an aluminum-containing wiring layer), 31 ... P-type S i substrate.
Claims (5)
導体基板（１）表面に貫通するコンタクトホール（５，
６）を選択的に有してなる層間絶縁膜（４）と、該コン
タクトホール（５，６）を通して、露出した前記半導体
基板（１）上から該層間絶縁膜（４）上まで略一様な厚
さで延在して被着形成され、前記半導体基板（１）表面
の少なくとも露出面における導電型と同じ導電型に不純
物が添加されてなるシリコン配線層（８）と、 前記層間絶縁膜（４）上に被着形成された該シリコン配
線層（８）表面と略同一面に表面が位置するように、該
コンタクトホール（５，６）の形状を反映してできる凹
部を埋め込んでＣＶＤ形成され、かつシリコンを含有す
る材料であって前記不純物を含有しない材料からなる埋
め込み層（１０）と、 該埋め込み層（１０）と前記シリコン配線層（８）とが
つくる平坦面上に被着形成されるアルミニウム含有配線
層（１２）とを有する半導体装置。1. A contact hole (5) formed on the surface of a semiconductor substrate (1) and penetrating the surface of the semiconductor substrate (1).
Through the contact holes (5, 6) through the contact hole (5, 6) and the interlayer insulating film (4) selectively having 6), the exposed semiconductor substrate (1) to the interlayer insulating film (4) are substantially uniform. A silicon wiring layer (8), which is formed by extending with a uniform thickness and is doped with impurities of the same conductivity type as at least the exposed surface of the semiconductor substrate (1), and the interlayer insulating film. (4) CVD is performed by embedding a recess formed by reflecting the shape of the contact hole (5, 6) so that the surface of the silicon wiring layer (8) deposited on the surface is substantially flush with the surface of the silicon wiring layer (8). A buried layer (10) which is formed and is made of a material containing silicon and not containing the impurities, and is deposited on a flat surface formed by the buried layer (10) and the silicon wiring layer (8). Aluminum-containing wiring layer formed 12) a semiconductor device having a.
プされた多結晶シリコン膜又はシリサイド膜であること
を特徴とする特許請求の範囲第１項に記載の半導体装
置。2. The semiconductor device according to claim 1, wherein the silicon wiring layer (8) is a polycrystalline silicon film doped with impurities or a silicide film.
又はＰＳＧ膜からなることを特徴とする特許請求の範囲
第１項又は第２項に記載の半導体装置。3. The semiconductor device according to claim 1, wherein the buried layer (10) is made of a silicon oxide film or a PSG film.
と該シリコン酸化膜の上に形成された多結晶シリコン膜
又はシリコン酸化膜と該シリコン酸化膜の上に形成され
た非晶質シリコン膜からなることを特徴とする特許請求
の範囲第１項又は第２項に記載の半導体装置。4. The buried layer (10) is a silicon oxide film and a polycrystalline silicon film formed on the silicon oxide film or a silicon oxide film and an amorphous silicon film formed on the silicon oxide film. The semiconductor device according to claim 1, wherein the semiconductor device comprises:
記シリコン配線層（８）及び前記埋め込み層（１０）と
の間に高融点金属膜，高融点金属膜のシリサイド膜又は
高融点金属膜のナイトライド膜からなるバリア膜（１
１）が介在されてなることを特徴とする特許請求の範囲
第１項乃至第４項のいずれかに記載の半導体装置。5. A refractory metal film, a refractory metal silicide film or a refractory metal film is provided between the aluminum-containing wiring layer (12) and the silicon wiring layer (8) and the buried layer (10). Barrier film consisting of nitride film (1
The semiconductor device according to any one of claims 1 to 4, wherein 1) is interposed.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124816A JPH065732B2 (en) | 1986-05-30 | 1986-05-30 | Semiconductor device |
| KR1019870004069A KR900003618B1 (en) | 1986-05-30 | 1987-04-28 | Semiconductor device and manufacturing method |
| US07/049,917 US4833519A (en) | 1986-05-30 | 1987-05-15 | Semiconductor device with a wiring layer having good step coverage for contact holes |
| DE8787107759T DE3772111D1 (en) | 1986-05-30 | 1987-05-27 | SEMICONDUCTOR DEVICE WITH PATTERN THAT HAS GOOD EDGE CLOTHING TO THE CONTACT HOLES. |
| EP87107759A EP0249780B1 (en) | 1986-05-30 | 1987-05-27 | Semiconductor device with a wiring layer having a good step coverage at contact holes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124816A JPH065732B2 (en) | 1986-05-30 | 1986-05-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281468A JPS62281468A (en) | 1987-12-07 |
| JPH065732B2 true JPH065732B2 (en) | 1994-01-19 |
Family
ID=14894823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61124816A Expired - Lifetime JPH065732B2 (en) | 1986-05-30 | 1986-05-30 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065732B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682659B2 (en) * | 1988-02-19 | 1994-10-19 | 株式会社東芝 | Wiring structure of semiconductor integrated circuit |
| JPH0373531A (en) * | 1989-08-14 | 1991-03-28 | Nec Corp | Manufacture of semiconductor device provided with multilayer wiring structure |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5874037A (en) * | 1981-10-29 | 1983-05-04 | Nec Corp | Preparation of semiconductor device |
| JPS6074675A (en) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | Semiconductor device |
-
1986
- 1986-05-30 JP JP61124816A patent/JPH065732B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62281468A (en) | 1987-12-07 |
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