JPH0658629B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はマイクロコンピュータの処理方式に係り、特に
マイクロプログラム制御方式のマイクロコンピュータに
好適な命令解読方式を具備するデータ処理装置に関す
る。

〔発明の背景〕

マイクロコンピュータの分野では、高集積化に伴ない論
理の複雑さが生じるため、規則的な構造の論理回路によ
って集積回路を実現する方法が主流になりつつある。そ
の１つがマイクロプログラム制御方式である。マイクロ
プログラム制御方式のデータ処理装置としては、命令語
からマイクロプログラムＲＯＭのアドレスを生成する命
令デコーダを用いて構成されているものが一般的であ
る。この命令デコーダを省略したマイクロプログラム制
御方式が特開昭５７−２０３１４１号公報に記載されて
いるが、この方式は命令語を直接マイクロプログラムＲ
ＯＭのアドレス情報の一部に置数する為、命令語の語長
が８，１６，３２ビットと増大するにつれてマイクロプ
ログラムＲＯＭのアドレス長が命令語長と共に長くな
り、マイクロプログラムＲＯＭのアドレスデコーダが増
大するが、この点については特に配慮がなされていなか
った。

〔発明の目的〕 本発明の目的は、主記憶装置に格納された命令語を読み
出し、解読して実行するデータ処理装置において、種々
の命令形式に対応できる命令解読方式を備えたデータ処
理装置を提供することにある。

〔発明の概要〕

前記目的を達成する為、本発明では機械命令語をハード
ウェアの構成に適したオーソゴナルな中間機械語に再配
列し、これを実行するようにした命令解読方式を採る。

〔発明の実施例〕

以下に本発明の一実施例を図面に従って説明する。

第２図は本発明の一実施例を示すもので、一つの半導体
基板に構築されたシングルチップ・マイコン１０の構成
図であり、データ処理装置となる中央処理装置１０１を
核として、主記憶装置１０２，タイマ機能や入出力機能
を有する周辺装置１０３，ダイレクト・メモリ・アクセ
ス装置１０４，アドレス変換装置１０５から成る。第２
図中の破線で示したプロセッサ２０の部分は、第１図及
び第３図以降に詳細に説明する。

第１図は、本発明の一実施例を示すプロセッサ２０の部
分の構成図であり、命令語記憶・変換ユニット２０１，
マイクロプログラムＲＯＭ（Read Only Memory）を主要
素とするマイクロプログラム記憶・制御ユニット２０
２，デコーダユニット２０３，演算ユニット２０４，バ
スインタフェースユニット２０５，読み出しと書き込み
が可能な第１の主記憶装置２０６，読み出しが可能な第
２の主記憶装置２０７，アドレスの入出力バッファ２０
８２，データの入出力バッファ２０８３，クロック供給
及び電源供給バッファ２０８４，アドレス・データ・ク
ロック，電源以外の信号でプロセッサ２０の部分と第２
図に於ける他の装置１０３，１０４，１０５等とを結ぶ
信号線の入出力バッファ２０８１から成る。第１図によ
り、命令フェッチから実行までの動作を説明する。

（１）命令フェッチ バスインタフェースユニット２０５内のプログラム（命
令）フェッチ用レジスタ（命令アドレスレジスタ）の内
容がバス２１２を介してプロセッサ２０内の第１の主記
憶装置２０６，第２の主記憶装置２０７に印加される一
方、アドレスの入出力バッファ２０８２にも出力され、
プロセッサ２０外のバス２２２へ供給される。このアド
レスに対応した命令語が第１の主記憶装置２０６或は第
２の主記憶装置２０７からバス２１３へ印加されるか或
は、バス２２３，データの入出力バッファ２０８３を経
由して、バス２１３に印加される。バス２１３の内容は
命令語記憶・変換ユニット２０１に供給される。

（２）命令語記憶及び変換 命令語記憶・変換ユニット２０１に印加された命令語は
一時記憶されると共に解読され、マイクロプログラム記
憶・制御ユニット２０２の入力となる情報に変換され
る。

（３）マイクロ命令読出し マイクロプログラム記憶・制御ユニット２０２では、命
令語記憶・変換ユニット２０１で命令語から変換された
情報を必要に応じてバス２３１を介して入力し、マイク
ロ命令列としてバス２３２に出力する。

（４）マイクロ命令解読 マイクロプログラム記憶・制御ユニット２０２からバス
２３２を経由してマイクロ命令がデコーダユニット２０
３に印加されて解読され、演算ユニット２０４を直接制
御する信号群２３３及びバスインターフェースユニット
２０５を直接制御する信号群２３４が出力される。

（５）演算実行 演算ユニット２０４では、信号群２３３に従って所望の
データ演算を行なう。又、バスインタフェースユニット
２０５では、プロセッサ２０と他の装置間のデータ転送
やプロセッサ２０内でのデータ転送のタイミングの制御
をバス２１１，入出力バッファ２０８１，バス２２１及
び信号線２３５，２３６を介して行なう。

一方、バッファ２０８４に供給されたクロック及び電源
は信号線２１４を介して各ユニットへ供給される。

第３図は第１図の命令語記憶・変換ユニット２０１，マ
イクロプログラム記憶・制御ユニット２０２，デコーダ
ユニット２０３，演算ユニット２０４の構成の一例を示
したものである。バス２１３を経由して命令語記憶・変
換ユニット２０１に転送された命令語は命令語記憶手段
である命令語記憶部３０１に一時記憶されて命令解読手
段となる命令解読部３０２に転送される。

ここで、命令語記憶部３０１に読み込まれる命令語の代
表的な命令フォーマットの例を第４図に示す。

（１）演算命令 第１のオペランドコードで指定した第１のオペランドの
内容と第２のオペランドで指定した第２のオペランドの
内容を演算し、結果を第２オペランドの位置に格納す
る。オペレーションコード内の演算のタイプは算術演算
や論理演算等の演算の種類を規定する。

（２）分岐命令 オペレーションコード内の分岐条件で指定されたコンデ
ィションが満足した場合は第１のオペランドで指定する
オペランドの内容が示すプログラムアドレスに分岐す
る。コンディションが満足しない場合は次の命令語を実
行する。

（３）ビット操作命令 第２のオペランドコードで指定する第２オペランド内の
第１オペランドであるビット番号が示すビット位置の内
容をテストし、そのビットの状態を記憶する。テストの
後、そのビットの内容をオペレーションコード内のビッ
ト操作のタイプで示す動作（クリア，セット，チェン
ジ，テスト）を実行し、必要に応じ第２オペランドの対
応するビット位置に格納する。

上記命令語（１），（２），（３）は本来盛り込みたい
機能をある一定の規則に基づき、限定されたビット内に
おさめた結果、命令が一命令のビット長の制約からオー
ソゴナリティを犠性にして体系化している。

第３図に示す本実施例は、命令語記憶部３０１から読み
出した命令語を命令解読部３０２において解読し、命令
実行に必要な各種情報を完全なオーソゴナルコード体系
を有する命令（以下中間機械語と呼ぶ）に変換する。即
ち、実行されるべきオペレーションを指定するオペレー
ションコードと、オペランドを含む主記憶装置の位置を
識別するオペランド指定子を表現する情報ビットを独立
に持つ。変換後の中間機械語は記憶部３０３に格納さ
れ、マイクロプログラム記憶・制御ユニット２０２及び
デコーダユニット２０３へ行く。中間機械語のあるもの
は少なくとも１つのオペランド指定子を含んでおり、そ
のオペランド指定子が示すオペランドがソースオペラン
ドであるか、デスティネーションオペランドであかの情
報は、全てオペレーションコードに表現されている。
又、オペレーションコード及びオペランド指定子を表現
する情報において、マイクロプログラム記憶・制御ユニ
ット２０２で解読を必要とする情報３０３１以外の中間
機械語の各情報は、マイクロ命令のバス２３２で制御で
きるデコーダユニット２０３内の各デコーダ２０３１，
２０３２，２０３３，２０３４，２０３５の入力と１対
１に対応している（第３図）。デコーダユニット２０３
内の各種デコーダで生成された制御信号群２３３は演算
ユニット２０４を制御し、中間機械語が示す所望の演算
処理を実行する。

第５図は他の実施例を示すもので、命令語記憶部３０１
に一時記憶した命令語を解読し中間機械語を生成する命
令語解読部が２つ存在する場合の例を示している。

ユーザプログラムが格納されている主記憶装置に異なっ
た２種類の命令体系Ａ，Ｂで表現した命令語が格納され
ている場合、即ち２進の命令コードが同一であっても命
令の処理内容（命令機能）が異なっている時、命令体系
Ａの命令語を解読する命令解読部３０２と、命令体系Ｂ
の命令語を解読する命令解読部５０２とを備える。命令
解読部３０２で生成された情報は、バス３０２１を介し
てマルチプレクサ５０３に送られる。同様に命令解読部
５０２で生成された情報はバス５０２１を介してマルチ
プレクサ５０３に送られる。マルチプレクサ５０３は、
フリップ・フロップ５０４の内容に基づいてバス３０２
１の内容とバス５０２１の内容のいずれか一方を選択
し、記憶部３０３に格納する。この時２つの命令解読部
３０２，５０２は、命令体系Ａの命令コードで表現され
た命令の命令体系Ｂの命令コードで表現された命令の各
々の２進コードが異なっている場合でも命令の処理内容
が同じであれば、全く同一の中間機械語を生成する。即
ち、命令体系が異なった命令語であっても命令機能が同
じであれば、記憶部３０３に格納される情報が同じであ
ることから、中間機械語で制御されるプロセッサ２０内
の大部分のハードウェア５００（第２図では、命令語記
憶・変換ユニット２０１を除くプロセッサ２０内のハー
ドウェアを指す）は、命令体系が異なっていても共通に
制御できる。

一方、フリップ・フロップ５０４は、プロセッサ２０の
リセット時にあらかじめ定めておいた端子５０５に入力
された信号のレベルを制御手段となる制御回路５０６で
検出し、結果をセットできる構成となっている。端子５
０５は、アドレスバスの最下位ビットの端子と兼用して
いる。

第６図は他の実施例を示すもので、第５図で示すバス２
１３を介して命令語記憶部３０１に読み込む命令語と命
令解読部３０２及び命令解読部５０２で生成した記憶部
３０３に格納する中間機械語を主記憶装置６００に混在
して格納した場合の命令語記憶・変換ユニット２０１の
構成を示している。主記憶装置には２つの命令体系を有
する命令コードが格納されており、一方は命令語記憶部
３０１を経て命令解読部３０２で中間機械語に変換され
バス３０２１を経由してマルチプレクサ６０３で選択さ
れ記憶部３０３に格納され、他方は命令語記憶部６０
１、バス６０１１を経由してマルチプレクサ６０３で選
択され記憶部３０３に格納される。マルチプレクサ６０
３は、フリップ・フロップ６０４の内容に基づいて第１
のバスとなるバス３０２１の内容と第２のバスとなるバ
ス６０１１の内容のいずれか一方を選択する。又、主記
憶装置６００に格納する命令語には、マルチプレクサ６
０３を互いにスイッチできる命令が定義されており、、
該命令を実行すれば制御線６０４１を介してフリップ・
フロップ６０４を制御できる。一方、第７図に示す様
に、端子６０５に入力された信号のレベルを制御回路６
０６で検出することでフリップ・フロップ６０４を制御
しても良い。

マルチプレクサ６０３及び記憶部３０３は、命令語記憶
部６０１の内容をバイト（８ビット）単位で制御できる
構造になっており、命令語記憶部６０１を必要としない
応用例については、バス２１３のビット幅でマルチプレ
クサ６０３に入力できる構造となっている。

第８図は、第３図における命令語記憶・変換ユニット２
０１の機能を細分化したブロック図である。各ブロック
の特徴を次に示す。

（１）命令語記憶部３０１ 主記憶装置よりバス２１３を経由して読み出された命令
語を一時記憶するバッファ・メモリである。高速のパイ
プライン処理を可能とする為命令語の先読みがされる。

（２）コード照合手段８０２ 命令語によってオペレーションコードとオペランドコー
ドの配置が異なっている。この為、命令語記憶部３０１
よりバス３０１１に読み出した命令語をコード照合手段
８０２内にあらかじめ定義して置いたコードパターンと
照合しその一致を検出する。

（３）コード再配列情報記憶手段８０３ 命令語をオーソゴナルな命令フォーマットを有する中間
機械語に変換するためのコードの再配列情報を定義し記
憶する。定義した再配列情報は、コード照合手段８０２
からの信号８０２１に従って読み出されバス８０３１に
送られる。

（４）再配列手段８０４ バス３０１１を経由して入力された命令コードをオーソ
ゴナルな命令フォーマットを有する中間機械語に変換す
る為、バス８０３１の内容に従って命令コードの再配列
を行なう。変換後の中間機械語は、実行されるべきオペ
レーションを指定するオペレーションコードと、オペラ
ンドを含むメモリ位置を識別するオペランド指定子が各
々独立なビット位置に配列される。オペランドを必要と
しない命令を除くいくつかの命令は、少なくとも１つの
オペランド指定子を含んでいる。

第９図は第８図で示す命令語記憶・変換ユニットの一実
施例を示すもので、メモリ部となるファーストイン・フ
ァーストアウト（First-In First-Out）型メモリ９０１
（以下ＦＩＦＯと略す）及びＦＩＦＯ９０１の制御部で
ある制御回路９１１を主な構成要素とする命令語記憶部
３０１と、プログラマブル・ロジック・アレイ（Progra
mmable Logic Array；以下ＰＬＡと略す）を主な構成要
素とするコード照合手段８０２及びコード再配列情報記
憶手段８０３と、例えば、Metal-Oxide-Semiconductor
（以下ＭＯＳと略す）トランジスタを使用したスイッチ
アレイを主要素とする再配列情報手段８０４で構成して
いる。第９図に於けるａからＪまでの信号に関して、そ
のタイミングを基本クロックφ_１，φ_２と並置して第１
０図に示す。

まず、主記憶装置より読み出された命令はバスａを介し
て基本クロックφ_１のタイミングでデータバッファｂに
ラッチされる。ラッチされたデータは、基本クロックφ
_２のタイミングでバス２１３を介してＦＩＦＯ９０１に
転送される。この時、制御回路９１１はバス２１３より
データをＦＩＦＯに書き込む制御を信号線９１１０を介
して行なっている。同時にバスｃには実行すべき命令が
ＦＩＦＯ９０１より読み出されＦＩＦＯバッファ９２１
にラッチされる。コード照合手段８０２及びコード再配
列情報記憶手段８０３は、プリチャージ回路及びドライ
バを除けば全てＮＭＯＳトランジスタのみから構成され
るダイナミックＰＬＡ（９０２，９０３）で構成してい
る。従って入力ラッチ９１２及び出力ラッチ９１３，９
１４が付加されている。信号ｄがラッチ９１２に入力さ
れてから、ラッチ９１３の出力ｈ及びラッチ９１４の出
力ｉが決定するまでのタイミングは第１０図に示す通り
である。信号ｈは再配列前の命令コードであり、信号ｉ
は再配列情報である。再配列手段８０４では、信号ｉに
従って信号ｈの内容を配列し直すことで信号ｊを得る。

第１１図は、第９図の命令語記憶部３０１の詳細図であ
る。

ＦＩＦＯ９０１は１ポートのランダム・アクセス・メモ
リ〔（Randam Access Memory）（以下ＲＡＭと略す）〕
で構成されている。データ線１１００は基本クロックφ
_２の期間にプリチャージ回路によって充電されており、
基本クロックφ_２の期間にデータのアクセスを行なう様
になっている。センスアンプは、アクセスされたデータ
の増幅を行なう為に付加されておる。制御回路９１１
は、命令語をバス２１３よりＦＩＦＯ９０１に書き込む
際に書き込み位置を指定するライトポインタ（第１１図
ではＷＰで示す）、ＦＩＦＯ９０１に書き込まれた命令
語を読み出す際に読み出し位置を指定するリードポイン
タ（第１１図ではＲＰで示す）、及び前記各々のポイン
タの値を増加するインクリメンタで構成されている。

第１２図は第１１図で示す制御回路９１１の詳細な論理
回路図であり、ＦＩＦＯ９０１が８ワード（１ワードは
バス２１３のビット長に相当する）の場合、即ち、ライ
トポインタ、リードポインタが共に３ビットの場合の実
施例を示している。バス９１１１はライトポインタ及び
リードポインタの内容を読み出して転送するバスであ
る。両者のポインタは▲▼信号によって内部
状態をクリアできる。▲▼信号はプロセッサ
２０のリセット時にＦＩＦＯ９０１をクリアする場合や
分岐命令を実行しプログラムの分岐が行なわれた時にＦ
ＩＦＯ９０１に先読みした命令語が無効になった場合に
アクティブになる信号である。又信号１２００は主記憶
装置からＦＩＦＯ９０１に命令語を読み込むことのでき
るメモリ空間が存在しない事、即ちＦＩＦＯ９０１が論
理的に空きが無く先読みした命令語で満たされている事
を示す信号である。又信号１２０１は主記憶装置からＦ
ＩＦＯ９０１に命令語を読み込むことのできるメモリ空
間が８ワード存在する事、即ち先読みした命令語がＦＩ
ＦＯ９０１に１つも存在しない事を示す信号である。信
号１２０２はライトポインタのインクリメント信号、信
号１２０３はリードポインタのインクリメント信号、信
号１２０４はライトポインタの内容をバス９１１１へ出
力する信号、信号１２０５はリードポインタの内容をバ
ス９１１１へ出力する信号である。

第１３図は第９図の命令語記憶部３０１の他の実施例を
示すもので、ＦＩＦＯ９０１をＰＬＡで制御した場合に
構成例である。主記憶装置から命令語を３２ビットのバ
スを介してＦＩＦＯに取り込む制御とＦＩＦＯの内容を
命令解読部へ１６ビット長で転送できる制御を同時に行
なっている。ＦＩＦＯへのデータの入出力を制御してい
るＰＬＡは、第１４図に示すＦＩＦＯ制御ステート・ダ
イアグラムを満足する。ＰＬＡ１３００の状態は第１４
図に示す状態Ｓ_１からＳ_１０までの１０通りの状態を遷
移するが、全ての状態においてＦＩＦＯ・Reset信号が
入力するとＳ_１の状態になる。状態Ｓ_１及びＳ_６はＦＩ
ＦＯ１３０１が空の状態（Enpty：第１４図ではＥで示
す）、即ち命令語がフェッチされていない状態を示して
いる。又、状態Ｓ_３，Ｓ_５，Ｓ_８及びＳ_１０は新たにフ
ェッチされる命令語を格納する領域がＦＩＦＯ１３０１
内に存在しない事を示す状態（Full：第１４図ではＦで
示す）である。

一方、各ステート（Ｓ_１〜Ｓ_１０）は状態記憶部１３０
２内に格納されており、新しい状態がＰＬＡ１３００よ
り出力されると信号１３００２によってその状態を状態
記憶部１３０２にセットするしくみになっている。

第１５図は第１１図に示すＦＩＦＯ９０１の他の実施例
を示すもので、ＦＩＦＯ９０１にデータを入力するビッ
ト長（バス２１３のビット数）とＦＩＦＯ９０１に格納
されたデータを読み出すビット長を２：１なる読み出し
及び書き込みの制御を行なった場合のＦＩＦＯ９０１の
構成例を示したものである。メモリセル１１１０の読み
出し、書き込みを制御するワード線が２つ（１５００
１，１５００２）で構成されている。

第１６図は第１５図のＦＩＦＯ１５００の入出力を制御
する制御回路１５１０の詳細な論理回路図である。第１
２図に比較して、リードポインタが２つ存在している
（ＲＰ_Ｈ，ＲＰ_Ｌ）点が特徴であり、この２つのリード
ポインタＲＰ_Ｈ，ＲＰ_ＬによってＦＩＦＯ内のデータを
１／２ワード長としても１ワード長としても取り扱うこ
とができる。

第１７図はＦＩＦＯ１５００内のデータを１／２ワード
長で取り扱った場合にデータの先頭を常に上位側のビッ
トから定めるための制御回路の構成例を示したものであ
る。先ずＦＩＦＯ１５００及び制御回路１５１０のリセ
ットと同時にフリップ・フロップ１７００を信号１７０
０１によってリセットする（状態０）。リセット後、フ
リップ・フロップ１７００はラッチ１７０２を選択す
る。ＦＩＦＯ１５００内のデータを１／２ワード長で取
り扱った場合は信号１７００２によってフリップ・フロ
ップ１７００をセットする（状態１）。この時フリップ
・フロップの出力信号はラッチ１７０１を選択する。更
に、ＦＩＦＯ１５００の内のデータを１／２ワード長で
取り扱った場合は信号１７００２によってフリップ・フ
ロップ１７００をリセットする（状態０）。以上の動作
を繰り返す事でデータの先頭を知ることができる。

第１８図は第１７図に示すフリップ・フロップの一部の
詳細図であり、第１９図はそのタイミングチャートを示
している。

第２０図は、第８図及び第９図で示すコード照合手段８
０２、コード再配列情報記憶手段８０３、再配列手段８
０４の構成の一実施例を示したものである。各信号線
ｄ，ｅ，ｆ，ｇ，ｈ，ｉ及びｊは第９図で示す対応する
信号と同じものであり、そのタイミングチャートは第１
０図で示す如くである。コード照合手段８０２はＡＮＤ
型のダイナミックＰＬＡで構成しており、コード再配列
情報記憶手段８０３はＯＲ型のダイナミックＰＬＡで構
成している。再配列手段８０４はＮチャンネル型ＭＯＳ
トランジスタを用いて図の如く構成している。本構成の
中で最も特徴とすべき事は、マイクロプログラム記憶・
制御ユニット２０２、デコーダユニット２０３の入力と
なるべき信号、即ち、記憶部３０３に格納すべき情報ｊ
を生成する際に、命令語（信号線ｄ）をデコードして命
令語と全く異なる新たな２進コード（情報ｊに相当）を
生成するのでなく、命令語を表現している２進コードの
一部を使用するか或は全てを再配列し直して情報ｊを生
成している点である。更に命令語の２進コードを再配列
する為に、命令語のコードが全く異なっていても再配列
の形式が全く同じ手順の命令語は同じ配列となる様な再
配列情報を定義している点である。本実施例によれば、
従来命令語からマイクロプログラム記憶・制御ユニット
の入力であるマイクロプログラムアドレスを生成してい
た命令デコーダの機能を実現でき、加えて該デコーダに
比べて約１／５〜１／１０程度のハードウェアで同機能
を実現できる。

第２１図は、第２０図の再配列手段８０４の他の実施例
であり、第２０図と異なる点はＰＬＡのＯＲアレイ（コ
ード再配列情報記憶手段８０３）の出力に従って情報ｊ
を任意に指定できる点にある。第２０図の実施例は、命
令コードの一部或は全てを並べ替えて情報ｊを得るが、
本実施例は命令コードと独立なコードを情報ｊとする事
ができる。即ち、コード再配列情報記憶手段８０３の内
容を変えるだけで、命令語を表現している２進コードが
いかなる場合でも任意のコードパターンを有する情報ｊ
を得ることができる。

第２２図は第８図のコード照合手段８０２の内容をダイ
ナミックに変換できる様に読み出し、書き込み可能なメ
モリセルで構成した場合の例を示す。

命令コードを照合する為の情報をバス２２００１を介し
てメモリセル２２１０内に順次１ワードずつ定義してゆ
く。メモリセル２２１０の全ビットを定義した後、照合
したい命令語をバスｄを介してデータ線２２１０１に入
力する。メモリセル２２１０は定義した内容とデータ線
２２１０１の内容を比較し、一致していなかった時信号
線２２１０２をＬｏｗレベルにドライブする。１ワード
内の全ビットが一致した時、信号線２２１０２はＨｉｇ
ｈレベルを維持する。一致検出された信号線２２１０２
の少なくとも１つの信号線は後段のコード再配列情報記
憶手段８０３を駆動する。

第２３図は第２２図のメモリセル２２１０の一例の詳細
図である。

メモリセル２２１０にデータを書き込む時は信号線Ｗに
よって制御する。またデータ線Ｄ及びは極性が反転す
るが、プリチャージサイクル中はＨｉｇｈレベルにドラ
イブされる。この時信号線ＣはＬｏｗレベルにドライブ
される為、プリチャージの動作はコード再配列情報記憶
手段８０３にとって好ましい。

第２４図はマイクロプログラム記憶・制御ユニット２０
２の構成の一実施例を示す図である。

マイクロプログラムアドレスレジスタ２４０３にセット
すべきマイクロプログラムアドレスの一部をセレクタ２
４０２で選択し、選択された信号２４０２ａとマイクロ
命令レジスタ２４０６の出力の一部である信号２４０６
ｅを合成して、前記マイクロプログラムアドレスレジス
タ２４０３に格納する。マイクロプログラムアドレスレ
ジスタ２４０３の出力はアドレスデコーダ２４０４に送
られる一方、マイクロプログラムインクリメンタ２４０
８で１の増加をし信号２４０８ａとしてセレクタ２４０
２に送られる。アドレスデコーダ２４０４では、マイク
ロプログラムアドレスをデコードし、その結果をマイク
ロ命令記憶部２４０５に送る。マイクロ命令記憶部２４
０５では指定されたマイクロ命令を読み出して、マイク
ロ命令レジスタ２４０６に格納する。マイクロ命令レジ
スタ２４０６の出力は３つに大別され、信号２４０６ａ
はデコーダユニット２０３及び演算ユニット２０４を制
御する信号であり、信号２４０６ｂはマイクロプログラ
ムで分岐が生じた場合に分岐先アドレスを指定する信号
であり、信号２４０６ｃはマイクロプログラムの次のア
ドレスを制御する信号である。制御回路２４０７は信号
２４０６ｃに従ってセレクタ２４０２を制御する信号２
４０７ａ及びマイクロプログラムアドレスを退避するス
タック２４０９を制御する信号２４０７ｂを生成する制
御回路である。

第２５図（ａ）は第２４図におけるマイクロプログラム
アドレスレジスタ２４０３、アドレスデコーダ２４０
４、マイクロ命令記憶部２４０５及びマイクロ命令レジ
スタ２４０６の一実施例を示すものである。

マイクロプログラムアドレスレジスタ２４０３の１ビッ
トは例えば、第２５図（ｂ）に示す様にフリップ・フロ
ップ２５０３で示す構成となっている。またアドレスデ
コーダ２４０４はＡＮＤ型のダイナミックＰＬＡであり
マイクロ命令記憶部はＯＲ型のダイナミックＰＬＡで構
成されている。また、マイクロ命令レジスタ２４０６は
ダイナミックラッチで構成されている。

第２６図に各信号のタイミングを基本クロックφ_１及び
φ_２と並置して示す。第２６図で明らかな様に、マイク
ロプログラムアドレスレジスタ２４０３の出力２４０３
ａが確定してからマイクロ命令レジスタ２４０６の出力
を得るまで１クロックサイクル必要とする。

第２７図は基本クロックφ_１及びφ_２を停止させること
なく、マイクロプログラム記憶・制御ユニット２０２を
停止させた場合の各信号のタイミングを示している。信
号２４Ａはマイクロプログラム記憶・制御ユニット２０
２に停止を与える信号であり、該信号がＨｉｇｈレベル
になると、マイクロプログラムアドレスレジスタ２４０
３の更新を停止すると共にマイクロ命令レジスタ２４０
６の出力が全てＬｏｗレベルとなる。この時のマイクロ
命令レジスタの固有の値（全てＬｏｗレベルである事）
を被制御系にとって見かけ上何もしない状態（いわゆる
No OPeration状態）とする事で、マイクロプログラム記
憶・制御ユニット２０２を見かけ上停止させることがで
きる。第２７図の例はマイクロ命令２（図ではμＩＲ２
で表現）とマイクロ命令３（図ではμＩＲ３で表現）の
各サイクルの間に１クロックサイクル分の停止を与えた
場合（図ではＮｏｐと表示）のタイミングを示してい
る。

第２８図はデコーダユニット２０３内の演算制御デコー
ダ２０３０の構成を示したものであり、デコーダコント
ロールラッチ２８００、レジスタ制御第１デコーダ２８
１０、レジスタ制御第２デコーダ２８２０、演算回路制
御デコーダ２８４０及び遅延回路２８３０，２８５０か
ら成る。レジスタ制御第１デコーダ２８１０は演算すべ
きデータが格納されているソースレジスタを指定する部
分であり、レジスタ制御第２デコーダ２８２０は演算結
果を格納するデスティネーションレジスタを指定する部
分であり、演算回路制御デコーダ２８４０は演算の種類
（加算，減算，論理和，論理積，排他論理和）を指定す
る。演算すべきソースレジスタを読み出して演算を行な
ってから結果を確定するまで１クロックサイクルを必要
とする為、遅延回路２８３０で信号２８０１を１クロッ
クサイクル遅延させている。演算回路制御デコーダ２８
４０の出力信号２８４１及び２８４２は使用するタイミ
ングが異なるため、遅延回路２８５０で信号２８４２を
遅延させている。

第２９図は第２８図のデコーダコントロールラッチ２８
００、レジスタ制御第１デコーダ２８１０、レジスタ制
御第２デコーダ２８２０及び遅延回路２８３０の構成の
一実施例を示したものである。

本実施例の最も特徴とする事は、レジスタ制御第１デコ
ーダ２８１０及びレジスタ制御第２デコーダをＡＮＤ型
のダイナミックＰＬＡで構成し、該ＰＬＡの出力線２８
１２をＰチャネル型ＭＯＳトランジスタでプリチャージ
し、プリチャージ期間に出力される信号２８１２の固有
のレベル（本実施例ではＨｉｇｈレベル）をレジスタの
入出力に対し全て非選択の状態とし、プリチャージ期間
が終了後ＰＬＡの論理が成立した信号線２８１２のみテ
ィチャージを行ないレジスタの入出力信号線２８１３を
レジスタの選択状態にしている点である。

第３０図はレジスタ制御第１デコーダ２８１０の各信号
のタイミングを基本クロックと並置して示してある。デ
コーダコントロールラッチ２８００の出力２８０１が決
定してからレジスタの読み出し制御信号２８１１が決定
しレジスタの内容が読み出されるまでが１クロックサイ
クルで行なわれている。即ち本実施例によれば、スタテ
ィックＰＬＡに比べて約１／３のハードウェア量で実現
でき、信号線２８１２の電荷の流出は選択された信号線
のみである為消費電力が小さくなり、従来のスタティッ
クデコーダと同等のレジスタアクセスのタイミングで動
作可能となる。

また、前記ＰＬＡの出力線の論理和が必要とする場合
は、出力線同志を直結したワイアードオア構成とする事
で論理和が得られる。

第３１図は演算ユニット２０４の構成の一例を示したも
ので、データを一時記憶するテンポラリレジスタ３１０
０、演算結果の状態を格納するステイタスレジスタ３１
１０、演算回路３１２０、演算すべきデータを一時記憶
するソースラッチ３１３０、演算結果を左１ビット或は
右１ビットシフトできるシフト回路３１４０、演算結果
を一時記憶するデスティネーションラッチ３１５０、バ
ス２１３から読み込んだデータを一時記憶するリードデ
ータレジスタ３１６０、バス２１３へ出力するデータを
一時記憶するライトデータレジスタ３１７０から成る。

先ず、演算すべきデータの一方をバス３１Ａを介してソ
ースラッチ３１３０へ送る。この時、ソースラッチ３１
３０の内容とリードデータレジスタ３１６０の内容が演
算回路へ入力され、信号線２８２３で指定した演算が行
なわれる。演算結果はデスティネーションラッチ３１５
０で一時記憶され、バス３１Ｂを介して信号２８１３で
指定されたレジスタへ書き込まれる。一方、演算結果に
従って該結果の符号を示す信号、該結果がゼロであった
事を示す信号、演算結果のキャリー（ボロー）を示す信
号、演算時のオーバーフローを示す信号は全て信号線３
１Ｃを経てステイタス制御回路３１８０に入力され、マ
イクロ命令の一部である信号２８０３で指定された前記
信号の状態をステイタスレジスタ３１１０に格納する。

第３２図，第３３図及び第３４図は第３１図に示す演算
ユニット２０４の各構成要素の詳細回路図の一例を示し
たものである。

バス３１Ａ，３１Ｂは基本クロックφ_１がＨｉｇｈレベ
ルの期間にプリチャージされ、基本クロックφ_２がＨｉ
ｇｈレベルの期間にデータの転送がされる。

（１）テンポラリレジスタ３１００の１ビット構成 テンポラリレジスタ３１００の１ビットの構成は、最下
位ビットで示すと、バス３１Ｂ−０に接続された書き込
み用ゲート３１０１−０、ドライブ用ゲート３１０３−
０、帰還用ゲート３１０２−０、バス３１Ａ−０に接続
された読み出し用ゲート３１０４−０から成る。テンポ
ラリレジスタの書き込み動作は制御信号３２００ａをＨ
ｉｇｈとすることにより、書き込み用ゲート３１Ｂ−０
の内容を書き込み用ゲート３１０１−０を通過して行な
われる。一方、読み出し動作は制御信号３２００ｂをＨ
ｉｇｈとすることにより、ドライブ用ゲート３１０３−
０の出力が読み出し用ゲート３１０４−０を介して読み
出しバス３１Ａ−０に印加される。

（２）ステイタス制御回路３１８０及びステイタスレジ
スタ３１１０ ステイタス制御回路３１８０はマイクロ命令２８０３及
び演算結果のステイタス情報３１Ｃを入力とし、ステイ
タスレジスタへ書き込むセット信号３２８１及び書き込
むべきデータ３２８２を出力とするＰＬＡである。ステ
イタスレジスタ３１１０は最下位ビットで示すと、テン
ポラリレジスタ３１００の最下位ビットに比べて、入力
ゲート３１１０−０を付加した構成である。ここで注目
すべき点は、ゲート３１１０−０を通過してデータ３２
８２を書き込む動作が演算ユニット２０４内のバス３１
Ａ及び３１Ｂのプリチャージ期間で行なわれている事に
ある。

（３）ソースラッチ３１３０ 演算データを一時記憶するダイナミックラッチであり、
制御信号２８１３に従ってデータを反転して入力でき
る。

（４）演算回路３１２０ ３本の制御線３３２１に従って、加算，論理和，論理
積，排他的論理和を得ることができる。

（５）シフト回路３１４０ 信号線３３４１に従って左右１ビットのシフトができ
る。信号線３３４１ＲをＨｉｇｈにすることで１ビット
の右シフト、信号線３３４１ＬをＨｉｇｈにすることで
１ビットの左シフトとなる。

（６）デスティネーションラッチ３１５０ シフト回路３１４０の出力を一時記憶するダイナミック
ラッチである。バス３１Ｂへデータを出力できる唯一の
ソースである。

（７）リードデータレジスタ３１６０及びライトデータ
レジスタ３１７０ リードデータレジスタ３１６０はバス２１３の内容を一
時記憶するもので、その内容は演算回路３１２０の入力
の一方に成るか或はバス３１Ａへ転送される。一方、ラ
イトデータレジスタ３１７０はバ２１３へ出力するデー
タを一時記憶するもので、その内容は演算結果を経由す
るバス３１Ｂより入力される。

第３４図はバス２１３が１６ビットであり、リードデー
タレジスタ３１６０及びライトデータレジスタ３１７０
が３２ビットの場合の構成を示したもので、バス２１３
への入出力を制御する信号２３６ａ，２３６ｂ，２３６
ｃ，２３６ｄは、前記２つのレジスタの入出力を下位１
６ビット、上位１６ビットと独立に制御する。

第３５図は、少なくとも読み出し操作が可能な主記憶装
置３５００を備えたプロセッサ２０の一実施例を示すも
のである。

プロセッサ２０のリセット時、端子３５３０のレベルを
レベル検出・記憶回路３５３１で検出し、その内容を記
憶する。

動作例を次の２つの場合に分けて説明する。

（１）レベル検出・記憶回路３５３１の出力３５３２が
Ｌｏｗレベルであった時の動作 メモリアドレスレジスタ１（第３５図ではＭＡＲ１で表
示）の内容をバス２１３に転送し、バッファ３５２０を
介して端子３５２１に転送する。マルチプレクサ２（図
ではＭＰＸ２で表示）３５３０はバス２１３の内容を選
択し主記憶装置３５００に印加する。バス２１２の内物
がプロセッサ２０外の主記憶装置のアドレスを示してい
る場合は、端子３５１１より入力されたバス２１３の内
容をバッファ３５１０で選択する。一方、バス２１３の
内容がコンピュータ内の主記憶装置のアドレスを示して
いる場合は、バス３５０１の内容をバッファ３５１０で
選択する。バッファ３５１０はバス２１２の内容である
アドレスが、プロセッサ２０内の主記憶装置３５００を
示しているか否かをデコードするデコーダ３５６０の出
力３５６１で制御される。バッファ３５１０の出力３５
１２はマルチプレクサ１（図ではＭＰＸ１で表示）３５
４０で選択され命令語記憶部３０１に転送される。

（ｉ）命令のフェッチ 命令のフェッチはメモリアドレスレジスタ１（ＭＡＲ
１）に命令アドレスレジスタ（ＩＡＲ）の内容をセット
し、主記憶装置の読み出しを行なう。

（ii）データのリード及びライト デーのリード及びライトはデータアドレスレジスタ（Ｄ
ＡＲ）の内容をメモリアドレスレジスタ１（ＭＡＲ１）
にセットして、主記憶装置の読み出し及び書き込みを行
なう。この時のデータアドレスレジスタ（ＤＡＲ）には
演算ユニット２０４で既に実効アドレス計算されてお
り、その内容がＤＡＲにセットされている。

（２）レベル検出・記憶回路３５３１の出力３５３２が
Ｈｉｇｈレベルであった時の動作 （ｉ）命令のフェッチ メモリアドレスレジスタ２（ＭＡＲ２）に命令アドレス
レジスタ（ＩＡＲ）の内容をセットし、バス３５０２を
介してマルチプレクサ２（ＭＰＸ２）３５５０に転送す
るマルチプレクサ２（ＭＰＸ２）ではバス３５０２の内
容を選択し、主記憶装置３５００に印加する。一方、主
記憶装置３５００の出力はバス３５０１を介してマルチ
プレクサ１（ＭＰＸ１）で選択され命令語記憶部３０１
に転送される。

（ii）データのリード及びライト 既に演算ユニット２０４で計算されたデータアドレスレ
ジスタ（ＤＡＲ）内の実効アドレスをメモリアドレスレ
ジスタ１（ＭＡＸ１）に転送し、バス２１２を介してバ
ッファ３５２０に転送する。バッファ３５２０の内容は
端子３５２１を介してプロセッサ２０外の主記憶装置に
印加される。一方、リード或いはライトすべきデータは
端子３５１１及びバス２１３を介してプロセッサ２０内
の演算ユニット２０４とプロセッサ２０外の主記憶装
置、或いはバス２１３に接続されているプロセッサ２０
内の主記憶装置との間で授受される。

即ち、レベル検出・記憶回路３５３１の出力３５２２が
Ｈｉｇｈレベルの場合は、命令のフェッチはプロセッサ
２０内に具備された主記憶装置３５００から行ない、デ
ータのリード及びライトは主記憶装置３５００以外の主
記憶装置と行ない、命令のフェッチとデータのリード及
びライトが同時に行なわれることを特徴としている。従
って本実施例によれば、命令のフェッチとデータのリー
ド及びライトが同時に行なうことが可能となるため、命
令語の処理時間が短縮される。

第３６図はメモリをアクセスするサイクル（命令フェッ
チサイクル、データリードサイクル、データライトサイ
クルを指す）を可変とするプロセッサ２０の一実施例を
示すものである。

命令で読み出し及び書き込み操作のできるレジスタ３６
００の内容に従ってメモリのアクセスサイクルを可変に
している。第３７図はレジスタ３６００内の値に従って
メモリのアクセスサイクルを変化させた例を示す。第３
７図の（ａ）で示すレジスタ値０の場合に最も高速なメ
モリのアクセスを行なう。従ってこの場合に適合したマ
イクロプログラム記憶・制御ユニット２０２を構成する
ことで、レジスタ値が１の場合はメモリアクセス制御回
路より信号２４Ａにマイクロプログラム記憶・制御ユニ
ット２０２へ１クロックサイクル分の停止を行ないメモ
リアクセスが３クロックを実現できる。

即ち、本実施例によればプロセッサ２０と組み合わせて
使用される主記憶装置のアクセスのサイクルを、命令で
レジスタの値を指定することで変えることができ、使用
する主記憶装置が変わりそのアクセスサイクルが変わっ
ても、プロセッサ２０外に余分な制御回路を付加するこ
となく適応できる。

〔発明の効果〕

本発明によれば、処理する命令語の命令形式が変わって
も、命令語記憶・変換ユニットを除く、プロセッサ内の
全てのハードウェアを変更、追加することなく対応で
き、命令語を解読するハードウエア規模が、従来の命令
デコーダ方式の１／５〜１／１０で実現できる。

更に本発明の他の特徴によれば、少なくとも２種類以上
の命令形式を持つ命令語を処理することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すプロセッサの構成図、
第２図は本発明の一実施例を示すシングルチップマイコ
ンの構成図、第３図から第２３図は本発明の実施例を示
す命令語記憶・変換ユニットの構成図、第２４図から第
２７図はマイクロプログラム記憶・制御ユニットの構成
図の一例を示す図、第２８図から第３０図はデコーダユ
ニットの構成の一例を示す図、第３１図から第３４図は
演算ユニットの構成の一例を示す図、第３５図から第３
７図はメモリのアクセスに関する説明図である。 ２０……プロセッサ、２０１……命令語記憶・変換ユニ
ット、２０２……マイクロプログラム記憶・変換ユニッ
ト、２０３……デコーダユニット、２０４……演算ユニ
ット、２０５……バスインタフェースユニット。

Claims (10)

【特許請求の範囲】
1. 【請求項１】実行されるべきオペレーションを指定する
   オペレーション情報を含む命令語の少なくとも一つは、
   オペランドを含む主記憶装置の位置を識別するオペラン
   ド指定情報を少なくとも１つ含んでいる命令語であっ
   て、前記命令語に応答してオペランドを処理するデータ
   処理装置において、 相続き入力される命令語を通常順次検索して記憶できる
   命令語記憶手段と、 前記命令語記憶手段に接続されており、命令語に含まれ
   ているオペレーション情報とオペランド指定情報の位置
   を検出して、オペレーション情報及びオペランド指定情
   報を独立に抽出できる命令解読手段と、 前記命令語記憶手段に接続されており、オペレーション
   情報及びオペランド指定情報が格納されるビット位置が
   あらかじめ定められている記憶部とを備えており、 前記命令語に含まれるオペレーション情報とオペランド
   指定情報を抽出し、前記記憶部の定められたビット位置
   に配列し直して格納して、該記憶部の内容に従って処理
   を行なう事を特徴とするデータ処理装置。
2. 【請求項２】特許請求の範囲第１項記載のデータ処理装
   置において、前記命令語が、命令の機能が同じでも命令
   を表現する２進コードが異なる少なくとも２種類の命令
   形式を持つ命令語で表現され、前記少なくとも２種類の
   命令形式を持つ命令語に応答してオペランドを処理する
   場合には、 前記命令解読手段として、前記命令語に含まれているオ
   ペレーション情報とオペランド指定情報の位置を検出し
   て、オペレーション情報及びオペランド指定情報を独立
   に抽出し、かつ前記主記憶装置内の命令語の複数の命令
   形式に対応した複数個の前記命令解読手段を備え、さら
   に 前記複数個の命令解読手段のいずれか１つの出力を選択
   するマルチプレクサと、 前記マルチプレクサを制御する制御手段とを備えてお
   り、 前記主記憶装置から読み出された少なくとも２種類の命
   令形式を持つ命令語に対応して処理を行なう事を特徴と
   するデータ処理装置。
3. 【請求項３】特許請求の範囲第１項記載のデータ処理装
   置において、前記命令語が、命令の機能が同じでも命令
   を表現する２進コードが異なる少なくとも２種類の命令
   形式を持つ命令語で表現され、前記少なくとも２種類の
   命令形式を持つ命令語に応答してオペランドを処理する
   場合には、 前記命令語記憶手段として、前記主記憶装置から相続き
   入力される命令語を通常順次検索して記憶し、かつ前記
   主記憶装置内の命令語の複数の命令形式に対応した複数
   個の前記命令語記憶手段を備え、さらに 前記主記憶装置から読み出した命令語に含まれるオペレ
   ーション情報とオペランド指定情報を前記記憶部の定め
   られたビット位置に格納するため抽出し配列し直した情
   報を転送する第１のバスと、 前記記憶部と主記憶装置を結ぶ第２のバスと、 前記第１のバスか前記第２のバスのいずれか一方を選択
   できるマルチプレクサと、 前記マルチプレクサを制御できる制御手段とを備えてお
   り、 前記主記憶装置から読み出された少なくとも２種類の命
   令形式を持つ命令語に対応して処理を行なう事を特徴と
   するデータ処理装置。
4. 【請求項４】特許請求の範囲第２または３項記載のデー
   タ処理装置において、前記マルチプレクサを制御する制
   御手段は、前記主記憶装置内の命令あるいは他から与え
   られた命令を実行することで、該制御手段を制御できる
   事を特徴とするデータ処理装置。
5. 【請求項５】特許請求の範囲第１項記載のデータ処理装
   置において、前記命令解読手段は、 あらかじめ定めておいた情報と命令コードとを照合しそ
   の一致を検出できるコード照合手段と、 前記コード照合手段の結果を受けて、命令コードの全て
   あるいは一部の配列を変える為の配列情報が定義できる
   コード再配列情報記憶手段と、 前記コード再配列情報記憶手段に接続され、前記配列情
   報に従って命令コードを配列し直す再配列手段とから構
   成され、 前記命令コードに対応した再配列手段の結果をマイクロ
   プログラムメモリのアドレスとしたことを特徴とするデ
   ータ処理装置。
6. 【請求項６】特許請求の範囲第５項記載のデータ処理装
   置において、前記コード照合手段かコード再配列情報記
   憶手段の少なくとも一方が、プログラム可能な記憶素子
   （Programmable Logic Array）で構成されている事を特
   徴とするデータ処理装置。
7. 【請求項７】特許請求の範囲第５項記載のデータ処理装
   置において、前記コード照合手段は、随時読み出し及び
   書き込みが可能な記憶素子（Random Access Memory）で
   記憶素子の内容とデータ線の内容の一致が検出できるメ
   モリセルで構成した事を特徴とするデータ処理装置。
8. 【請求項８】特許請求の範囲第１項記載のデータ処理装
   置において、前記命令語記憶手段は、 前記命令語を記憶するメモリ部と、 前記メモリ部に対するデータの読み出し及び書き込みを
   制御する制御部とから成り、 １回の書き込み操作で取り扱うデータ長の半分のデータ
   長を読み出す事ができる事を特徴とするデータ処理装
   置。
9. 【請求項９】特許請求の範囲第８項記載のデータ処理装
   置において、前記メモリ部を制御する制御部を、プログ
   ラム可能な記憶素子（Programmable Logic Array）で構
   成した事を特徴とするデータ処理装置。
10. 【請求項１０】特許請求の範囲第１、２、３、５または
    ８項記載のデータ処理装置において、前記命令及びオペ
    ランドを記憶する主記憶装置と、前記データ処理装置と
    が１チップの半導体基板上に構成されていることを特徴
    とするデータ処理装置。