JPH0658679B2 - 配線間のショート箇所検出方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、配線間のショート箇所検出方法に関し、特に
集積回路のマスクパターン設計の検証等における電源配
線，グランド配線間のショート箇所を検出する方法に関
する。

「従来の技術〕 従来、集積回路のマスク・パターン・データに於て電源
配線とグランド配線がショートしているときのショート
箇所の検出は、電源配線上に置かれ電源であることを示
す電源ラベルデータとグランド配線上に置かれグランド
であることを示すグランドラベルデータとを結ぶ経路を
見つけることによって行ってきた。

以下、従来のショート箇所検出方法の技術について図面
を用いてさらに詳細に説明する。

第３図に示すように、従来の電源配線，グランド配線間
のショート箇所検出方法は、開始時にショートしている
電源グランド配線のマスク・パターン・データを入力す
るステップＢ_１と、配線パターンデータを基本図形に分
割するステップＢ_２と、電源ラベル，グランドラベル間
の経路を探索するステップＢ_３と、みつけた経路の情報
を出力するステップＢ_４とから構成される。

第４図はショートしている電源グランド配線の一部を示
す例である。第５図は第４図で示したデータに対して図
形分割をしたあとの状態を示す。第７図は従来のショー
ト箇所検出方法が第４図のデータに関して出力するショ
ートの例である。

第４図において、５は電源配線，６〜９は電源レベルコ
ンタクト，１０は電源ラベルデータ，１１はグランド配
線，１２〜１５はグランドレベルコンタクト，１６はグ
ランドラベルデータを示す。１７，１８は電源配線５と
グランド配線１１がショートしているショート箇所であ
る。第５図において、２１〜３８は基本分割図形であ
る。第７図において、４９は従来のショート箇所検出方
法が出力するショート場所のパターンデータである。

次に、従来のショート箇所検出方法の動作を具体的に説
明する。

ステップＢ_１でショートしている電源グランド配線を入
力する。次にステップＢ_２で配線パタンを基本図形に分
割する。ここでは基本図形２１〜３８が台形となるよう
に分割する。第５図は図形分割後の状態を示している。
次に、ステップＢ_３で電源ラベルデータ１０を含む基本
分割図形２１からグランド・ラベル・データ１６を含む
基本分割図形２９までの経路をみつける。経路の探索は
述路法と呼ばれる方法で行う。すなわち出発点である電
源ラベルデータを含む基本分割図形２１に１と番号づけ
し、それと隣接するすべての基本分割図形に２と番号付
けし、さらに２と番号付けされた基本分割図形と隣接す
る全ての基本分割図形に３と番号付けするというよう
に、グランドラベルデータ１６を含む基本分割図形２９
が番号付けされるまで、番号付けの操作をくり返す。番
号付けが終ったらグランドラベルデータ１６を含む基本
分割図形２９から番号が降順になるようにたどっていけ
ば求める経路がみつかる。第５図に示される例に於ては
基本分割図形２１，２２，２９で示される経路がみつか
る。ステップＢ_４でみつけた経路上の基本分割図形とそ
れに含まれる電源ラベルデータ，グランドラベルデータ
を出力する。第４図のような例に関しては第７図のよう
な結果が得られる。

〔発明が解決しようとする問題点〕

上述した従来の電源配線，グランド配線間のショート箇
所検出方法では電源ラベルデータとグランドラベルデー
タの間の経路を１つしかみつけないので、ショート箇所
が複数あるとき全てのショート箇所をみつけることがで
きない。また、経路上の分割図形データが非常に多数に
なってしまいその中からさらにショート箇所を限定する
作業が必要になる場合があるという欠点がある。

上述した従来の電源配線，グランド配線間のショート箇
所検出方法に対し、本発明は、ＣＭＯＳプロセス等で基
盤を電源またはグランドレベルに固定するために用いら
れている電源レベルコンタクトやグランドレベルコンタ
クトのような電源に固有のデータおよびグランドに固有
のデータに着目し、情報処理システム上でショートして
いる電源グランド配線のパターンデータを基本図形に分
割し、電源に固有のデータ，グランドに固有のデータと
基本分割図形との包含関係及び電源に固有のデータを含
む基本分割図形とグランドに固有のデータを含む基本分
割図形の間の接続関係を認識することによって全てのシ
ョートしている部分を十分限定された形で同時に複数箇
所みつけるという相違点を有する。

〔問題点を解決するための手段〕

本発明による検出方法は、複数の電源レベルコンタクト
を有する電源配線および複数のグランドレベルコンタク
トを有するグランド配線のパターンデータを受けこれら
電源およびグランド配線を基本分割図形に分割する手段
と、分割された基本分割図形の中で、前記電源レベルコ
ンタクトを含む基本分割図形および前記グランドレベル
コンタクトを含む基本分割図形をそれぞれ認識する認識
手段と、前記認識手段により認識された基本分割図形の
中から、前記電源レベルコンタクトおよび前記グランド
レベルコンタクトの両方を含む分割図形を認識する手段
とを備えることを特徴としている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第２図に示すように、本発明の一実施例に用いる情報処
理システムはマスク・パターン・データを入力するため
の磁気テープ装置等のデータ入力手段１と、アプリケー
ションプログラムが走る中央処理装置等の処理実行手段
２と、磁気ディスク装置等の記憶手段３とプロッター等
の作画手段４とから構成される。

第１図に示すように本発明の一実施例は第２図の処理実
行手段２上で走るアプリケーションプログラムで、デー
タ入力ステップＡ_１と図形分割ステップＡ_２と包含関係
認識ステップＡ_３，接続関係認識ステップＡ_４と作図デ
ータ出力ステップＡ_５の５つのステップからなる。

ステップＡ_１でショートしている電源，グランド配線の
データをとり出して入力する。ステップＡ_２で電源グラ
ンド配線の配線パターンを基本図形に分割する。本実施
例に於ては、基本図形が台形になるように図形分割す
る。ステップＡ_３ではステップＡ_２で生じた台形と電源
に固有のデータ，グランドに固有のデータの包含関係を
認識する。すなわち、電源に固有のデータを含む台形グ
ランドに固有のデータを含む台形を認識する。また、以
上のような台形が隣りあっているときはそれらを合併し
て１つの分割図形要素とする。またこのステップで電源
に固有のデータとグランドに固有のデータの両方を含む
台形（以後これをショート分割図形と呼ぶ）をみつけ
る。ステップＡ_４で電源に固有のデータを含む台形とグ
ランドに固有のデータを含む台形の間を結ぶパス（以後
これをショート・パスと呼ぶ）をみつける。最後にステ
ップＡ_５においてショートパス上にある台形及びショー
トパスに隣接する台形とそれらに含まれるデータ、さら
にショート分割図形とそれらに含まれるデータを作図用
のデータとして出力する。

従来の配線間のショート箇所検出方法の説明で用いた第
４図のショートしている電源・グランド配線の一部の例
を用いて本実施例を説明する。なお、第４図の例はＣＭ
ＯＳ方式により製造する集積回路の電源配線，グランド
配線の一部である。ＣＭＯＳ方式では基盤の電位を電源
レベルまたはグランドレベルに固定しておくため、電源
配線５上に電源レベルコンタクト６〜９と呼ばれるデー
タが、グランド配線１１上にはグランドレベルコンタク
ト１２〜１５と呼ばれるデータが置かれている。本実施
例をＣＭＯＳ方式の集積回路に適用する場合、電源レベ
ルコンタクト６〜９を電源固有のデータ，グランドレベ
ルコンタクト１２〜１５をグランド固有のデータとして
扱えばよい。

第５図は、従来の配線間のショート箇所の検出の場合と
同様に、第４図で示したデータに対して第１図のステッ
プＡ_２の図形分割を施したあとの状態を示す。第６図
(a)および(b)に示すパターンデータ４７，４８は本実施
例が第４図のデータに関して出力するショート場所の例
である。

次に、本実施例の全体的な動作を具体的に説明する。

まず、ショートしている電源配線，グランド配線のマス
クパタンデータを第２図のデータ入力手段２を用いてシ
ステムに入力する。ここでは第４図に示されるようなパ
ターンが入力されたと仮定して説明する。ここで、電源
に固有のデータは電源レベルコンタクト６〜９で、グラ
ンドに固有のデータはグランドレベルコンタクト１２〜
１５である。データが入力された後、配線パターンを図
形分割し、結果を補助記憶手段４に記憶する。第５図は
図形分割後の状態を示している。

次に電源レベルコンタクトを含む台形状の基本分割図
形，グランドレベルコンタクトを含む台形状の基本分割
図形を認識する。第５図の基本分割図形２２，２４，２
６，２８が電源レベルコンタクトを含むもので基本分割
図形２２，３２，３４，３７がグランドレベルコンタク
トを含むものである。さらにこの中から電源レベルコン
タクトとグランドレベルコンタクトの両方を含む基本分
割図形（ショート分割図形）をさがし出す。第５図の基
本分割図形２２がショート分割図形である。次に、基本
分割図形の接続関係を追うことで電源レベルコンタクト
を含む基本分割図形とグランドレベルコンタクトを含む
基本分割図形を結ぶ経路（ショートパス）を認識する。
第５図の基本分割図形３５−３６で示される経路がショ
ートパスである。第５図を参照すればわかるようにショ
ート分割図形，ショートパスに対応する分割図形で示さ
れる部分がショートしている部分である。

最後にショートパスに対応する基本分割図形３５−３６
とショートパスに隣接する基本分割図形２８，３４，３
７、それらに含まれる電源レベルコンタクト９，グラン
ドレベルコンタクト１４，１５及びショート分割図形に
対応する基本分割図形２２とそれに含まれる電源レベル
コンタクト６，グランドレベルコンタクト１２が作図用
データとして出力される。

〔発明の効果〕

以上説明したように本発明は、情報処理システム上のア
プリケーションプログラムで自動的にマスク・パターン
設計での電源配線，グランド配線の間のショート場所を
みつけるようにしたことで、設計者にほとんど負担をか
けずに全てのショート場所を短時間でみつけることがで
きるようにし、従って集積回路マスク・パターン設計に
要する工数と期間を短縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の電源配線，グランド配線間
のショート箇所検出方法の処理フロー図、第２図は第１
図に示す実施例に用いる情報処理システムの機器構成
図、第３図は従来の電源配線，グランド配線間のショー
トのチェック方法の処理フロー図、第４図はショートし
ている電源グランド配線の一例の図、第５図は第４図の
例を基本図形に分割した後の状態を説明する図、第６図
(a)および(b)は第６図の例を第１図に示す実施例で処理
したときの出力パターンを示す図、第７図は第６図の例
を第３図に示す従来の電源配線，グランド配線間のショ
ートチェック方法による出力パターンを示す図である。 １……マスク・パターン・データ入力手段、２……処理
実行手段、３……補助記憶手段、４……作画手段、５…
…電源配線、６〜９……電源レベルコンタクト、１０…
…電源ラベルデータ、１１……グランド配線、１２〜１
５……グランドレベルコンタクト、１６……グランドラ
ベルデータ、１７，１８……ショート箇所、２１〜３８
……基本分割図形（台形）、４７，４８……本発明の一
実施例が出力するショート場所のパターンデータ、４９
……従来の電源配線，グランド配線間ショート箇所検出
方法が出力するショート場所のパターンデータ、Ａ_１…
…ショートしている電源グランド配線のマスクパターン
データを入力するステップ、Ａ_２……配線パターンを基
本図形に分割するステップ、Ａ_３……電源に固有のデー
タ，グランドに固有のデータ分割図形の包含関係を認識
するステップ、Ａ_４……電源に固有のデータ，グランド
に固有のデータを含む分割図形間の接続関係を認識する
ステップ、Ａ_５……ショートしている部分の図形データ
を作図用データとして出力するステップ、Ｂ_１……ショ
ートしている電源，グランド配線のマスクパターンデー
タを入力するステップ、Ｂ_２……配線パターンを基本図
形に分割するステップ、Ｂ_３……電源ラベル，グランド
ラベル間の経路を探索するステップ、Ｂ_４……みつけた
経路上の分割図形を出力するステップ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の電源レベルコンタクトを有する電源
   配線および複数のグランドレベルコンタクトを有するグ
   ランド配線のパターンデータを受けこれら電源およびグ
   ランド配線を基本分割図形に分割する手段と、分割され
   た基本分割図形の中で、前記電源レベルコンタクトを含
   む基本分割図形および前記グランドレベルコンタクトを
   含む基本分割図形をそれぞれ認識する認識手段と、前記
   認識手段により認識された基本分割図形の中から、前記
   電源レベルコンタクトおよび前記グランドレベルコンタ
   クトの両方を含む分割図形を認識する手段とを備える配
   線間のショート箇所検出方法。