JPH065870A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH065870A JPH065870A JP15688992A JP15688992A JPH065870A JP H065870 A JPH065870 A JP H065870A JP 15688992 A JP15688992 A JP 15688992A JP 15688992 A JP15688992 A JP 15688992A JP H065870 A JPH065870 A JP H065870A
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- semiconductor memory
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Abstract
(57)【要約】
【目的】 半導体記憶装置に設けられた複数個のメモリ
セルトランジスタを部分的に且つ選択的に一括書き込
み、或いは一括消去を行う事に出来る半導体記憶装置を
提供する。 【構成】 第１の導電型、例えばＮ型を有する基板２上
もしくは、第１の導電型、例えばＮ型を有するウェル
２’内に、所定の領域に亘たって第２の導電型、例えば
Ｐ型を有するウェル７を形成すると共に、該第２の導電
型、例えばＰ型を有するウェル７内に第１の導電型、例
えばＮ型を有するチャネルを持ったメモリセルトランジ
スタ１０が形成されている半導体記憶装置１。
セルトランジスタを部分的に且つ選択的に一括書き込
み、或いは一括消去を行う事に出来る半導体記憶装置を
提供する。 【構成】 第１の導電型、例えばＮ型を有する基板２上
もしくは、第１の導電型、例えばＮ型を有するウェル
２’内に、所定の領域に亘たって第２の導電型、例えば
Ｐ型を有するウェル７を形成すると共に、該第２の導電
型、例えばＰ型を有するウェル７内に第１の導電型、例
えばＮ型を有するチャネルを持ったメモリセルトランジ
スタ１０が形成されている半導体記憶装置１。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関する
ものであり、特に詳しくは、部分的にメモリセルトラン
ジスタの記憶状態を変化させる事の出来る半導体記憶装
置に関するものである。
ものであり、特に詳しくは、部分的にメモリセルトラン
ジスタの記憶状態を変化させる事の出来る半導体記憶装
置に関するものである。
【０００２】
【従来の技術】従来、フラッシュメモリと称されている
不揮発性半導体記憶装置は、その構成上から、該不揮発
性記憶装置を構成しているそれぞれのメモリセルトラン
ジスタに記憶されている情報を電気的に一括して消去出
来る機能を有している。処で、近年になり、情報の高度
化、高密度化、情報処理の複雑化等から、一つの半導体
記憶装置にも、多機能化、付加価値化が要求されてきて
おり、例えば、一つの半導体記憶装置に於いても、当該
半導体記憶装置を構成する複数のメモリセルトランジス
タに記憶されている各情報を、一括して消去する機能の
他に、個別に消去したり、或いは部分的に一括書き込み
及び一括消去しえる機能を持つものが要求されて来てい
る。
不揮発性半導体記憶装置は、その構成上から、該不揮発
性記憶装置を構成しているそれぞれのメモリセルトラン
ジスタに記憶されている情報を電気的に一括して消去出
来る機能を有している。処で、近年になり、情報の高度
化、高密度化、情報処理の複雑化等から、一つの半導体
記憶装置にも、多機能化、付加価値化が要求されてきて
おり、例えば、一つの半導体記憶装置に於いても、当該
半導体記憶装置を構成する複数のメモリセルトランジス
タに記憶されている各情報を、一括して消去する機能の
他に、個別に消去したり、或いは部分的に一括書き込み
及び一括消去しえる機能を持つものが要求されて来てい
る。
【０００３】然しながら、従来に於ける、半導体記憶装
置、例えば、フラッシュ型メモリに於いては、その基板
又は、ウェルがセル配列全体で共通で有ったので、所定
の情報を書き込んだり、消去したりする場合には、トラ
ンジスタから構成されるメモリセルの全体を一括して、
書き込に或いは消去することしか出来なかった。即ち、
従来に於けるフラッシュ型の半導体記憶装置の例として
不揮発性記憶素子を用いてメモリセルトランジスタを構
成している半導体記憶装置に付いて、図７乃至図９を参
照しながら、その構成と作用を説明する。
置、例えば、フラッシュ型メモリに於いては、その基板
又は、ウェルがセル配列全体で共通で有ったので、所定
の情報を書き込んだり、消去したりする場合には、トラ
ンジスタから構成されるメモリセルの全体を一括して、
書き込に或いは消去することしか出来なかった。即ち、
従来に於けるフラッシュ型の半導体記憶装置の例として
不揮発性記憶素子を用いてメモリセルトランジスタを構
成している半導体記憶装置に付いて、図７乃至図９を参
照しながら、その構成と作用を説明する。
【０００４】図７は、上記したメモリセルトランジスタ
を構成する不揮発性記憶素子１０の断面図であり、第１
の導電型、例えばＰ型を有する基板２の主面に第２の導
電型、例えばＮ型を有する拡散層３、３’が形成され、
該拡散層３、３’の間の領域に能動層として機能するチ
ャネル領域４が形成される。一方、該チャネル領域４の
上方には、フローティングゲート５とコントロールゲー
ト６とが図の様に積層されてＦＥＴＭＯＳトランジスタ
を構成している。
を構成する不揮発性記憶素子１０の断面図であり、第１
の導電型、例えばＰ型を有する基板２の主面に第２の導
電型、例えばＮ型を有する拡散層３、３’が形成され、
該拡散層３、３’の間の領域に能動層として機能するチ
ャネル領域４が形成される。一方、該チャネル領域４の
上方には、フローティングゲート５とコントロールゲー
ト６とが図の様に積層されてＦＥＴＭＯＳトランジスタ
を構成している。
【０００５】係る構成を有する不揮発性記憶素子１０の
書き込み動作は、図７に原理が説明さている通り、該コ
ントロールゲート６に高電位の電圧を印加し、又該基板
２に低電位の電圧を印加して、両者間に所定の電位差を
形成する事により、該基板２に形成されたチャネル領域
４から、電荷が該フローティングゲート５内に移動し
て、電荷が該フローティングゲート５内に蓄積され、そ
れにより情報の記憶が行われる。
書き込み動作は、図７に原理が説明さている通り、該コ
ントロールゲート６に高電位の電圧を印加し、又該基板
２に低電位の電圧を印加して、両者間に所定の電位差を
形成する事により、該基板２に形成されたチャネル領域
４から、電荷が該フローティングゲート５内に移動し
て、電荷が該フローティングゲート５内に蓄積され、そ
れにより情報の記憶が行われる。
【０００６】又、当該不揮発性記憶素子１０に記憶され
た情報を消去するには、図８に示す様に、図７と逆に該
コントロールゲート６に低電位の電圧を印加し、又該基
板２に高電位の電圧を印加する事によって、当該フロー
ティングゲート５に蓄積された電荷が基板側に移動し
て、記憶状態が解消される。処で、係る従来に於ける不
揮発性記憶素子１０の詳細なる構成は、図９に示されて
いる様に、Ｐ型を有する基板２の主面にＮ型を有する拡
散層３、３’が形成されている。
た情報を消去するには、図８に示す様に、図７と逆に該
コントロールゲート６に低電位の電圧を印加し、又該基
板２に高電位の電圧を印加する事によって、当該フロー
ティングゲート５に蓄積された電荷が基板側に移動し
て、記憶状態が解消される。処で、係る従来に於ける不
揮発性記憶素子１０の詳細なる構成は、図９に示されて
いる様に、Ｐ型を有する基板２の主面にＮ型を有する拡
散層３、３’が形成されている。
【０００７】尚、該拡散層３、３’の間の領域にチャネ
ル領域４が形成されているが、図９に於いては割愛され
ている。又、該拡散層３、３’の上方で有って、両者の
端部に跨がって、フローティングゲート５が該拡散層
３、３’の配列方向と直角な方向に配置されており、更
に該フローティングゲート５の上方に、コントロールゲ
ート６が、該フローティングゲート５の配列方向と同一
の方向で且つビット線に垂直に連続的に配置形成されて
いる。
ル領域４が形成されているが、図９に於いては割愛され
ている。又、該拡散層３、３’の上方で有って、両者の
端部に跨がって、フローティングゲート５が該拡散層
３、３’の配列方向と直角な方向に配置されており、更
に該フローティングゲート５の上方に、コントロールゲ
ート６が、該フローティングゲート５の配列方向と同一
の方向で且つビット線に垂直に連続的に配置形成されて
いる。
【０００８】つまり、係るメモリセルトランジスタから
なる不揮発性記憶素子１０に対する情報の書き込み或い
は消去操作は、基板２の電位とコントロールゲート６に
印加される電圧の差により制御されるものであるから、
従来に於いける当該不揮発性記憶素子を主体とする半導
体記憶装置の構成に於いては、基板２の電位が全ての不
揮発性記憶素子１０に対して同一となっているので、基
板２とコントロールゲート６間の電圧の差は、当該コン
トロールゲート６に係る電圧で決定されてしまるので、
一括書き込み、一括消去の操作しか出来ないのが現状で
ある。
なる不揮発性記憶素子１０に対する情報の書き込み或い
は消去操作は、基板２の電位とコントロールゲート６に
印加される電圧の差により制御されるものであるから、
従来に於いける当該不揮発性記憶素子を主体とする半導
体記憶装置の構成に於いては、基板２の電位が全ての不
揮発性記憶素子１０に対して同一となっているので、基
板２とコントロールゲート６間の電圧の差は、当該コン
トロールゲート６に係る電圧で決定されてしまるので、
一括書き込み、一括消去の操作しか出来ないのが現状で
ある。
【０００９】
【発明が解決しようとする課題】本発明の目的は上記従
来技術における、選択的に特定の領域のメモリセルトラ
ンジスタに対して纏めて情報の書き込み、或いは消去を
行う事が困難であると言う問題点を解消し、半導体記憶
装置に設けられた複数個のメモリセルトランジスタを部
分的に且つ選択的に一括書き込み、或いは一括消去を行
う事に出来る半導体記憶装置を提供するものである。
来技術における、選択的に特定の領域のメモリセルトラ
ンジスタに対して纏めて情報の書き込み、或いは消去を
行う事が困難であると言う問題点を解消し、半導体記憶
装置に設けられた複数個のメモリセルトランジスタを部
分的に且つ選択的に一括書き込み、或いは一括消去を行
う事に出来る半導体記憶装置を提供するものである。
【００１０】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には次のような技術的構成を採用
するものである。即ち、第１の導電型を有する基板上も
しくは、第１の導電型を有するウェル内に、所定の領域
に亘たって第２の導電型を有するウェルを形成すると共
に、該第２の導電型を有するウェル内に第１の導電型を
有するチャネルを持ったメモリセルトランジスタが形成
されている半導体記憶装置である。
達成するため、基本的には次のような技術的構成を採用
するものである。即ち、第１の導電型を有する基板上も
しくは、第１の導電型を有するウェル内に、所定の領域
に亘たって第２の導電型を有するウェルを形成すると共
に、該第２の導電型を有するウェル内に第１の導電型を
有するチャネルを持ったメモリセルトランジスタが形成
されている半導体記憶装置である。
【００１１】
【作用】本発明においては、上記した様な構成を採用し
ているので、ウェル毎に印加する電圧を変化させる事が
可能であるから、当該半導体記憶装置を構成する各メモ
リセルトランジスタのコントロールゲート６とチャネル
領域間の電位差を選択的に他の領域のメモリセルトラン
ジスタにおける当該電位差より大きくする事が出来るの
で、情報の書き込み或いは消去操作を所定のメモリセル
トランジスタに対して選択的に実行させる事が可能とな
る。
ているので、ウェル毎に印加する電圧を変化させる事が
可能であるから、当該半導体記憶装置を構成する各メモ
リセルトランジスタのコントロールゲート６とチャネル
領域間の電位差を選択的に他の領域のメモリセルトラン
ジスタにおける当該電位差より大きくする事が出来るの
で、情報の書き込み或いは消去操作を所定のメモリセル
トランジスタに対して選択的に実行させる事が可能とな
る。
【００１２】
【実施例】以下に、本発明に係る半導体記憶装置の具体
例を図面を参照しながら詳細に説明する。図１は、本発
明に係る半導体記憶装置の一具体例の構成を示す断面図
であり、図中、第１の導電型、例えばＮ型を有する基板
２上もしくは、第１の導電型、例えばＮ型を有するウェ
ル２’内に、所定の領域に亘たって第２の導電型、例え
ばＰ型を有するウェル７を形成すると共に、該第２の導
電型、例えばＰ型を有するウェル７内に第１の導電型、
例えばＮ型を有するチャネルを持ったメモリセルトラン
ジスタ１０が形成されている半導体記憶装置１が示され
ている。
例を図面を参照しながら詳細に説明する。図１は、本発
明に係る半導体記憶装置の一具体例の構成を示す断面図
であり、図中、第１の導電型、例えばＮ型を有する基板
２上もしくは、第１の導電型、例えばＮ型を有するウェ
ル２’内に、所定の領域に亘たって第２の導電型、例え
ばＰ型を有するウェル７を形成すると共に、該第２の導
電型、例えばＰ型を有するウェル７内に第１の導電型、
例えばＮ型を有するチャネルを持ったメモリセルトラン
ジスタ１０が形成されている半導体記憶装置１が示され
ている。
【００１３】尚、図１に於ける９は、該チャネル領域４
の上に形成されるトンネル酸化膜であり、又１１は、分
離絶縁膜である。本発明の構成を更に詳細に図２を参照
して判りやすく説明すると、図２は、図１に示された本
発明に係る半導体記憶装置１の平面図であり、第１の導
電型、例えばＮ型を有する基板２の所定の領域８、
８’、８”に亘たって第２の導電型、例えばＰ型を有す
るウェル７を形成すると共に、該第２の導電型、例えば
Ｎ型を有するウェル７内に第１の導電型、例えばＮ型を
有するチャネルを持ったメモリセルトランジスタ１０が
形成されている半導体記憶装置１が示されている。
の上に形成されるトンネル酸化膜であり、又１１は、分
離絶縁膜である。本発明の構成を更に詳細に図２を参照
して判りやすく説明すると、図２は、図１に示された本
発明に係る半導体記憶装置１の平面図であり、第１の導
電型、例えばＮ型を有する基板２の所定の領域８、
８’、８”に亘たって第２の導電型、例えばＰ型を有す
るウェル７を形成すると共に、該第２の導電型、例えば
Ｎ型を有するウェル７内に第１の導電型、例えばＮ型を
有するチャネルを持ったメモリセルトランジスタ１０が
形成されている半導体記憶装置１が示されている。
【００１４】即ち、本発明に係る該半導体記憶装置１に
於いては、適宜の基板２内に、所定の領域に亘たって、
基板の導電型とは異なる導電型を有するウェル部７が設
けられ、当該ウェル部７内部にそれぞれ複数個のメモリ
セルトランジスタ１０を独立に形成配置したものであ
る。本発明の上記具体例に於いては、該第１の導電型を
Ｎ型、又該第２の導電型をＰ型として説明したが、その
逆の関係に構成したもので有っても良い事は言うまでも
無い。
於いては、適宜の基板２内に、所定の領域に亘たって、
基板の導電型とは異なる導電型を有するウェル部７が設
けられ、当該ウェル部７内部にそれぞれ複数個のメモリ
セルトランジスタ１０を独立に形成配置したものであ
る。本発明の上記具体例に於いては、該第１の導電型を
Ｎ型、又該第２の導電型をＰ型として説明したが、その
逆の関係に構成したもので有っても良い事は言うまでも
無い。
【００１５】又、図１及び図２に於いては、特定の導電
型を有する基板内に、特定の導電型を有するウェル部が
形成されている例を示しているが、特定の導電型を有す
る基板に設けられている特定の導電型を有するウェル部
内に、本発明に係るウェル部を更に形成する様にしたも
ので有っても良い。図２に於いて、所定の領域８、
８’、８”に形成される当該各ウェル部７内に配置形成
されるそれぞれのメモリセルトランジスタ１０の構成
は、例えば、当該ウェル部７の導電型とは異なる導電型
を有する拡散層３、３’が、チャネル領域４を形成する
為の所定の間隙を空けて対向して配置されているもので
ある。
型を有する基板内に、特定の導電型を有するウェル部が
形成されている例を示しているが、特定の導電型を有す
る基板に設けられている特定の導電型を有するウェル部
内に、本発明に係るウェル部を更に形成する様にしたも
ので有っても良い。図２に於いて、所定の領域８、
８’、８”に形成される当該各ウェル部７内に配置形成
されるそれぞれのメモリセルトランジスタ１０の構成
は、例えば、当該ウェル部７の導電型とは異なる導電型
を有する拡散層３、３’が、チャネル領域４を形成する
為の所定の間隙を空けて対向して配置されているもので
ある。
【００１６】該拡散層３、３’の導電型は、上記具体例
では、第１の導電型、即ちＮ型の導電性を有する素材で
構成されるものである。又、図２から明らかな様に、該
拡散層３、３’の上方でかる該拡散層３、３’の配列方
向と略直角の方向に、所定の長さを有するフローティン
グゲート５が配置され、更に、該フローティングゲート
５の上方に、該フローティングゲート５の配列方向と同
一の方向に連続したコントロールゲート６が配置形成さ
れている。
では、第１の導電型、即ちＮ型の導電性を有する素材で
構成されるものである。又、図２から明らかな様に、該
拡散層３、３’の上方でかる該拡散層３、３’の配列方
向と略直角の方向に、所定の長さを有するフローティン
グゲート５が配置され、更に、該フローティングゲート
５の上方に、該フローティングゲート５の配列方向と同
一の方向に連続したコントロールゲート６が配置形成さ
れている。
【００１７】図２に於いては、当該各メモリセルトラン
ジスタ１０は、マトリックス状にアレー配置されている
事が好ましく、上記コントロールゲート６の配列方向
は、半導体記憶装置に於けるワード線の方向と一致して
いる事が好ましく、又該拡散層３、３’の配列方向は、
半導体記憶装置に於けるビット線の方向と一致している
事が好ましい。
ジスタ１０は、マトリックス状にアレー配置されている
事が好ましく、上記コントロールゲート６の配列方向
は、半導体記憶装置に於けるワード線の方向と一致して
いる事が好ましく、又該拡散層３、３’の配列方向は、
半導体記憶装置に於けるビット線の方向と一致している
事が好ましい。
【００１８】又、本発明に係る半導体記憶装置に於い
て、該ウェル部７は、図２に示す様に、ビット線の方向
に一列状に配列された複数個のメモリセルトランジスタ
１０を個別に包含する様に、それぞれが互いに並列した
状態で配置形成されたもので有っても良く、又ビット線
の方向に一列状に配列された複数個のメモリセルトラン
ジスタ１０を複数組纏めて包含する様に配置形成された
もので有っても良い。
て、該ウェル部７は、図２に示す様に、ビット線の方向
に一列状に配列された複数個のメモリセルトランジスタ
１０を個別に包含する様に、それぞれが互いに並列した
状態で配置形成されたもので有っても良く、又ビット線
の方向に一列状に配列された複数個のメモリセルトラン
ジスタ１０を複数組纏めて包含する様に配置形成された
もので有っても良い。
【００１９】又、場合によっては、当該ビット線方向に
も断続的に配置形成されたもので有っても良い。つま
り、本発明に係る半導体記憶装置に於いては、該ウェル
部７を分離分割して形成しているので、当該各ウェル部
毎に、メモリセルトランジスタ１０のコントロールゲー
ト６とウェル部７に形成されているチャネル領域４との
間に印加される電圧の電位差を変える事が可能であるの
で、所定の領域内のメモリセルトランジスタ１０、或い
は所定の個々のメモリセルトランジスタ１０に於ける該
コントロールゲートとチャネル領域間の電位差を選択的
に、書き込み可能なレベルに設定出来ると同時に、消去
可能な電位差に選択的に設定出来るので、当該半導体記
憶装置に於けるメモリセルトランジスタ１０に所定の情
報を選択的に書き込み或いは消去を行う事が可能とな
る。
も断続的に配置形成されたもので有っても良い。つま
り、本発明に係る半導体記憶装置に於いては、該ウェル
部７を分離分割して形成しているので、当該各ウェル部
毎に、メモリセルトランジスタ１０のコントロールゲー
ト６とウェル部７に形成されているチャネル領域４との
間に印加される電圧の電位差を変える事が可能であるの
で、所定の領域内のメモリセルトランジスタ１０、或い
は所定の個々のメモリセルトランジスタ１０に於ける該
コントロールゲートとチャネル領域間の電位差を選択的
に、書き込み可能なレベルに設定出来ると同時に、消去
可能な電位差に選択的に設定出来るので、当該半導体記
憶装置に於けるメモリセルトランジスタ１０に所定の情
報を選択的に書き込み或いは消去を行う事が可能とな
る。
【００２０】本発明に係る半導体記憶装置に於いて使用
される該メモリセルトランジスタ１０は、例えば不揮発
性記憶素子で構成されている事が好ましく、係る不揮発
性記憶素子は、コントロールゲート６とフローティング
ゲート５を含んでいるものである。図３は、本発明に係
る半導体記憶装置１の一具体例に於ける回路図を示すも
のであり、複数個のメモリセルトランジスタ１０は、上
記した様に、不揮発性記憶素子で構成され、それぞれが
ワード線ＷＬとビット線ＢＬとに沿ってマトリックス状
に配列されている。
される該メモリセルトランジスタ１０は、例えば不揮発
性記憶素子で構成されている事が好ましく、係る不揮発
性記憶素子は、コントロールゲート６とフローティング
ゲート５を含んでいるものである。図３は、本発明に係
る半導体記憶装置１の一具体例に於ける回路図を示すも
のであり、複数個のメモリセルトランジスタ１０は、上
記した様に、不揮発性記憶素子で構成され、それぞれが
ワード線ＷＬとビット線ＢＬとに沿ってマトリックス状
に配列されている。
【００２１】図３から明らかな様に、各メモリセルトラ
ンジスタ１０のコントロールゲート６は、該半導体記憶
装置１のワード線ＷＬに接続され、又バックゲートＣが
ビット線ＢＬと接続される様に構成されている。つま
り、本具体例に於いては、バックゲートＣは、該ウェル
部７に形成されるチャネル領域４の電位を示すものであ
る。
ンジスタ１０のコントロールゲート６は、該半導体記憶
装置１のワード線ＷＬに接続され、又バックゲートＣが
ビット線ＢＬと接続される様に構成されている。つま
り、本具体例に於いては、バックゲートＣは、該ウェル
部７に形成されるチャネル領域４の電位を示すものであ
る。
【００２２】図４は、本発明に係る半導体記憶装置を用
いて、所定の情報を選択された特定の当該記憶手段に書
き込んだり、消去したりする場合の動作を説明する図で
ある。図４（Ａ）は、ビット線ＢＬ１に沿って配列され
ている４個のメモリセルトランジスタ１０１〜１０４の
みに所定の情報を書き込む場合の例を説明しているもの
であり、 先ず、ワード線ＷＬ１からワード線ＷＬ４の
全てを高電圧に設定し、ビット線ＢＬ１のみを負の電圧
に設定すると同時に他の全てのビット線ＢＬ２からＢＬ
３の電圧を０Ｖに維持しておく。
いて、所定の情報を選択された特定の当該記憶手段に書
き込んだり、消去したりする場合の動作を説明する図で
ある。図４（Ａ）は、ビット線ＢＬ１に沿って配列され
ている４個のメモリセルトランジスタ１０１〜１０４の
みに所定の情報を書き込む場合の例を説明しているもの
であり、 先ず、ワード線ＷＬ１からワード線ＷＬ４の
全てを高電圧に設定し、ビット線ＢＬ１のみを負の電圧
に設定すると同時に他の全てのビット線ＢＬ２からＢＬ
３の電圧を０Ｖに維持しておく。
【００２３】係る状態にする事により、当該ビット線Ｂ
Ｌ１に沿って配列されている全てのメモリセルトランジ
スタ１０におけるコントロールゲート６とチャネル領域
４との間の電位差が、当該フローティングゲート５に情
報を書き込むに必要な電位差に設定され、即ち、当該メ
モリセルトランジスタ１０のしきい値Ｖｔｈが高くな
り、その結果所定の情報が記憶されるが、その他のメモ
リセルトランジスタ１０の当該コントロールゲート６と
チャネル領域４との間の電位差は、情報を書き込むに必
要な電位差に設定される事がないので、情報の記憶は行
われない。
Ｌ１に沿って配列されている全てのメモリセルトランジ
スタ１０におけるコントロールゲート６とチャネル領域
４との間の電位差が、当該フローティングゲート５に情
報を書き込むに必要な電位差に設定され、即ち、当該メ
モリセルトランジスタ１０のしきい値Ｖｔｈが高くな
り、その結果所定の情報が記憶されるが、その他のメモ
リセルトランジスタ１０の当該コントロールゲート６と
チャネル領域４との間の電位差は、情報を書き込むに必
要な電位差に設定される事がないので、情報の記憶は行
われない。
【００２４】又図４（Ｂ）は、ビット線ＢＬ１に沿って
配列されている２個のメモリセルトランジスタ１０１、
１０２のみに所定の情報を書き込む場合の例を説明して
いるものであり、 先ず、ワード線ＷＬ１とワード線Ｗ
Ｌ２のみを高電圧に設定し、ビット線ＢＬ１のみを負の
電圧に設定すると同時に他の全てのビット線ＢＬ２から
ＢＬ３の電圧を０Ｖに維持しておく。
配列されている２個のメモリセルトランジスタ１０１、
１０２のみに所定の情報を書き込む場合の例を説明して
いるものであり、 先ず、ワード線ＷＬ１とワード線Ｗ
Ｌ２のみを高電圧に設定し、ビット線ＢＬ１のみを負の
電圧に設定すると同時に他の全てのビット線ＢＬ２から
ＢＬ３の電圧を０Ｖに維持しておく。
【００２５】係る状態にする事により、当該ビット線Ｂ
Ｌ１に沿って配列されているメモリセルトランジスタ１
０１、１０２におけるコントロールゲート６とチャネル
領域４との間の電位差が、当該フローティングゲート５
に情報を書き込むに必要な電位差に設定され、即ち、当
該メモリセルトランジスタ１０のしきい値Ｖｔｈが高く
なり、その結果所定の情報が記憶されるが、その他のメ
モリセルトランジスタ１０の当該コントロールゲート６
とチャネル領域４との間の電位差は、情報を書き込むに
必要な電位差に設定される事がないので、情報の記憶は
行われない。
Ｌ１に沿って配列されているメモリセルトランジスタ１
０１、１０２におけるコントロールゲート６とチャネル
領域４との間の電位差が、当該フローティングゲート５
に情報を書き込むに必要な電位差に設定され、即ち、当
該メモリセルトランジスタ１０のしきい値Ｖｔｈが高く
なり、その結果所定の情報が記憶されるが、その他のメ
モリセルトランジスタ１０の当該コントロールゲート６
とチャネル領域４との間の電位差は、情報を書き込むに
必要な電位差に設定される事がないので、情報の記憶は
行われない。
【００２６】図４（Ｃ）は、ビット線ＢＬ１に沿って配
列されている３個のメモリセルトランジスタ１０１、１
０３及び１０４のみに所定の情報を書き込む場合の例を
説明しているものであり、 先ず、ワード線ＷＬ１、ワ
ード線ＷＬ３及びワード線ＷＬ４のみを高電圧に設定
し、ビット線ＢＬ１のみを負の電圧に設定すると同時に
他の全てのビット線ＢＬ２からＢＬ３の電圧を０Ｖに維
持しておく。
列されている３個のメモリセルトランジスタ１０１、１
０３及び１０４のみに所定の情報を書き込む場合の例を
説明しているものであり、 先ず、ワード線ＷＬ１、ワ
ード線ＷＬ３及びワード線ＷＬ４のみを高電圧に設定
し、ビット線ＢＬ１のみを負の電圧に設定すると同時に
他の全てのビット線ＢＬ２からＢＬ３の電圧を０Ｖに維
持しておく。
【００２７】係る状態にする事により、前記と同様の原
理により、メモリセルトランジスタ１０１、１０３及び
１０４に所定の情報が記憶されるが、その他のメモリセ
ルトランジスタには情報の記憶は行われない。係る具体
例においては、上記記憶情報は、或る種のデータをコー
ド化して記憶する事が可能であり、上記具体例では、１
０１１と言うデータが記憶されているものと考える事が
出来る。
理により、メモリセルトランジスタ１０１、１０３及び
１０４に所定の情報が記憶されるが、その他のメモリセ
ルトランジスタには情報の記憶は行われない。係る具体
例においては、上記記憶情報は、或る種のデータをコー
ド化して記憶する事が可能であり、上記具体例では、１
０１１と言うデータが記憶されているものと考える事が
出来る。
【００２８】図５（Ａ）は、図４（Ａ）とは逆に、ビッ
ト線ＢＬ１に沿って配列されている４個のメモリセルト
ランジスタ１０１〜１０４に記憶されている所定の情報
を消去する場合の例を説明しているものであり、 先
ず、ワード線ＷＬ１からワード線ＷＬ４の全てを負の電
圧に設定し、ビット線ＢＬ１のみを高電圧に設定すると
同時に他の全てのビット線ＢＬ２からＢＬ３の電圧を０
Ｖに維持しておく。
ト線ＢＬ１に沿って配列されている４個のメモリセルト
ランジスタ１０１〜１０４に記憶されている所定の情報
を消去する場合の例を説明しているものであり、 先
ず、ワード線ＷＬ１からワード線ＷＬ４の全てを負の電
圧に設定し、ビット線ＢＬ１のみを高電圧に設定すると
同時に他の全てのビット線ＢＬ２からＢＬ３の電圧を０
Ｖに維持しておく。
【００２９】係る状態にする事により、当該ビット線Ｂ
Ｌ１に沿って配列されている全てのメモリセルトランジ
スタ１０１から１０４におけるコントロールゲート６と
チャネル領域４との間の電位差が、図４（Ａ）に於ける
場合と逆の電位差が発生して当該フローティングゲート
５から、該チャネル領域４に電荷が流出する状態が形成
されるので、その結果、当該メモリセルトランジスタ１
０１〜１０４に記憶されていた所定の情報が消去される
が、その他のメモリセルトランジスタ１０の当該コント
ロールゲート６とチャネル領域４との間の電位差は、情
報を消去するに必要な電位差に設定される事がないの
で、情報の消去は行われない。
Ｌ１に沿って配列されている全てのメモリセルトランジ
スタ１０１から１０４におけるコントロールゲート６と
チャネル領域４との間の電位差が、図４（Ａ）に於ける
場合と逆の電位差が発生して当該フローティングゲート
５から、該チャネル領域４に電荷が流出する状態が形成
されるので、その結果、当該メモリセルトランジスタ１
０１〜１０４に記憶されていた所定の情報が消去される
が、その他のメモリセルトランジスタ１０の当該コント
ロールゲート６とチャネル領域４との間の電位差は、情
報を消去するに必要な電位差に設定される事がないの
で、情報の消去は行われない。
【００３０】尚図５（Ｂ）と図５（Ｃ）は、図４（Ｂ）
と図４（Ｃ）に対応してたメモリセルトランジスタの情
報を消去する場合を示すものであり、その原理は、図５
（Ａ）と同様である。又図６（Ａ）は、所定の幅を持っ
た領域に配列されているメモリセルトランジスタに対す
る情報の書込み操作を行う場合を示すものであり、例え
ばビット線ＢＬ１に沿って配置されているメモリセルト
ランジスタ１０１、１０２とビット線ＢＬ２に沿って配
置されているメモリセルトランジスタ１１１、１１２の
４個のメモリセルトランジスタに所定の情報を書込みす
る場合には、先ずワード線ＷＬ１とワード線ＷＬ２を高
電圧に設定し、ビット線ＢＬ１及びビット線ＢＬ２を負
の電圧に設定すると同時に他のビット線ＢＬ３と他のワ
ード線ＷＬ３とワード線ＷＬ４の電圧をそれぞれ０Ｖに
維持しておく。
と図４（Ｃ）に対応してたメモリセルトランジスタの情
報を消去する場合を示すものであり、その原理は、図５
（Ａ）と同様である。又図６（Ａ）は、所定の幅を持っ
た領域に配列されているメモリセルトランジスタに対す
る情報の書込み操作を行う場合を示すものであり、例え
ばビット線ＢＬ１に沿って配置されているメモリセルト
ランジスタ１０１、１０２とビット線ＢＬ２に沿って配
置されているメモリセルトランジスタ１１１、１１２の
４個のメモリセルトランジスタに所定の情報を書込みす
る場合には、先ずワード線ＷＬ１とワード線ＷＬ２を高
電圧に設定し、ビット線ＢＬ１及びビット線ＢＬ２を負
の電圧に設定すると同時に他のビット線ＢＬ３と他のワ
ード線ＷＬ３とワード線ＷＬ４の電圧をそれぞれ０Ｖに
維持しておく。
【００３１】係る状態にする事により、前記したと同じ
原理により、メモリセルトランジスタ１０１、１０２、
１１１、１１２におけるコントロールゲート６とチャネ
ル領域４との間の電位差が、当該フローティングゲート
５に情報を書き込むに必要な電位差に設定され、その結
果所定の情報が記憶されるが、その他のメモリセルトラ
ンジスタ１０の当該コントロールゲート６とチャネル領
域４との間の電位差は、情報を書き込むに必要な電位差
に設定される事がないので、情報の記憶は行われない。
原理により、メモリセルトランジスタ１０１、１０２、
１１１、１１２におけるコントロールゲート６とチャネ
ル領域４との間の電位差が、当該フローティングゲート
５に情報を書き込むに必要な電位差に設定され、その結
果所定の情報が記憶されるが、その他のメモリセルトラ
ンジスタ１０の当該コントロールゲート６とチャネル領
域４との間の電位差は、情報を書き込むに必要な電位差
に設定される事がないので、情報の記憶は行われない。
【００３２】従って、所定の領域のメモリセルトランジ
スタに対して情報の書込みが行われることになる。一
方、図６（Ｂ）は、所定の幅を持った領域に配列されて
いるメモリセルトランジスタに対する情報の消去操作を
行う場合を示すものであり、例えばビット線ＢＬ１に沿
って配置されているメモリセルトランジスタ１０１、１
０２とビット線ＢＬ２に沿って配置されているメモリセ
ルトランジスタ１１１、１１２の４個のメモリセルトラ
ンジスタに記憶されている所定の情報を消去する場合に
は、先ずワード線ＷＬ１とワード線ＷＬ２を負の電圧に
設定し、ビット線ＢＬ１及びビット線ＢＬ２を正の高電
圧に設定すると同時に他のビット線ＢＬ３と他のワード
線ＷＬ３とワード線ＷＬ４の電圧をそれぞれ０Ｖに維持
しておく。
スタに対して情報の書込みが行われることになる。一
方、図６（Ｂ）は、所定の幅を持った領域に配列されて
いるメモリセルトランジスタに対する情報の消去操作を
行う場合を示すものであり、例えばビット線ＢＬ１に沿
って配置されているメモリセルトランジスタ１０１、１
０２とビット線ＢＬ２に沿って配置されているメモリセ
ルトランジスタ１１１、１１２の４個のメモリセルトラ
ンジスタに記憶されている所定の情報を消去する場合に
は、先ずワード線ＷＬ１とワード線ＷＬ２を負の電圧に
設定し、ビット線ＢＬ１及びビット線ＢＬ２を正の高電
圧に設定すると同時に他のビット線ＢＬ３と他のワード
線ＷＬ３とワード線ＷＬ４の電圧をそれぞれ０Ｖに維持
しておく。
【００３３】係る状態にする事により、前記したと同じ
原理により、メモリセルトランジスタ１０１、１０２、
１１１、１１２におけるコントロールゲート６とチャネ
ル領域４との間の電位差が、当該フローティングゲート
５から、該チャネル領域４に電荷が流出する状態が形成
されるので、その結果、当該メモリセルトランジスタに
記憶されていた所定の情報が消去されるが、その他のメ
モリセルトランジスタ１０の当該コントロールゲート６
とチャネル領域４との間の電位差は、情報を消去するに
必要な電位差に設定される事がないので、情報の消去は
行われない。
原理により、メモリセルトランジスタ１０１、１０２、
１１１、１１２におけるコントロールゲート６とチャネ
ル領域４との間の電位差が、当該フローティングゲート
５から、該チャネル領域４に電荷が流出する状態が形成
されるので、その結果、当該メモリセルトランジスタに
記憶されていた所定の情報が消去されるが、その他のメ
モリセルトランジスタ１０の当該コントロールゲート６
とチャネル領域４との間の電位差は、情報を消去するに
必要な電位差に設定される事がないので、情報の消去は
行われない。
【００３４】
【効果】本発明に係る半導体記憶装置に於いては、特定
の領域に於けるメモリセルトランジスタに対して選択的
に情報の書込み、消去を行う事が可能である。
の領域に於けるメモリセルトランジスタに対して選択的
に情報の書込み、消去を行う事が可能である。
【図１】図１は本発明に係る半導体記憶装置の具体例に
付いての構成を示す図である。
付いての構成を示す図である。
【図２】図２は、本発明にかかる半導体記憶装置の具体
例の構成を示す平面図である。
例の構成を示す平面図である。
【図３】図３は、本発明における半導体記憶装置の一具
体例の回路構成を説明する図である。
体例の回路構成を説明する図である。
【図４】図４は、本発明に係る半導体記憶装置に於ける
情報の書込みを行う場合の操作を説明する図である。
情報の書込みを行う場合の操作を説明する図である。
【図５】図５は、本発明に係る半導体記憶装置に於ける
情報の消去を行う場合の操作を説明する図である。
情報の消去を行う場合の操作を説明する図である。
【図６】図６は、本発明に係る半導体記憶装置に於ける
選択された領域のメモリセルトランジスタに対して情報
の書込み、消去を行う場合の操作を説明する図である。
選択された領域のメモリセルトランジスタに対して情報
の書込み、消去を行う場合の操作を説明する図である。
【図７】図５は、従来に於ける半導体記憶装置に使用さ
れるメモリセルトランジスタの一具体例の構成を示す図
である。
れるメモリセルトランジスタの一具体例の構成を示す図
である。
【図８】図６は、従来における半導体記憶装置に使用さ
れるメモリセルトランジスタの一具体例の構成を示す図
である。
れるメモリセルトランジスタの一具体例の構成を示す図
である。
【図９】図７は、従来における半導体記憶装置に使用さ
れるメモリセルトランジスタの一具体例の構成を示す斜
視図である。
れるメモリセルトランジスタの一具体例の構成を示す斜
視図である。
１…半導体記憶装置 ２…基板 ３…拡散層 ４…チャネル領域 ５…フローティングゲート ６…コントロールゲート ７…ウェル部 ８…分離領域 ９…トンネル酸化膜 １０…メモリセルトランジスタ、不揮発性記憶素子 １１…絶縁分離層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04
Claims (7)
- 【請求項１】 第１の導電型を有する基板上もしくは、
第１の導電型を有するウェル内に、所定の領域に亘たっ
て第２の導電型を有するウェルを形成すると共に、該第
２の導電型を有するウェル内に第１の導電型を有するチ
ャネルを持ったメモリセルトランジスタが形成されてい
る事を特徴とする半導体記憶装置。 - 【請求項２】 該第２の導電型を有するウェルは、複数
の互いに並行に配置された列状に形成されている事を特
徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 当該メモリセルトランジスタは、不揮発
性記憶素子で構成されている事を特徴とする請求項１乃
至２記載の半導体記憶装置。 - 【請求項４】 当該不揮発性記憶素子は、コントロール
ゲートとフローティングゲートを含んでいるものである
事を特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 当該メモリセルトランジスタが、ワード
線及びビット線の方向に沿ってアレイ状に配列されてい
る事を特徴とする請求項１乃至４記載の半導体記憶装
置。 - 【請求項６】 当該第２の導電型を有するウェル部分が
該ビット線の方向に沿って形成されている事を特徴とす
る請求項５記載の半導体記憶装置。 - 【請求項７】 該第２の導電型を有するウェル部と該メ
モリセルトランジスタのゲート部とに個別に印加される
電位により、当該メモリセルトランジスタの記憶状態が
変化するものである事を特徴とする請求項１記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15688992A JPH065870A (ja) | 1992-06-16 | 1992-06-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15688992A JPH065870A (ja) | 1992-06-16 | 1992-06-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065870A true JPH065870A (ja) | 1994-01-14 |
Family
ID=15637613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15688992A Withdrawn JPH065870A (ja) | 1992-06-16 | 1992-06-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657893B2 (en) | 1997-12-10 | 2003-12-02 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for driving the same |
-
1992
- 1992-06-16 JP JP15688992A patent/JPH065870A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657893B2 (en) | 1997-12-10 | 2003-12-02 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for driving the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |