JPH0659028B2 - 論理回路 - Google Patents
論理回路Info
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- JPH0659028B2 JPH0659028B2 JP60264322A JP26432285A JPH0659028B2 JP H0659028 B2 JPH0659028 B2 JP H0659028B2 JP 60264322 A JP60264322 A JP 60264322A JP 26432285 A JP26432285 A JP 26432285A JP H0659028 B2 JPH0659028 B2 JP H0659028B2
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- JP
- Japan
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- input
- transistor
- circuit
- emitter
- collector
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- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路、特にマルチ入力型の高速論理回路に
係わり、詳しくは、不使用の入力に接続されているトラ
ンジスタに逆方向電圧が印加されないようにした論理回
路に関する。
係わり、詳しくは、不使用の入力に接続されているトラ
ンジスタに逆方向電圧が印加されないようにした論理回
路に関する。
従来、高速論理回路として多く用いられるものに差動増
幅回路とエミッタフォロワ回路を組合せたエミッタ結合
論理回路（Emitter Coupled Logic：以下ＥＣＬと称
す）がある。
幅回路とエミッタフォロワ回路を組合せたエミッタ結合
論理回路（Emitter Coupled Logic：以下ＥＣＬと称
す）がある。
ＥＣＬの集積回路を用いてシステム設計を行なう場合、
ＥＣＬの入力端子を全て必ずしも使用しないことが多
い。たとえば２入力のＯＲ／ＮＯＲ回路をＥＣＬにて実
現しようとするときにおいて、種々の理由により汎用の
３入力のＯＲ／ＮＯＲ回路を用いることがある。
ＥＣＬの入力端子を全て必ずしも使用しないことが多
い。たとえば２入力のＯＲ／ＮＯＲ回路をＥＣＬにて実
現しようとするときにおいて、種々の理由により汎用の
３入力のＯＲ／ＮＯＲ回路を用いることがある。
このような場合、未使用入力端子を論理“０”にクラン
プする必要があるが、従来のＥＣＬ集積回路においては
上記不具合を解消するために入力端子と低位側電源の間
に高抵抗を挿入していることが多い（資料：“THE SEMI
CONDUCTOR DATA LIBRARY”1−8頁,Fig4,MOTOROLA INC.1
974）。
プする必要があるが、従来のＥＣＬ集積回路においては
上記不具合を解消するために入力端子と低位側電源の間
に高抵抗を挿入していることが多い（資料：“THE SEMI
CONDUCTOR DATA LIBRARY”1−8頁,Fig4,MOTOROLA INC.1
974）。
このとき未使用入力端子は開放状態にて論理“０”とな
る。
る。
第２図に入力端子と低位側電源との間に高抵抗を挿入し
た従来のＥＣＬゲートの回路図を示す。第２図におい
て、９，10，11は入力トランジスタであって各ベースは
入力端子１，２，３に各々接続され、各エミッタは共通
接続され定電流源８を介して低位側電源６に接続され、
各コレクタは共通接続され抵抗１４を介して高位側電源
５に接続されている。
た従来のＥＣＬゲートの回路図を示す。第２図におい
て、９，10，11は入力トランジスタであって各ベースは
入力端子１，２，３に各々接続され、各エミッタは共通
接続され定電流源８を介して低位側電源６に接続され、
各コレクタは共通接続され抵抗１４を介して高位側電源
５に接続されている。
１２は比較トランジスタであって、ベースには基準電圧
７が印加されエミッタは入力トランジスタ９，１０，１
１のエミッタに接続され、コレクタは抵抗１５を介して
電源５に接続されている。
７が印加されエミッタは入力トランジスタ９，１０，１
１のエミッタに接続され、コレクタは抵抗１５を介して
電源５に接続されている。
１３はエミッタフォロワトランジスタであって、ベース
は比較トランジスタ１２のコレクタに接続され、コレク
タは電源５に接続され、エミッタは抵抗１６を介して電
源６に接続されるとともに出力４として取り出される。
第２図に示されている回路では入力１，２，３の信号に
対して出力４にＯＲの論理を得ることができる。
は比較トランジスタ１２のコレクタに接続され、コレク
タは電源５に接続され、エミッタは抵抗１６を介して電
源６に接続されるとともに出力４として取り出される。
第２図に示されている回路では入力１，２，３の信号に
対して出力４にＯＲの論理を得ることができる。
ここで第２図における抵抗１７，１８，１９は、各入力
端子１，２，３と低位側電源６の間に接続されており、
抵抗１７，１８，１９の値は、各入力端子がＩＣ外部の
信号源に接続している場合には信号電位に対し充分に応
答し、また開放した場合には低位側電源６の電位に固定
されるよう適当な値が選ばれる。したがって３入力のう
ち２入力のみ使用し、残りの１入力を開放した場合、第
２図回路は２入力ＯＲ回路として動作する。
端子１，２，３と低位側電源６の間に接続されており、
抵抗１７，１８，１９の値は、各入力端子がＩＣ外部の
信号源に接続している場合には信号電位に対し充分に応
答し、また開放した場合には低位側電源６の電位に固定
されるよう適当な値が選ばれる。したがって３入力のう
ち２入力のみ使用し、残りの１入力を開放した場合、第
２図回路は２入力ＯＲ回路として動作する。
上述した従来のＥＣＬにおいては入力端子と低位間電源
の間に抵抗が接続されているので、未使用入力端子は開
放とすることにより論理“０”として取り扱うことがで
きた。その場合、集積回路の動作時において、不使用の
入力トランジスタのエミッタ・ベース接合（以下ＥＢ接
合と称す）に逆方向電圧が加わる。
の間に抵抗が接続されているので、未使用入力端子は開
放とすることにより論理“０”として取り扱うことがで
きた。その場合、集積回路の動作時において、不使用の
入力トランジスタのエミッタ・ベース接合（以下ＥＢ接
合と称す）に逆方向電圧が加わる。
第２図に示す回路において、入力トランジスタのＥＢ接
合に加わる逆方向電圧が通常どの程度になるかを以下に
示す。
合に加わる逆方向電圧が通常どの程度になるかを以下に
示す。
ＥＣＬにより構成されている集積回路では、高位側電源
５は通常ＯＶ，低位側電源６は通常−5Vである。また基
準電圧７の電位は通常−１．３Ｖである。動作時のトラ
ンジスタの順方向ＥＢ接合電圧を０．８Ｖとすると、入
力トランジスタには入力端子の開放時に２．９Ｖの逆方
向電圧が加わる。
５は通常ＯＶ，低位側電源６は通常−5Vである。また基
準電圧７の電位は通常−１．３Ｖである。動作時のトラ
ンジスタの順方向ＥＢ接合電圧を０．８Ｖとすると、入
力トランジスタには入力端子の開放時に２．９Ｖの逆方
向電圧が加わる。
上記ＥＢ接合に加わる電圧がトランジスタのＥＢ接合逆
方向耐圧（以下VEBOと称す）よりも充分高い場合には問
題は生じない。しかしながら、近年の高集積化の要求に
伴い、素子が微細化し接合が浅く作られるようになる
と、各トランジスタのVEBOは低下するようになり、第２
図の回路において入力トランジスタ９，１０，１１にV
EBO以上の電圧が加わった場合にはＥＢ接合逆方向に電
流が流れ、回路動作上好ましくないばかりではなく、ひ
いてはＥＢ接合が破壊されるという問題点がある。
方向耐圧（以下VEBOと称す）よりも充分高い場合には問
題は生じない。しかしながら、近年の高集積化の要求に
伴い、素子が微細化し接合が浅く作られるようになる
と、各トランジスタのVEBOは低下するようになり、第２
図の回路において入力トランジスタ９，１０，１１にV
EBO以上の電圧が加わった場合にはＥＢ接合逆方向に電
流が流れ、回路動作上好ましくないばかりではなく、ひ
いてはＥＢ接合が破壊されるという問題点がある。
本発明の論理回路は、ベースにそれぞれ入力信号が印加
される複数の入力トランジスタと、ベースに基準電圧が
入力される比較トランジスタとを有し、前記入力トラン
ジスタのコレクタと比較トランジスタのコレクタとはそ
れぞれ抵抗を介して高電圧源に、前記入力トランジスタ
のエミッタと比較トランジスタのエミッタとは共通して
定電流源を介して定電圧源にそれぞれ接続されており、
前記入力トランジスタのコレクタまたは比較トランジス
タのコレクタを出力とする差動増幅器を含む論理回路に
おいて、前記複数の入力トランジスタのベースとエミッ
タ間にそれぞれ抵抗を介在させたことを特徴とする。
される複数の入力トランジスタと、ベースに基準電圧が
入力される比較トランジスタとを有し、前記入力トラン
ジスタのコレクタと比較トランジスタのコレクタとはそ
れぞれ抵抗を介して高電圧源に、前記入力トランジスタ
のエミッタと比較トランジスタのエミッタとは共通して
定電流源を介して定電圧源にそれぞれ接続されており、
前記入力トランジスタのコレクタまたは比較トランジス
タのコレクタを出力とする差動増幅器を含む論理回路に
おいて、前記複数の入力トランジスタのベースとエミッ
タ間にそれぞれ抵抗を介在させたことを特徴とする。
第１図は本発明の一実施例を示す回路接続図である。
ここで第２図回路と同様な素子，端子については同じ番
号にて記載しており、入力１，２，３の信号に対して出
力４にＯＲの論理が得られることも同様である。
号にて記載しており、入力１，２，３の信号に対して出
力４にＯＲの論理が得られることも同様である。
第２図に示す従来回路では、各入力端子は抵抗１７，１
８，１９を介して低位側電源６に接続されていたが、第
１図に示す本発明回路において各入力端子は、抵抗５
７，５８，５９を介して入力トランジスタ９，１０，１
１及び比較トランジスタ１２の共通エミッタに接続され
る。
８，１９を介して低位側電源６に接続されていたが、第
１図に示す本発明回路において各入力端子は、抵抗５
７，５８，５９を介して入力トランジスタ９，１０，１
１及び比較トランジスタ１２の共通エミッタに接続され
る。
入力端子を開放した場合、入力トランジスタのベースは
ベース・エミッタ間に接続された抵抗によりエミッタと
同電位になる。したがって入力トランジスタにＥＢ接合
逆方向電圧が加わることはない。さらに入力トランジス
タのベース電位は基準電圧７よりトランジスタの１２の
順方向ＥＢ接合電圧（約０．８Ｖ）分低いので、等価的
に論理“０”として取り扱うことができる。
ベース・エミッタ間に接続された抵抗によりエミッタと
同電位になる。したがって入力トランジスタにＥＢ接合
逆方向電圧が加わることはない。さらに入力トランジス
タのベース電位は基準電圧７よりトランジスタの１２の
順方向ＥＢ接合電圧（約０．８Ｖ）分低いので、等価的
に論理“０”として取り扱うことができる。
第１図に示す抵抗５７，５８，５９の値は、各入力端子
がＩＣ外部の信号源に接続された場合に信号電圧に対し
充分応答できるよう比較的高抵抗を選択することが好ま
しい。
がＩＣ外部の信号源に接続された場合に信号電圧に対し
充分応答できるよう比較的高抵抗を選択することが好ま
しい。
これまでの説明はＥＣＬについて述べたが、本発明は差
動増幅動作により構成されるあらゆるトランジスタ論理
回路に対しても適用されることは言うまでもない。
動増幅動作により構成されるあらゆるトランジスタ論理
回路に対しても適用されることは言うまでもない。
以上説明してきたように、本発明では抵抗を各入力トラ
ンジスタのベースとエミッタとの間に介在させたので、
入力トランジスタのベース・エミッタ間に過大な逆方向
電圧が加わることがなくなり、入力トランジスタを保護
できるという効果を得られる。
ンジスタのベースとエミッタとの間に介在させたので、
入力トランジスタのベース・エミッタ間に過大な逆方向
電圧が加わることがなくなり、入力トランジスタを保護
できるという効果を得られる。
【図面の簡単な説明】 第１図は本発明の一実施例の電気回路図、第２図は従来
例の電気回路図である。 ９乃至１１……入力トランジスタ、１２……比較トラン
ジスタ、５７乃至５９……抵抗。
例の電気回路図である。 ９乃至１１……入力トランジスタ、１２……比較トラン
ジスタ、５７乃至５９……抵抗。
Claims (1)
- 【請求項１】ベースにそれぞれ入力信号が印加される複
数の入力トランジスタと、ベースに基準電圧が入力され
る比較トランジスタとを有し、前記入力トランジスタの
コレクタと比較トランジスタのコレクタとはそれぞれ抵
抗を介して高電圧源に、前記入力トランジスタのエミッ
タと比較トランジスタのエミッタとは共通して定電流源
を介して定電圧源にそれぞれ接続されており、前記入力
トランジスタのコレクタまたは比較トランジスタのコレ
クタを出力とする差動増幅器を含む論理回路において、
前記複数の入力トランジスタのベースとエミッタ間にそ
れぞれ抵抗を介在させたことを特徴とする論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264322A JPH0659028B2 (ja) | 1985-11-22 | 1985-11-22 | 論理回路 |
| EP86116182A EP0224216B1 (en) | 1985-11-22 | 1986-11-21 | An emitter coupled logic circuit |
| DE8686116182T DE3687950T2 (de) | 1985-11-22 | 1986-11-21 | Emittergekoppelte logische schaltung. |
| US06/934,580 US4771190A (en) | 1985-11-22 | 1986-11-24 | Emitter coupled logic circuit provided with pull-down resistors at respective bases of input transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264322A JPH0659028B2 (ja) | 1985-11-22 | 1985-11-22 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122418A JPS62122418A (ja) | 1987-06-03 |
| JPH0659028B2 true JPH0659028B2 (ja) | 1994-08-03 |
Family
ID=17401569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60264322A Expired - Fee Related JPH0659028B2 (ja) | 1985-11-22 | 1985-11-22 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4771190A (ja) |
| EP (1) | EP0224216B1 (ja) |
| JP (1) | JPH0659028B2 (ja) |
| DE (1) | DE3687950T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975595A (en) * | 1987-06-12 | 1990-12-04 | National Semiconductor Corporation | Scannable register/latch circuit |
| US4804861A (en) * | 1988-02-11 | 1989-02-14 | Motorola, Inc. | Multifunction onboard input/output termination |
| US4871929A (en) * | 1988-07-07 | 1989-10-03 | Motorola Inc. | ECL logic gate |
| JPH071865B2 (ja) * | 1988-08-06 | 1995-01-11 | 日本電気株式会社 | エミッタ結合論理回路 |
| US5004938A (en) * | 1989-03-03 | 1991-04-02 | Acer Incorporated | MOS analog NOR amplifier and current source therefor |
| US5424660A (en) * | 1993-06-15 | 1995-06-13 | Texas Instruments Incorporated | DECL logic gates which operate with a 3.3 volt supply or less |
| US7978453B2 (en) * | 2008-01-11 | 2011-07-12 | Visteon Global Technologies, Inc. | Low side driver with short to battery protection |
-
1985
- 1985-11-22 JP JP60264322A patent/JPH0659028B2/ja not_active Expired - Fee Related
-
1986
- 1986-11-21 EP EP86116182A patent/EP0224216B1/en not_active Expired - Lifetime
- 1986-11-21 DE DE8686116182T patent/DE3687950T2/de not_active Expired - Fee Related
- 1986-11-24 US US06/934,580 patent/US4771190A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4771190A (en) | 1988-09-13 |
| EP0224216B1 (en) | 1993-03-10 |
| JPS62122418A (ja) | 1987-06-03 |
| DE3687950D1 (de) | 1993-04-15 |
| DE3687950T2 (de) | 1993-08-26 |
| EP0224216A2 (en) | 1987-06-03 |
| EP0224216A3 (en) | 1988-01-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |