JPH0659648A

JPH0659648A - フレームバッファに画像データを格納するマルチメディア表示制御システム

Info

Publication number: JPH0659648A
Application number: JP5121305A
Authority: JP
Inventors: Hiroteru Yoshida; 浩輝善田; Yuichi Tomiyasu; 雄一冨安
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-05-27
Filing date: 1993-05-24
Publication date: 1994-03-04

Abstract

(57)【要約】（修正有）【目的】ＴＦＴカラーＬＣＤ等を採用したポータブルコ
ンピュータにおいて、本体に標準実装のディスプレイコ
ントローラを用いて表示機能の一部を代行し、グラフィ
ックスデータと画像データとを共通の表示回路を使用で
きる表示システムを提供する。【構成】ＹＵＶの画像圧縮データの伸張回路と、伸張さ
れた動画データを変換するＹＵＶ／ＲＧＢ変換回路３５
を備えたＭＰＥＧボードがコンピュータ本体に接続され
る。本体内のディスプレイコントローラチップは、表示
タイミングをＣＲＴ用からモノクロＬＣＤ用に変換する
フレームバッファ２５を有している。出力されるＲＧＢ
フォームの動画データは、フレームバッファ２５に格納
される。これを用いて表示タイミングをＣＲＴ用からモ
ノクロＬＣＤ用に変換し、動画データをフレームバッフ
ァに格納し、動画とＶＧＡの表示データを共通の表示回
路で表示する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、表示制御システムに
関し、特にフレームバッファに画像データを格納するマ
ルチメディア表示制御システムに関する。

【０００２】

【従来の技術】従来よりポータブルコンピュータ用グラ
フィックスコントローラ（ビデオサブシステム）として
ＶＧＡ（ＶｉｄｅｏＧｒａｐｈｉｃｓＡｒｒａｙ
ｓ）が使用されている。ＶＧＡはディスプレイ表示を制
御するメカニズムを備え、解像度６４０ｘ４８０画素、
色数が２５０色の表示機能を有している。他方、Ｗｉｎ
ｄｏｗｓやＯＳ／２プレゼンテーションマネージャ（Ｐ
Ｍ）等のグラフィカルユーザインターフェースが開発さ
れている。このようなＧＵＩを効率よく動かしたいとい
うユーザの願望がある。

【０００３】このような問題を解決するために、コンピ
ュータ本体内に内蔵されているグラフィックサブシステ
ム（ディスプレイコントローラ、ＲＡＭＤＡＣ等）とは
別に、コンピュータ本体の拡張スロットにＦｅａｔｕｒ
ｅコネクタと呼ばれる業界標準のコネクタを介して他の
ディスプレイカード、例えば内蔵されているグラフィッ
クサブシステムよりも高解像度のディスプレイカードを
接続できるように構成されているポータブルコンピュー
タがある。例えば、ポータブルコンピュータ本体に標準
装備されたＣＲＴコネクタに接続されたカラーＣＲＴに
は、本体内に標準実装されたディスプレイコントローラ
の画面が表示され、ポータブルコンピュータの拡張スロ
ットに挿入された表示ボード上のＣＲＴコネクタに接続
されたＣＲＴには、他のディスプレイコントローラから
の表示データと、本体内のディスプレイコントローラか
らの表示データが切り替えられて、表示される。

【０００４】しかしながら、従来このような異なる２種
類のディスプレイコントローラからの表示データを切り
替えて表示する場合、表示装置はＣＲＴに限られてい
た。

【０００５】この問題を解決するために、異なる２種類
のディスプレイコントローラからの表示データを切り替
えてフラットパネルディスプレイに表示する技術が開発
された。このような例としては、例えば、ＵＳｓｅｒ
ｉａｌＮｏ．０７／９５３，１５２（ｆｉｌｉｎｇ
ｄａｔｅ：Ｓｅｐｔｅｍｂｅｒ２９，１９９２，Ｉｎ
ｖｅｎｔｏｒ：ＨｉｒｏｋｉＺＥＮＤＡ）がある。こ
の出願によれば、ＴＦＴカラーＬＣＤと第１グラフィッ
クサブシステムを有するポータブルコンピュータの拡張
スロットに、第２グラフィックサブシステムを接続する
ためのコネクタを設けている。さらに、第１グラフィッ
クサブシステムからの表示データと第２グラフィックサ
ブシステムからの表示データとを切り替えてカラーＬＣ
Ｄコントローラに表示データを供給する切り替え回路を
有している。第２グラフィックサブシステムが接続され
ていないときは、切り替え回路は第１グラフィックサブ
システムからの表示データおよび制御信号をカラーＬＣ
Ｄコントローラに供給する。この結果、カラーＬＣＤコ
ントローラは第１グラフィックサブシステムからの表示
データをカラーＬＣＤに表示する。コネクタを介して第
２グラフィックサブシステムが接続されると、所定の時
間差を有して、第１グラフィックサブシステムからの制
御信号を阻止する。この結果、第２グラフィックサブシ
ステムからの表示データおよび制御データがカラーＬＣ
Ｄコントローラに供給される。この結果、カラーＬＣＤ
コントローラは、第２グラフィックサブシステムからの
表示データをカラーＬＣＤに表示する。この結果、複数
種類のディスプレイコントローラを切り替えて単一のフ
ラットパネルディスプレイに表示可能となる。

【０００６】近年、ポータブルコンピュータの発達とと
もに、マルチメディアパソコンと呼ばれるコンピュータ
が開発されている。このコンピュータでは、テキストデ
ータやグラフィックスデータの他に動画や静止画等の画
像データがＣＲＴに表示可能である。画像データの表示
は、従来よりテレビやビデオ等で使用されているＹＵＶ
信号を用いて行われるので、コンピュータ本体に内蔵さ
れているＲＧＢの表示回路を用いてテキストデータやグ
ラフィックスデータを表示し、画像データの表示はオプ
ションボードをコンピュータ本体に接続して行う。この
ようなオプションボードとしては、例えば、米国Ｃ−Ｃ
ｕｂｅＭｉｃｒｏｓｙｓｔｅｍｓのＣＬ−４５０（Ｒ
ｅｇｉｓｔｅｒｅｄＴｒａｄｍａｒｋ）Ｄｅｖｅｌｏ
ｐｍｅｎｔＢｏａｒｄがある。このボードはＭＰＥＧ
（ＭｏｖｉｎｇＰｉｃｔｕｒｅＣｏｄｉｎｇＥｘｐ
ｅｒｔｓＧｒｏｕｐ）ｖｉｄｅｏａｌｇｏｒｉｔｈ
ｍを用いて、ＭＰＥＧｃｏｍｐｒｅｓｓｅｄｖｉｄ
ｅｏ信号を伸張し、ＹＵＶ信号をＲＧＢ信号に変換して
出力する。なお、ＭＰＥＧはカラー動画像蓄積用符号化
方式の標準化を進める組織であり、ＩＳＯ（国際標準化
機構）とＩＥＣ（国際電気標準会議）が共同で進めるＪ
ＴＣＩ（情報処理関連国際標準化技術委員会）の下部組
織に当たる。一方で、カラー動画像蓄積用の符号化方式
を指すこともある。ＣＤ−ＲＯＭへの応用を考えたＭＰ
ＥＧ−１と、より高画質を目指したＭＰＥＧ−２があ
る。それぞれ転送速度は、１．５Ｍビット／秒以下と５
Ｍ−１０Ｍビット／秒である。

【０００７】さらに、米国インテル社のＤＶＩ（Ｄｉｇ
ｉｔａｌＶｉｄｅｏＩｎｔｅｒａｃｔｉｖｅ）ボー
ドが知られている。このＤＶＩボードには、画像を圧縮
／伸長するための８２７５０ＰＢチップ、画像データを
格納するＶＲＡＭ，画像データの表示を制御する８２７
５０ＤＢチップ等が実装されている。

【０００８】

【発明が解決しようとする課題】しかしながら、このよ
うなオプションボードをコンピュータ本体に接続した場
合、コンピュータ本体に内蔵されるＲＧＢ系の表示サブ
システムと、オプションボート上のＹＵＶ系の表示サブ
システムの２つのサブシステムが存在することになり、
回路構成が冗長となる欠点を有している。

【０００９】また、ラップトップタイプのポータブルコ
ンピュータの発達とともに、ＴＦＴカラーＬＣＤ等のフ
ラットパネルを採用したポータブルコンピュータにおい
ても、テキストデータ、グラフィックスデータ、動画デ
ータおよび静止画データ等の画像データの表示およびそ
れらの混在表示をフラットパネルディスプレイを用いて
行うことが望まれている。

【００１０】この発明の目的は、表示デバイスにＴＦＴ
カラーＬＣＤ等のフラットパネルディスプレイを採用し
たポータブルコンピュータにおいて、本体に標準で実装
されているディスプレイコントローラを用いて他の表示
コントローラが持つ表示機能の一部を代行することによ
り、グラフィックスデータと画像データとを共通の表示
回路で表示することのできる表示システムを提供するこ
とである。

【００１１】

【発明を解決するための手段および作用】この発明の第
１のアスペクトによれば、フラットパネルディスプレイ
ユニットを備えたポータブルコンピュータにおける表示
制御システムは、前記ポータブルコンピュータに外部か
ら供給される画像データをＲ（ｒｅｄ），Ｇ（ｇｒｅｅ
ｎ），Ｂ（ｂｌｕｅ）のフォームでｒｅｃｅｉｖｅする
手段と；ＣＲＴ表示装置用の表示タイミングを前記フ
ラットパネルディスプレイ用の表示タイミングに変換す
るために使用されるとともに、前記画像データを格納す
るために使用されるフレームバッファメモリ手段と；
テキストデータおよびグラフィックスデータを格納する
ビデオメモリ手段と；前記ビデオメモリ手段から出力
される表示データを色変換するパレット手段と；前記
フレームバッファ手段から出力される画像データと、前
記パレット手段から出力される表示データとを選択的に
出力する選択手段と；前記選択手段から出力される表
示データの階調を制御して前記フラットパネルディスプ
レイユニットに出力する階調制御手段と；および前記
選択手段から出力される表示データをＲ，Ｇ，Ｂのアナ
ログ信号に変換するＤ／Ａコンバータ手段とを備えてい
る。

【００１２】この発明の第２のアスペクトによれば、マ
ルチメディア表示制御システムは、伸張された画像デー
タを格納するフレームバッファ手段と；前記フレーム
バッファ手段の前段に設けられ、前記伸張された画像デ
ータをリアルタイムに受取り、一時的に保持する手段
と；前記画像データを表示するための制御情報を保持
する手段と；ａｎｄ前記画像データの表示制御情報を
保持する手段からの制御情報にもとずいて前記伸張され
た画像データを一時的に保持する手段を制御し、前記画
像データをリアルタイムに前記フレームバッファ手段に
書き込む手段とを備えている。

【００１３】この発明の第３のアスペクトによれば、フ
レームバッファに格納されている静止画データまたは動
画データを読みだし、任意の大きさに拡大または縮小し
て表示すべき画面の任意の位置に表示するディスプレイ
コントローラは、フレームバッファに格納されているデ
ータのサイズを示す値と縮小率を示す水平方向および垂
直方向のスケール値と表示すべきウインドウの領域を示
す値を保持する手段と；前記静止画データまたは動画
データの特定ドットを欠落させることにより、縮小処理
を行う手段と；ａｎｄ前記縮小率が、欠落させるデー
タよりも表示するデータの方が少ないような縮小率かど
うか判断し、そうであれば表示するデータを得るように
欠落させる割合を変化させる手段とを備えている。

【００１４】この発明の第４のアスペクトによれば、動
画データ表示制御システムは、外部から供給される、Ｒ
ＧＢ各ｎビットの伸張された動画データをＲＧＢ各ｍ
（ｎ＞ｍ）ビットの動画データに変換する手段と；動
画データと高解像度グラフィックサブシステムの表示デ
ータとを重ねあわせる手段と；前記高解像度グラフィ
ックサブシステムからのｎビット表示データまたは前記
重ねあわせ手段からのｎビット出力をＲＧＢ各ｍビット
の色データに変換する手段と；前記ＲＧＢ各ｍビット
の動画データに変換する手段からの出力をｎビットの色
識別データに変換すると共に、前記ＲＧＢ各ｍビットの
色データに変換する手段からの出力をｎビットの色識別
データに変換する手段と；前記ＲＧＢ各ｍビットの色
データが変換されたｎビットの色識別データを保持する
手段と；前記ＲＧＢ各ｍビットの動画データが変換さ
れたｎビットの色識別データと、保持手段に保持された
色識別データとを比較し最も近い値の色識別データをｎ
ビットの動画データとしてフレームバッファに書き込む
手段とを備えている。。

【００１５】

【実施例】図１はこの発明のマルチメディア表示制御シ
ステムの全体を示すブロック図である。ｃｅｎｔｒａｌ
ｐｒｏｃｅｓｓｉｎｇｕｎｉｔ（ＣＰＵ）１、メイ
ンメモリ３、ビデオキャプチャボード５、およびマルチ
メディアディスプレイコントローラ７がＣＰＵバス９に
接続される。システムバスコントローラ１１はＣＰＵバ
ス９とシステムバス１３に接続される。システムバス１
３にはさらに、ＣＤ−ＲＯＭコントローラ１５が接続さ
れ、ＣＤ−ＲＯＭコントローラ１５には、ＣＤ−ＲＯＭ
１７が接続されている。ビデオデコーダ１９にはシステ
ムバス１３、フレームバッファメモリ２１、およびマル
チメディアディスプレイコントローラ７と接続されてい
る。さらに、マルチメディアディスプレイコントローラ
７にはフレームバッファメモリ２３、２５、フラットパ
ネルディスプレイ（ＦＰＤ）２７、およびＣＲＴ２９が
接続されている。フレームバッファメモリ２１は圧縮画
像データを伸張する際に使用される。フレームバッファ
メモリ２３は例えばＶＧＡ表示データを格納するのに使
用される。フレームバファメモリ２５は動画データを格
納するのに使用される。ビデオキャプチャボード５は例
えばＣＲ−ＲＯＭ１７に格納された圧縮画像データを圧
縮／伸張し、ＹＵＶフォームあるいはＲＧＢフォームで
出力する。ビデオキャプチャボード５は、例えばＭＰＥ
Ｇ（ＭｏｔｉｏｎＰｉｃｔｕｒｅＥｘｐｅｒｔｓ
Ｇｒｏｕｐ）規格のボードであり、このようなビデオキ
ャプチャボード（以下ＭＰＥＧボードと呼ぶ）としては
例えば、米国Ｃ−ＣＵＢＥＭＩＣＲＯＳＹＳＴＥＭＳ
の”ＣＬ４５０（登録商標）Ｄｅｖｅｌｏｐｍｅｎｔ
Ｂｏａｒｄ”が適用できる。このボードの詳細について
は、”ＣＬ４５０ＭＰＥＧＶＩＤＥＯＤＥＣＯＤ
ＥＲＵＳＥＲ’ＳＭＡＮＵＡＬ”（１９９２年リリー
ス）および”Ｃ−ＣＵＢＥＣＬ４５０ＤＥＶＥＬＯＰ
ＭＥＮＴＫＩＴＵＳＥＲ’ＳＧＵＩＤＥ”（１９
９２年リリース）に記載されている。ビデオデコーダ１
９はＭＰＥＧボードから出力される伸張された動画デー
タを例えばＲＧＢ各８ビットのデータに変換し、マルチ
メディアディスプレイコントローラ７に供給する。マル
チメディアディスプレイコントローラ２７は、通常のテ
キストデータやグラフィックスデータの他に、静止画、
動画の各表示あるいはそれらの混在表示のための各表示
タイミングや重ね合わせのための処理や、表示領域の制
御、拡大縮小処理、フレームバッファメモリ２５への動
画データの書き込みおよび読みだしの制御、およびメモ
リアドレス制御等の処理を行う。なお、フレームバッフ
ァメモリ２５にはＭＰＥＧビデオデータや後述するＤＶ
Ｉビデオデータ等の動画データの他にＪＰＥＧ（Ｊｏｉ
ｎｔＰｈｏｔｏｇｒａｐｈｉｃＥｘｐｅｒｔｓＧ
ｒｏｕｐ）等の静止画も格納できる。以下、この発明の
実施例で画像データとは動画データおよび静止画データ
を含む。なお、ＪＰＥＧはカラー静止画符号化方式の標
準化を進める組織であり、ＩＳＯ（国際標準化機構）と
ＣＣＩＴＴ（国際電信電話諮問委員会）の共同組織であ
る。一方で、カラー静止画像の符号化方式を指すことも
ある。

【００１６】図２は図１に示すマルチメディア表示制御
システムにおいて、ＭＰＥＧボードから供給される動画
データを、コンピュータ本体内に設けられるフレームバ
ッファに格納する際の概念を示す図である。図２におい
て図１と同一部は同符号を付す。この実施例では、ＣＲ
Ｔ表示タイミングをモノクロＬＣＤタイミングに変換す
るためのフレームバッファ２５を用いて動画データを格
納することにより、ＣＲＴからＬＣＤへの表示タイミン
グ変換用バッファと、動画データ格納用フレームバファ
を持つという冗長性を除去し、回路の簡素化を計ってい
る。

【００１７】図２において、コンピュータ本体に内蔵さ
れているグラフィックサブシステムは、グラフィックソ
フトウエアを表示するための表示サブシステムであり、
例えばＶＧＡＶｉｄｅｏＧｒａｐｈｉｃｓＡｒｒａ
ｙｓ）で構成される。ＭＰＥＧボード５上には、伸張回
路とシングルポートのダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）２１と、ＹＵＶ／ＲＧＢ変換回路３５
が実装されている。伸張回路３１はＣＰＵバス９を介し
て供給される画像圧縮データを伸張する機能を有する。
伸張回路３１はＣＰＵバス９を介して受け取った画像
（動画・静止画）圧縮データを伸張しながらＤＲＡＭ
（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅ
ｍｏｒｙ）２１にライトする。画像圧縮データは例えば
図示しないハードディスクまたはＣＤーＲＯＭ１７等に
格納されている。画像圧縮データを伸張し、３２ビット
データとしてポータブルコンピュータ本体側に設けられ
たコネクタ（図示せず）およびフレームバッファ２５の
ライトポートを介してコンピュータ本体側に設けられた
フレームバッファ２５に出力される。フレームバッファ
２５についての詳細は、ＵＳＳＮ０７／９０６，８３
４に記載されている。

【００１８】ＤＲＡＭ２１はマイクロコードおよび圧縮
データの計算結果を記憶する。

【００１９】伸張回路の出力は、ＹＵＶ／ＲＧＢコンバ
ータ３５と接続されている。ＹＵＶは輝度と色座標を用
いて表示を行う方式であり、テレビジョンやビデオ等で
用いられる方式である。ＹＵＶ／ＲＧＢコンバータ３５
は次式を用いてＹＵＶからＲＧＢへの変換を行う。な
お、Ｙは輝度、Ｕ、Ｖは色度を表す。

【００２０】Ｇ＝Ｙ−０．５０９２２８Ｖ−０．１９４８８８Ｕ．．．（１ａ）Ｒ＝Ｙ＋Ｖ．．．（１ｂ）Ｂ＝Ｙ＋Ｕ．．．（１ｃ）ただし、０．０＜Ｇ，Ｒ，Ｂ＜１．００．０＜Ｙ＜１．０ −０．７０１＜Ｖ＜＋０．７０１ −０．８８６＜Ｕ＜＋０．８８６ＹＵＶからＲＧＢへの変換はピクセル単位で行われる。
ＹＵＶ／ＲＧＢコンバータ３５から出力されたＲＧＢフ
ォームの画像データは、フレームバッファ２５に書かれ
る。

【００２１】フレームバッファ２５には２つの役割があ
る。１つは、表示装置がモノクロＬＣＤ（Ｌｉｑｕｉｄ
ＣｒｙｓｔａｌＤｉｓｐｌａｙ）の場合に、ＣＲＴ
のタイミングでフレームバッファに書かれた表示データ
をモノクロＬＣＤのタイミングで読みだすことにより、
ＣＲＴのタイミングでモノクロＬＣＤにデータを表示す
るのに使用される。もう１つの役割は、表示装置として
ＴＦＴカラーＬＣＤが使用されている場合には、フレー
ムバッファ２５を用いてＣＲＴタイミングをＬＣＤタイ
ミングに変換する必要がないので、このフレームバッフ
ァ２５を、ＹＵＶ／ＲＧＢ変換回路３５から出力される
ＲＧＢフォームの画像伸張データを格納するメモリとし
て使用される。

【００２２】ＶＧＡメモリ２３はＶＧＡグラフィックサ
ブシステムにおける表示データを記憶するＶＲＡＭであ
る。ＶＧＡメモリ２３にはＣＰＵによりＣＰＵバス９を
介して表示データが書かれる。ＶＧＡメモリ２３に格納
された表示データは表示のリードポートを介して読みだ
され、パレット３９に出力される。パレット３９は表示
データを色変換し、マルチプレクサ４１に出力する。マ
ルチプレクサ４１は表示装置がＣＲＴの場合には、パレ
ット３９からの表示データをＤＡＣ４７に出力し、表示
装置がカラーＬＣＤの場合には、フレームバッファ２５
からのＲＧＢデータをカラーＬＣＤ階調回路４５に出力
する。なお、この実施例では、ＤＡＣ４７は２４ビット
入力を有しており、パレット３９から出力される１８ビ
ットデータに対してはさらに６ビットのダミーデータを
付加して２４ビットデータとしてＤＡＣ４７に入力され
る。なお、ＤＡＣ４７が１８ビットの入力を有し、フレ
ームバッファ２５から出力される２４ビット画像データ
のうちの６ビットを削除して１８ビットにするかあるい
は、カラールックアップテーブルを用いて１８ビットに
変換し、ＤＡＣに入力するようにしてもよい。

【００２３】なお、図２において、破線で囲ったＶＧＡ
コアと書かれている部分が従来より知られているＶＧＡ
チップ（例えば、１９８８年１２月９日に米国Ｐａｒａ
ｄｉｓｅＳｙｓｔｅｍｓ，Ｉｎｃ．から発行された
ＰＶＧＡ１Ａ仕様書に示されている”ＰＶＧＡ１Ａ”チ
ップ）の部分であり、この発明ではさらにパレット３
９、マルチプレクサ４１、モノクロＬＣＤ階調制御回路
４３、カラーＬＣＤ階調制御回路４５、ＤＡＣ４７を付
加して、１チップＬＳＩで構成している。

【００２４】以下、表示装置がモノクロＬＣＤ、カラー
ＬＣＤ、およびＣＲＴの場合のそれぞれの表示データの
流れについて説明する。

【００２５】モノクロＬＣＤの場合には、ＶＧＡメモリ
２３に記載されている表示データが表示リードポートを
介して読みだされ、フレームバッファ２５のライトポー
トを介してフレームバッファ２５に書き込まれる。フレ
ームバッファ２５に書き込まれた表示データは、モノク
ロＬＣＤの表示タイミングで読みだされ、モノクロＬＣ
Ｄ用階調制御回路４３を介してモノクロＬＣＤに出力さ
れる。

【００２６】カラーＬＣＤの場合には、ＶＧＡメモリ２
３から読みだされた表示データがパレット３９において
色変換され、マルチプレクサ４１によりカラー階調制御
回路４５を介してカラーＬＣＤに出力される。

【００２７】ＣＲＴの場合には、ＶＧＡメモリ２３から
出力された表示データがパレット３９を介して色変換さ
れ、マルチプレクサ２４によりＤＡＣ４７に出力され、
ＤＡＣ４７でさらに色変換されてＣＲＴに出力される。

【００２８】なお、図３と４に示すようにＶＧＡの表示
画面上にＭＰＥＧビデオデータ用のウインドウを切り、
ＶＧＡとＭＰＥＧビデオデータの各表示データを混在表
示させることができる。この混在表示の方法としては、
２通りある。第１の方法は、図４に示すようにＶＧＡの
表示データもＭＰＥＧの表示データとともに、２４ビッ
ト構成にして表示する方法である。これは、フレームバ
ッファ２５にＶＧＡの表示データとＭＰＥＧの表示デー
タを書き込み、マルチプレクサ４１を介してカラーＬＣ
ＤまたはＣＲＴに表示する。しかしながら、グラフィッ
クスデータは、１６色または２５６色で十分であり、１
ピクセルあたり２４ビットも必要ない。第２の方法は、
図３に示すようにＶＧＡのグラフィックスデータを１ピ
クセルあたり４ビット（１６色）または８ビット（２５
６色）構成として、画像データの表示のみを２４ビット
構成にして表示する方法である。この構成では、グラフ
ィックデータのアクセスは４ビットまたは８ビットのみ
のアクセスで済むので高速処理が可能である。これは、
ＶＧＡのグラフィックスデータをＶＧＡメモリ２３、パ
レット３９を介してマルチプレクサ４１に出力するとと
もに、フレームバッファ２５の画像データをマルチプレ
クサ４１に出力し、マルチプレクサ４１により切り替え
制御してカラーＬＣＤまたはＣＲＴに出力する方法であ
る。

【００２９】なお、上述した実施例では、ＭＰＥＧボー
ド上に伸張回路とＤＲＡＭを設けるように構成し、この
ＭＰＥＧボードをコネクタを介してコンピュータ本体に
接続する構成としたが、伸張回路とＤＲＡＭをコンピュ
ータ本体内に標準実装するようにしてもよい。

【００３０】また、上述した実施例では、ＴＦＴカラー
ＬＣＤを用いたがＳＴＮカラーＬＣＤを用いるように構
成してもよい。

【００３１】図５は図２に示した動画データのフレーム
バッファ２５への書き込み、およびフレームバッファ２
５からの動画データの読みだし制御の詳細ブロック図で
ある。なお、図１および図２と同一部には同符号を付
す。

【００３２】表示領域およびライト用ＦＩＦＯ制御部４
９は動画制御レジスタ５１からの制御情報にもとずいて
表示領域の制御ならびにライト用ＦＩＦＯ５３を制御す
る。拡大・縮小およびリード用ＦＩＦＯ制御部５５は動
画制御レジスタ５１からの制御情報にもとずいて動画デ
ータの拡大・縮小およびリード用ＦＩＦＯ５７の制御を
行う。重ね合わせ制御部５９は、動画制御レジスタ５１
からの制御情報にもとずいて、リード用ＦＩＦＯ５７か
ら読みだされた動画データと、ＲＡＭ６１から読みださ
れた表示データを重ね合わせて混在表示を行うようにマ
ルチプレクサ６３の切り替えタイミングを制御する。Ｒ
ＡＭＤＡＣ制御回路６１はパレット３９を用いてＣＲＴ
制御回路６３から出力される８ビットデータ（Ｐ７−
０）をＲＧＢ各６ビットデータに変換する。ＤＡＣ４７
はマルチプレクサ４１から出力される動画データまたは
表示データをＲＧＢの各アナログ信号に変換する。

【００３３】この実施例では、ビデオデコーダ１９また
はシステムバス１３から出力される伸張された動画デー
タを縦横に拡大または縮小し、画面の任意の位置に表示
することができる。動画データは、例えば３６０ｘ２４
０ドット、６０フレーム／ｓの画像データである。デー
タ幅は１６ビットで６５、５３６色表示が可能である。
縮小／拡大は縦横独立に１／６４単位で行い、最大１０
２４ｘ５１２ドットまでの範囲に表示できる。

【００３４】ビデオデコーダからの動画データ出力開始
位置は、動画データ水平同期信号（ＬＰＭ）の立ち下が
りからビデオデコーダ内で設定されたスタートＸ方向オ
フセット分だけのドットクロック数（ＤＣＬＫ）と同垂
直同期信号（ＦＰＭ）の立ち下がりからスタートＹ方向
オフセット分だけのドットクロック数で定義され、動画
データ重ね合わせ期間を示す信号（ＭＶＤＥ）がイネー
ブルである期間だけ出力される。

【００３５】動画データはフレームバッファ２５にライ
トされる。フレームバッファから表示する領域（これは
動画制御レジスタ５１により定義する）に応じてリード
し、ビデオメモリからの表示データと合成してビデオＤ
ＡＣに入力される。フレームバッファ２５にライトする
方法は、ＣＰＵが直接にライトする方法とビデオデコー
ダからの出力をライトする方法がある。

【００３６】ビデオデコーダからの動画データリード
は、ドットクロックに同期して行われる。ドットクロッ
クは、メモリクロックを８分周（６０フレーム／ｓ）ま
たは１６分周（３０フレーム／ｓ）したクロックを使用
する。フレームバファ２５へのメモリアクセスは１６ビ
ットで１画素アクセスになる。動画データの表示サイズ
は、スタートＸ方向／スタートＹ方向レジスタおよびサ
イズＸ／サイズＹレジスタにより決まりフレームバッフ
ァ２５にライトされる。動画データ重ね合わせ期間を示
す信号（ＭＶＤＥ）がディスエーブルの期間は、フレー
ムバッファ２５へライトされない。ＭＶＤＥが出力モー
ドの場合、表示領域を示す。フレームバッファ２５への
ライトを止めることにより、ビデオデコーダからの動画
データリードを行わず、動画表示を静止することができ
る。

【００３７】ビデオデコーダから出力される動画データ
は、２４ビット（ＲＧＢ各８ビット）であり、フレーム
バッファ２５に書き込むデータは１６ビットで構成され
る。この場合、ＲｅｄデータおよびＢｌｕｅデータは上
位５ビットを、Ｇｒｅｅｎデータは上位６ビットが使用
される。図８に動画データの構成を示す。

【００３８】動画データを格納するフレームバッファ２
５は図５に示すビデオメモリ（２５６Ｋｘ１６）６７の
内１３５０Ｋビット（３６０ｘ２４０ｘ１６ビット）が
使用される。図９にフレームバッファ２５のメモリ構成
を示す。

【００３９】動画データをリアルタイムで表示するため
には、ビデオデコーダまたはシステムバスからの動画デ
ータをそのままフレームバッファ２５にライトし、画面
（ＶＧＡ）を表示する時間内に、フレームバッファ２５
から３６０ｘ２４０ドットｘ１６ビット／画素の動画デ
ータをリードする必要がある。フレームバッファ２５か
らの動画データリードは、縮小処理を行うためライン単
位に行う。

【００４０】１ライン表示時間（水平周期）の内、動画
リード時間（３６０ドットｘ１６ビット）とリフレッシ
ュ時間を除いた時間が、動画データのライトに割り当て
られる。

【００４１】動画データライトでは、ビデオデコーダか
らの動画データをライト用ＦＩＦＯ（８ドット：８ｘ１
６ドット）（後述）に蓄え、フレームバッファ２５から
動画データをリードしている間にライト用ＦＩＦＯがい
っぱいになったらフレームバッファ２５にライトする。
ビデオデコーダからの動画データを途切れることなく最
短２画面（ＶＧＡ）表示する時間でライトを完了する。
図１０に動画データのリード／ライト（３０フレーム／
ｓ）のタイミングを示す。

【００４２】動画データリードでは、１ライン毎のデー
タがリード用ＦＩＦＯ（３６０ドット：３６０ｘ１６ビ
ット）（後述）に格納される。表示する動画データの範
囲を水平／垂直表示スタートレジスタおよび水平／垂直
表示エンドレジスタにより定義し、決められた重ね合わ
せの範囲に表示する。動画データの縮小および拡大は、
水平および垂直方向共独立にビデオデコーダまたはシス
テムバスから出力される動画データの１／６４単位に行
われる。水平および垂直方向の縮小／拡大スケールは水
平スケールレジスタおよび垂直スケールレジスタに設定
される。表示しようとする範囲が、動画データメモリ内
の動画データ範囲より小さい場合は縮小、大きい場合
は、拡大になる。

【００４３】表示範囲の縮小は、リードし貯めてあるリ
ード用ＦＩＦＯのデータに対し水平方向はある表示ドッ
トを、垂直方向はある表示ラインを間引いて出力する。
図１１に縮小処理における動画データリードの概念図を
示す。

【００４４】表示範囲の拡大は、同様に、水平方向はあ
る表示ドットを、垂直方向はある表示ラインを挿入す
る。データの挿入方法は、単純に直前のデータを再スキ
ャンする方法と前後のデータの中間階調を計算して挿入
する。図１２に拡大処理における中間階調挿入の概念図
を示す。前後のデータ差によっては縞のように表示され
ることがあり、中間階調を挿入することにより滑らかな
変化を実現できる。動画モードレジスタのビット１を設
定することにより中間階調挿入モードとなる。

【００４５】動画データの重ね合わせは、ウインドウと
カラーキー領域の組合せで決められる範囲に行う。いず
れの範囲に重ね合わせて表示するかを、動画モードレジ
スタのビット５ー２で選択する。ウインドウは、水平／
垂直領域スタートレジスタおよび水平／垂直エンドレジ
スタにより定義される。カラーキー領域は、、カラー比
較レジスタの設定値とカラーデータ（カラールックアッ
プテーブル選択）を比較し、全ビットが一致した場合を
示す。図１３に重ね合わせの位置を示す概念図を示す。
水平表示スタート／エンドレジスタおよび垂直表示スタ
ート／エンドレジスタで決められた表示範囲に対して上
記で決められた範囲が一致していない場合、その場所の
重ね合わせは無視される。動画データの開始位置は、ス
タートアドレスレジスタ値により決定される。

【００４６】動画データを水平および垂直方向にパニン
グすることができる。パニングに必要なカラムアドレス
およびロウアドレスを水平パニングおよび垂直パニング
レジスタに設定する。

【００４７】ビデオＤＡＣのカラールックアップテーブ
ルから出力される１８ビットのＲＧＢデータとフレーム
バッファから読みだされた１６ビットの動画データの重
ね合わせは、動画データのＲＧＢをＲＧＢデータのＭＳ
Ｂに合わせて行う。動画データのＲデータおよびＢデー
タの最下位ビットには”０”が挿入される。図１４にＲ
ＧＢデータと動画データのｍｉｘｉｎｇの概念図を示
す。

【００４８】以下、動画制御レジスタの一覧を示す。

【００４９】１．動画モードレジスタＤ７：動画データ入力０：デコーダ１：ＣＰＵＤ６：動画表示の静止０：静止しない１：静止Ｄ５−Ｄ２：重ね合わせの範囲０：ＶＧＡ１：動画
データＶＧＡ画面と動画データを表示する範囲を選択する。

【００５０】ＯＶＬ３カラーキー領域内、ウインドウ内（Ｆ３）ＯＶＬ２カラーキー領域内、ウインドウ外（Ｆ２）ＯＶＬ１カラーキー領域外、ウインドウ内（Ｆ１）ＯＶＬ０カラーキー領域外、ウインドウ外（Ｆ０）Ｄ１：中間階調挿入０：不可１：可Ｄ０：表示イネーブル０：不可１：可２．スタートＸ方向レジスタＤ７−Ｄ０：動画スタートＸ方向ビデオデコーダから動画データ出力が開始されるＸ方向
の位置を示し、動画データ水平同期信号（ＬＰＭ）の立
ち下がりから数えたドットクロック数（ＤＣＬＫ）で０
−３５９の範囲を設定する。ビデオデコーダ内で設定す
るスタートＸ方向オフセットと同じ値を設定する。

【００５１】３．スタートＹ方向レジスタＤ７−Ｄ０：動画スタートＹ方向ビデオデコーダから動画データ出力が開始されるＹ方向
の位置を示し、動画データ垂直同期信号（ＦＰＭ）の立
ち下がりから数えた水平同期信号（ＬＰＨ）で０−２３
９の範囲が設定される。ビデオデコーダ内で設定するス
タートＹ方向オフセットと同じ値を設定する。

【００５２】４．サイズＸレジスタＤ７−Ｄ０：動画表示幅Ｘ方向動画データ水平同期信号（ＬＰＭ）の立ち下がりから数
えたドットクロック数（ＤＣＬＫ）で０−７１９の範囲
が設定される。サイズＸおよびサイズＹレジスタで定義
される表示サイズは、ビデオデコーダでデコードされた
画像サイズを越えてはならない。

【００５３】５．サイズＹレジスタＤ７−Ｄ０：動画表示幅Ｙ方向動画データ垂直同期信号（ＦＰＭ）の立ち下がりから数
えたドットクロック（ＤＣＬＫ）で０−４７９の範囲が
設定される。

【００５４】６．水平表示スタートレジスタＤ７−Ｄ０：水平表示スタート表示する水平方向の始まりを設定する。水平表示スター
ト／エンドレジスタおよび垂直表示スタート／エンドレ
ジスタで定義された範囲に表示する。設定値は、水平同
期信号（ＬＰＣ）の立ち下がりからピクセルクロック数
分、０−１０２３の範囲で水平表示エンドレジスタの値
より小さくなければならない。

【００５５】７．水平表示エンドレジスタＤ７−Ｄ０：水平表示エンド表示する水平方向の終わりを設定する。設定値は、水平
同期信号（ＬＰＣ）の立ち下がりからピクセルクロック
数分、０−１０２３の範囲。

【００５６】８．垂直表示スタートレジスタＤ７−Ｄ０：垂直表示スタート表示できる垂直方向の始まりを設定する。設定値は、垂
直同期信号（ＦＰＣ）の立ち下がりからピクセルクロッ
ク数分、０−５１１の範囲で垂直表示エンドレジスタの
値より小さくなければならない。

【００５７】９．垂直表示エンドレジスタＤ７−Ｄ０：垂直表示エンド表示できる垂直方向の終わりを設定する。設定値は、垂
直同期信号（ＦＰＣ）の立ち下がりからピクセルクロッ
ク数分、０−５１１の範囲で設定する。

【００５８】１０．スタートアドレスレジスタ（Ｈｉｇｈ）Ｄ７：スタートＸ方向のビット８Ｄ６：サイズＸのビット９Ｄ５：サイズＸのビット８Ｄ４：サイズＹのビット８Ｄ３：水平トータルドット数のビット９Ｄ２：水平トータルドット数のビット８Ｄ１：垂直トータルドット数のビット８Ｄ０：表示開始アドレス動画データフレームバファのリニアアドレス（１６ビッ
ト）を設定する。

【００５９】１１．スタートアドレスレジスタ（Ｍｉｄｄｌｅ）Ｄ７−Ｄ０：表示開始アドレス動画データフレームバッファのリニアアドレスを設定す
る。

【００６０】１２．スタートアドレスレジスタ（Ｌｏｗ）Ｄ７−Ｄ０：表示開始アドレス動画データフレームバッファのリニアアドレスを設定す
る。

【００６１】１３．水平領域スタートレジスタＤ７−Ｄ０：水平領域スタートウインドウの水平方向の始まりを設定する。水平領域ス
タート／エンドレジスタおよび垂直スタート／エンドレ
ジスタで定義された範囲に表示する。設定値は、水平同
期信号（ＬＰＣ）の立ち下がりからピクセルクロック数
分、０−１０２３の範囲で水平領域エンドレジスタの値
より小さくなければならない。

【００６２】１４．水平領域エンドレジスタＤ７−Ｄ０：水平領域エンドウインドウの水平方向の終わりを設定する。設定値は、
水平同期信号（ＬＰＣ）の立ち下がりからピクセルクロ
ック数分、０−１０２３の範囲に設定する。

【００６３】１５．垂直領域スタートレジスタＤ７−Ｄ０：垂直領域スタートウインドウの垂直方向の始まりを設定する。設定値は、
垂直同期信号（ＦＰＣ）の立ち下がりからピクセルクロ
ック数分、０−５１１の範囲で垂直領域エンドレジスタ
の値より小さくなければならない。

【００６４】１６．垂直領域エンドレジスタＤ７−Ｄ０：垂直領域エンドウインドウの垂直方向の終わりを設定する。設定値は、
垂直同期信号（ＦＰＣ）の立ち下がりからピクセルクロ
ック数分、０−５１１の範囲である。

【００６５】１７．オーバフローレジスタ０Ｄ７−Ｄ６：未使用Ｄ５：水平表示スタートのビット９Ｄ４：水平表示スタートのビット８Ｄ３：水平表示エンドのビット９Ｄ２：水平表示エンドのビット８Ｄ１：垂直表示スタートのビット８Ｄ０：垂直表示エンドのビット８１８．オーバフローレジスタ１Ｄ７：未使用Ｄ６：水平パニングのビット８Ｄ５：水平領域スタートのビット９Ｄ４：水平領域スタートのビット８Ｄ３：水平領域エンドのビット９Ｄ２：水平領域エンドのビット８Ｄ１：垂直領域スタートのビット８Ｄ０：垂直領域エンドのビット８１９．水平スケールレジスタ但し、ズームした表示領域が最大表示領域（１０２４ｘ
５１２）を越える場合は、設定が無効となる。

【００６６】Ｄ５−Ｄ０：水平方向のスケールフレームバッファに格納されている動画データに対して
縮小／拡大の水平方向スケール／６４ドットを設定す
る。設定値は１−６３の範囲。０を設定した場合、およ
び２、４、８倍のズーム率で１−３１を設定した場合、
縮小／拡大を行わない。拡大の場合は、ＨＺ１−０と組
み合わせて倍率を設定する。ＨＺ１−０ＨＳＬ５−０（Ｄ５−Ｄ０）倍率単位ＸＸ０１ − ００Ｘ１ − ００１−６３１／６４−６３／６４１／６４０１３２−６３１−２倍１／３２１０３２−６３２−４倍１／１６１１３２−６３４−８倍１／８２０．垂直スケールレジスタ但し、ズームした表示領域が最大表示領域（１０２４ｘ
５１２）を越える場合は、設定が無効となります。

【００６７】Ｄ５−Ｄ０：垂直方向のスケール動画データメモリに格納されされている動画データに対
して縮小／拡大の垂直方向スケール／６４ラインを設定
する。設定値は１−６３の範囲。０を設定した場合、お
よび２、４、８倍のズーム倍率で１−３１を設定した場
合、縮小／拡大を行わない。

【００６８】２１．カラー比較レジスタＤ７−Ｄ０：カラー比較カラーデータ（カラールックアップテーブル選択）とＣ
ＭＰ７−０（Ｄ７−Ｄ０）との比較を行う。全ビットが
等しい場合にカラーキー領域として定義される。

【００６９】２２．カラーマスクレジスタＤ７−Ｄ０：カラーデータの有効／無効０：有効
１：無効有効の場合、カラーデータの値がカラー比較レジスタ値
と比較される。無効の場合、カラーデータの値に係わら
ず、比較結果が等しいものとする。

【００７０】２３．水平パニングレジスタＤ７−Ｄ０：水平パニングカラムアドレス０−３５９の範囲で設定する。

【００７１】２４．垂直パニングレジスタＤ７−Ｄ０：垂直パニングカラムアドレス０−２３９の範囲で設定する。

【００７２】２５．水平トータルレジスタＤ７−Ｄ０：水平トータルドット数ビデオデコーダに出力する動画データ水平同期信号（Ｌ
ＰＭ）の周期を設定する。ビデオデコーダから連続して
動画データをリードする場合は、動画データ表示幅Ｘ方
向サイズ（サイズＸレジスタ値−スタートＸレジスタ
値：０−３５９）を設定する。この値が動画データ表示
幅Ｘ方向サイズより小さい場合、残りのデータは無視
し、次の動画データ水平同期信号（ＬＰＭ）の立ち下が
りで次のラインのデータをリードする。

【００７３】２６．垂直トータルレジスタＤ７−Ｄ０：垂直トータルドット数ビデオデコーダに出力する動画データ垂直同期信号（Ｆ
ＰＭ）の周期を設定する。ビデオデコーダから連続して
動画データをリードする場合は、動画データ表示幅Ｙ方
向サイズ（サイズＹレジスタ値−スタートＹレジスタ
値：０−２３９）を設定する。この値が動画データ表示
幅Ｙ方向サイズより小さい場合、残りのデータは無視
し、次の動画データ垂直同期信号（ＦＰＭ）の立ち下が
りで次のフレームデータをリードする。

【００７４】２７．一般制御レジスタＤ７−Ｄ３：未使用（＝”０”）Ｄ２：動画表示イネーブル信号０：入力１：出力Ｄ１：垂直同期極性０：正極性１：負極性Ｄ０：水平同期極性０：正極性１：負極性図１５はビデオデコーダからの動画データを受取り、動
画データ用フレームバッファ２５に書き込むための制御
回路を示す回路図である。

【００７５】この実施例によれば、動画データのサイズ
やスタート位置などを示したパラメータレジスタ群をも
とにしビデオデコーダから動画データを受取り、一時保
持する書き込み用ＦＩＦＯ５３によりビデオデコーダか
ら受け取る速度と動画データ用フレームバッファに書き
込む速度を調整し、リアルタイムに動画データ用フレー
ムバッファに書き込む。さらに動画データ用フレームバ
ッファ２５から読みだす速度と表示する速度の調整およ
び動画データ用フレームバッファ２５から読みだしたデ
ータを拡大縮小するために読みだし用ＦＩＦＯ５７を有
し、拡大縮小してもリアルタイムに動画データを表示す
る。

【００７６】図１５においてレジスタ群７１はビデオデ
ータからの動画データを保持し、後述するカウンタ７３
からのカウント値により順番に格納する。カウンタ７３
はレジスタ群７１のうち、動画データを保持すべきレジ
スタを選択する。カウンタ７５はレジスタ群７１の値を
出力するためマルチプレクサ７７により順次選択する。
分周回路７９はメモリクロックを入力として２分周およ
び１６分周の制御クロックを出力する。マルチプレクサ
７７はレジスタ群７１からカウンタ７５の出力値に従っ
て選択する。動画制御レジスタ５１は動画データの各形
式を保持する。領域制御回路４９は動画制御レジスタ５
１の値に従って動画データの表示領域を制御する。メモ
リ制御回路６５は動画制御レジスタ５１の値に従って動
画データ用フレームバッファ２５のアドレス等を制御す
る。フレームバッファメモリ２５は動画データを格納す
るフレームバッファ機能を有する。

【００７７】図１６は動画データ用フレームバッファ２
５からのデータを読みだし、拡大縮小処理を行うための
制御回路を示す回路図である。

【００７８】レジスタ群８１は動画データ用フレームバ
ッファ２５からのデータを保持し、カウンタ８３により
順番に格納していく。カウンタ８３はレジスタ群８１の
うち、データを保持するレジスタを選択する。カウンタ
８５はレジスタ群８１の値を出力するためマルチプレク
サ８７により順次選択する。マルチプレクサ８７はレジ
スタ群８１からカウンタ８５の値に従って選択する。拡
大／縮小回路５５は動画制御レジスタ５１の値に従って
拡大縮小処理を行う。動画制御レジスタ５１は動画デー
タの各形式を保持する。重ね合わせ制御回路５９はマル
チプレクサ８７の出力とＶＧＡビデオ出力とを重ね合わ
せる。

【００７９】図１７Ａ乃至１７Ｄは図１５ａｎｄ１６に
示す各制御回路の動作を示す波形図であり、図１７Ａは
書き込み用ＦＩＦＯの波形図を、図１７Ｂはメモリライ
ト時の波形図を、図１７Ｃはメモリリード時の波形図
を、および図１７Ｄはリード用ＦＩＦＯの波形図であ
る。

【００８０】いま、動画データの形式を１６ビット／ピ
クセル、水平ｘ垂直解像度ｘ周波数が３６０ドットｘ２
４０ドットｘ３０Ｈｚの場合で説明する。

【００８１】レジスタ群７１は１６ビットｘ８個のラッ
チで構成され、８ピクセル分の動画データを保持でき
る。ビデオデコーダからの動画データが入ってくると、
８進カウンタ７３はピクセル毎にカウントアップする。
カウンタのクロックはメモリクロックを１６分周したも
のである。領域制御回路４９は動画制御レジスタ５１に
設定されている動画データのサイズ、スタート位置の値
から表示すべき領域を決め、カウンタのイネーブル信号
を出力する。このカウンタ値に従って、順次レジスタ群
７１に動画データが保持される。レジスタ群７１が８個
全部いっぱいになると、動画データ用フレームバッファ
２５に書き込むためにレジスタ群７１からマルチプレク
サ７７を用いて順次出力する。このため、８進カウンタ
７５が用いられる。カウンタ７５のクロックは、メモリ
クロックを２分周したものであり、カウンタ７３の８倍
の速さで動作する。フレームバッファ２５への書き込み
は、メモリクロック２クロックで行われ、そのタイミン
グはメモリ制御回路６５により生成される。従って、レ
ジスタ群７１から取り出す速度とフレームバッファ２５
へ書き込む速度は、同じであり、レジスタ群７１にビデ
オデコーダから８ピクセル保持する時の第８ピクセル保
持時に８ピクセル分の動画データはフレームバッファ２
５に送られることになる。

【００８２】この時点で、動画データの動き速度を損な
うことなく、フレームバッファ２５に格納できている。

【００８３】次に、フレームバッファ２５に格納された
データをフレームバッファ２５への動画データ書き込み
の間隙に読みだす。読みだす制御はメモリ制御回路６５
により行われる。フレームバッファ２５への書き込み
は、図１７Ｂのメモリライトが”Ｈ”の時であり、よっ
てそれ以外の時は読みだし時間として使用できる。読み
だし時間は図１７Ｃに示すメモリリードが”Ｈ”の時で
ある。図１７Ａ−１７Ｄに示すように、動画データを５
６ドット分書き込む間に３６０ドット分の動画データが
読みだされる。この時間に読みだされたデータはレジス
タ群８１に保持される。レジスタ群８１は１６ビットｘ
３６０個構成である。すなわち、拡大縮小処理のため１
ライン分用意されている。このレジスタ群８１への保持
は３６０進カウンタ８３により順次行われる。このカウ
ンタクロックは、メモリクロックを２分周したものであ
る。レジスタ群８１は１ライン分でいっぱいになり、表
示するためにマルチプレクサ８７を用いて順次出力す
る。このために、３６０進カウンタ８５が用いられる。
カウンタ８５のクロックは表示用のピクセルクロックを
使用する。また、拡大縮小処理を行うために、拡大／縮
小処理回路５５によりカウンタ８５のイネーブル信号が
出力される。拡大／縮小処理回路５５は、動画制御レジ
スタ５１に設定されている水平および垂直のスケール率
をもとに拡大の処理の場合は、カウンタを止めて複数回
スキャンを行い、縮小処理の場合は、カウンタを飛ばし
て間引いてスキャンを行う。マルチプレクサ８７から出
力された動画データは、重ね合わせ制御回路５９により
ＶＧＡビデオ出力と合成される。合成されたビデオ出力
はビデオＤＡＣの入力となり、アナログデータに変換さ
れてＣＲＴ等の外部表示装置に入力される。

【００８４】図２１は図１５に示す領域制御回路４９の
詳細ブロック図である。また、図２９Ａ乃至２９Ｈは垂
直方向／水平方向表示領域のタイミングを示す波形図で
ある。

【００８５】図２１に置いて、水平トータルレジスタ１
４７、垂直トータルレジスタ１４９、スタートＸ方向レ
ジスタ１５１、サイズＸレジスタ１５３、スタートＹ方
向レジスタ１５５、およびサイズＹレジスタ１５７は上
述した動画制御レジスタの一部である。水平トータルお
よび垂直トータルの各値は水平／垂直カウンタ１５９
（図２２Ｂａｎｄ２２Ｇ参照）に供給され、動画データ
水平同期信号ＬＰＭ（図２２Ｅ参照）および動画データ
垂直同期信号ＦＰＭ（図２２Ａ参照）が作られる。動画
データ水平同期信号ＬＰＭは比較器１６１に供給され、
動画データ垂直同期信号ＦＰＭは、比較器１６３に供給
される。比較器１６１には、さらにスタートＸ値および
サイズＸの値が供給される。比較器１６１はこれらの値
に従って、動画データの水平方向の表示領域を定義す
る。比較器１６１は領域Ｘ（図２２Ｈ参照）の値をＡＮ
Ｄゲート１６５を介してライト用ＦＩＦＯ５３のイネー
ブル端子ＥＮに供給する。

【００８６】水平／垂直カウンタ１５９から出力される
動画データ用垂直同期信号ＦＰＭは比較器１６３に供給
される。比較器１６３には、さらにスタートＹ方向値お
よびサイズＹの値が供給される。比較器１６３はこれら
の値に従って、動画データの垂直方向の表示領域を定義
する。比較器１６３は領域Ｙ（図２２Ｃ参照）の値をＡ
ＮＤゲート１６５を介してライト用ＦＩＦＯ５３のイネ
ーブル端子ＥＮに供給する。メモリクロック信号は分周
回路１６７により２分周されてリードクロック信号ＲＣ
Ｋとしてライト用ＦＩＦＯ５３に供給される。さらに、
メモリクロック信号は分周回路により８分周あるいは１
６分周され、マルチプレクサ１６９により切り替られ
て、ドットクロック信号ＤＣＬＫ（図２２Ｄ参照）とし
て、水平／垂直カウンタ１５９、および比較器１６１、
１６３に供給されるととともに、書き込みクロック信号
としてライト用ＦＩＦＯ５３に供給される。ライト用Ｆ
ＩＦＯ５３は書き込みクロック信号ＷＣＫに同期して、
１６ｄｏｔｓ／ｐｉｘｅｌ（ＭＲ４−０、ＭＧ５−０、
ＭＢ４−０）（図２２Ｆ参照）の動画データを格納し、
リードクロック信号ＲＣＫに同期して１６ｄｏｔｓ／ｐ
ｉｘｅｌの動画データ（ＭＰ１５−０）を出力する。ラ
イト用ＦＩＦＯ５３は動画データをｆｕｌｌに格納する
と、満フラッグを出力し、動画データを出力して空にな
ると、空フラッグを出力する。

【００８７】図２３は図１６に示す拡大／縮小処理回路
５５の詳細ブロック図で有る。図２３において演算器１
７１は、縮小処理における基本ドット数である６４ドッ
トと、水平スケールレジスタ１７３にセットされた水平
方向表示ドット数との演算を行う。水平スケールレジス
タ１７３には６４ドットのうち何ドト表示したいかが設
定される。３２進カウンタ１７５のＤ入力端子には初期
値”１”が印加され、図２５Ａに示すピクセルクロック
信号に同期して図２５Ｂに示すようにカウントを行う。
３２進カウンタ１７５は後述する３６０進カウンタ８５
のロード信号を生成する。演算器１７１の出力はー１回
路１７２によりー１されて比較器１７１のＡ入力端子に
供給される。さらに、比較器１７１のＢ入力端子には３
２進カウンタ１７５からのＱ出力が印加される。比較器
１７７はＡ、Ｂの入力を比較し、一致したときその値を
マルチプレクサ１７９に出力する。比較器１８１は、Ａ
入力に印加される水平スケール値と定数”３２”とを比
較する。比較器１８１は縮小率が１／２以下かどうか判
断している。これは、縮小率が１／２以下の場合、欠落
させるデータよりも表示するデータの方が少ないので表
示するデータを得るようにするためである。なお、この
詳細については後述する。

【００８８】比較器１８１はＡ＞Ｂの場合に、比較器１
７７の出力を、それ以外の場合に”１”をマルチプレク
サ１７９が選択するように、選択信号を出力する。マル
チプレクサ１７９からの出力はロード信号として３６０
進カウンタ８５（図１６に示すカウンタ８５）に供給さ
れる。演算器１８５は６４ドットを水平方向表示ドット
数で割り算する。演算器１８７は、演算器１８５からの
演算結果に３６０進カウンタ８５の出力を加算する。演
算器１８７の出力は、３６０進カウンタ８５のＤ入力端
子に供給される。３６０進カウンタ８５は図２５Ｃに示
すようにカウントを行い、マルチプレクサ８７（図１
６）の選択条件を出力する。演算器１８９は、−１回路
１７２からの出力（Ａ入力）とズーム倍率（Ｂ入力）と
の演算（Ａ＊Ｂ−１）を行い比較器１９１に供給する。
比較器１９１はカウタン１７５からのＱ出力と演算器１
８９からの出力との比較を行い一致が取れると、図２５
Ｄに示すズーム信号を拡大制御回路１９３に出力する。
拡大制御回路１９３はズーム信号に応答して拡大制御を
行い、図２５Ｅに示すイネーブル信号をカウンタ８５に
供給する。

【００８９】図２４は図２３に示す拡大制御回路の詳細
回路図である。図２４において、ピクセルクロックを２
分周、４分周、８分周したものがそれぞれＡＮＤゲート
１９５、１９７、１９９に供給される。さらに水平スケ
ールレジスタの７ビットの値がＡＮＤゲート１９５、１
９７、１９９に供給される。この実施例では、ビット
６、７が”０１”の時、１−２倍、”１０”の時２−４
倍、”１１”のとき４−８倍の各倍率となり、ビット０
からビット５の６ビットにより３２−６３の値（１−２
倍のときは１／６４単位、２−４倍のときは１／１６単
位、４−８倍のときは１／８単位）が定義される。各Ａ
ＮＤゲート１９５、１９７、１９９の出力はＯＲゲート
２０１によりＯＲされて拡大イネーブル信号が作られ
る。ＯＲゲート２０３は拡大イネーブル信号とズーム信
号のＯＲを取り、ＥＮＡＢＬＥ信号を生成する。

【００９０】従来、動画データまたは静止画データの水
平方向および垂直方向を縮小してある領域に表示する場
合、水平方向は水平方向のスケール値に応じてあるドッ
トを間引き、垂直方向は垂直方向のスケール値に応じて
あるラインを間引いている。この間引く方法としては、
水平方向ドット数を、水平方向ドット数から表示すべき
ドット数を間引いた値で割り、−１した値毎に行うのが
標準的であった。（図１８Ａａｎｄ１８Ｂ参照）しか
し、上記の方法では、縮小率が１乃至１／２に於いては
有効であるが、縮小率が１／２以下に下がると間引き回
数が連続になるため、連続回数を制御する別の手段を必
要とし、回路の増加になり、また、連続回数を適切に制
御しなければ特定ドットの欠落を招き、表示品質が悪く
なるなどの問題があった。

【００９１】この実施例では、任意の画面位置にフレー
ムバッファ内からのデータを縮小して表示するディスプ
レイコントローラに於いて、縮小率によって場合わけし
た縮小手段を持ち、リニアな間引き方法を行い表示品質
のよいディスプレイコントローラが得られる。

【００９２】この実施例では、もとの水平方向の表示デ
ータから縮小して表示するデータを得るためにある特定
のドットを欠落させることが必要となる。水平方向表示
ドット数（水平スケール）を格納してあるパラメータレ
ジスタの出力から欠落させる割合を算出し、カウンタ値
と一致した場合に欠落させることにより定期的な欠落を
実施する。欠落させるためのイネーブル信号を出力し、
これがメモリデータ選択条件を決めるためのラインカウ
ンタのロードイネーブルとなる。メモリデータは複数の
ラッチで保持され、ライン数分のマルチプレクサにより
表示すべき（欠落しない）ドットが選択され、ビデオ出
力回路に送られる。欠落させるドットの割合を決め、ラ
インカウンタのロードイネーブル信号を生成する回路に
於いて、その縮小率を場合分けして、最適な欠落の割合
を指示し、常に等間隔的に表示ドットを示す。

【００９３】図１９において、動画制御レジスタ５１は
水平方向の表示ドット数（水平スケール値）を設定す
る。演算器９１は（Ａ÷（Ａ−Ｂ））−１を実行する。
演算器９３はＡ÷Ｂを実行する。演算器９５はＡ＋Ｂを
実行する。比較器９９はＡ＝Ｂの場合に有効となる。
（Ａ＝Ｂのときに比較器９９はロジック”１”を出力
し、そうでない場合に、ロジック”０”を出力する）比
較器１０１はＡ＞Ｂの場合に有効となる。（Ａ＞Ｂの場
合に、比較器１０１はロジック’１”を出力し、そうで
ない場合に、ロジック”０”を出力する）カウンタ１０
７はカウンタ１０９のロード信号を生成する。マルチプ
レクサ１０５は比較器１０１の出力が”０”のとき比較
器９９の出力を選択し、”１”のとき、定数”１”を選
択する。カウンタ１０３はロード信号ＬＤに応答して定
数”１”がセットされ、ピクセルクロック信号に同期し
てカウントを行う。カウンタ１０７はマルチプレクサ１
０９の選択条件を出力する。レジスタ１１１はメモリデ
ータを保持する。マルチプレクサ１０９はレジスタ１１
１の値を選択する。

【００９４】次に、上記構成の動作ついて説明する。フ
レームバッファに格納されているデータのサイズが水平
方向３６０ドット、縮小率が１／４と３／４の場合につ
いて説明する。水平方向の縮小処理は６４ドット単位に
行う。従って、縮小率１／４の場合は、水平方向の表示
するドット数を示すスケール値が、１６ドットに設定さ
れている。縮小率が１／２以下の場合は、欠落させるデ
ータよりも表示するデータの方が少ないので表示するデ
ータを得るようにする。

【００９５】まず動画制御レジスタ５１から水平方向表
示ドット数（＝１６）が出力され、演算器９３で６４÷
１６＝４が出力される。また、比較器１０１によりＡ＝
１６とＢ＝３２の比較が行われ、この結果からマルチプ
レクサ１０５は”１”を選択する。従って、カウンタ１
０７は常にロードイネーブル状態となり、加算器９５に
より自身の出力値に演算器９３の出力値”４”を加えた
値をロードする。この結果、カウンタ１０７の出力値
０、４、８、１２、．．．６０となりレジスタ１１１で
ラッチされているメモリデータの０、４、８、１
２、．．．６０番目のデータをマルチプレクサ１０９で
順次選択し、ビデオ出力回路に送る。

【００９６】縮小率３／４の場合は、動画制御レジスタ
５１から水平方向ドット数（＝４８）が出力され、演算
器９１で６４÷（６４−４８）ー１＝３が演算されると
ともに、演算器９３により６４÷４８＝１が演算され
る。カウンタ１０３の出力値と演算器９１の出力値（＝
３）が比較器９９により比較され、一致した場合にイネ
ーブル信号を生成する。比較器１０１によりＡ＝４８と
Ｂ＝３２の比較が行われ、マルチプレクサ１０５により
比較器９９の出力が選択される。マルチプレクサ１０５
は０、０、１、０、０、１と定期的に出力し、加算器９
５により自身の出力値に演算器９３で示された”１”を
加えた値をロードする。この結果、カウンタ１０７の出
力値は０、１、２、４、５、６、８、．．．６２とな
り、レジスタ１１１でラッチされているメモリデータの
０、１、２、４、５、６、８、．．．６２番目のデータ
を符号１１のマルチプレクサで順次選択し、ビデオ出力
回路に送る。

【００９７】次に、ＭＰＥＧなどのある動画の規格を持
ったデータをＶＧＡ表示コントローラ内でＶＧＡなどの
表示制御方式に合わせて容易に重ね合わせ表示する方式
について説明する。

【００９８】この実施例では、ＲＧＢ各６ビットｘ２５
６個のカラールックアップテーブルの各値からある公式
を用いて２５６通り（８ビット）の色に識別し、その値
を格納する色識別用レジスタ、ＲＧＢ各８ビットで示さ
れる２４ドット／１ピクセルの動画データを各６ビット
で示される１８ビット／１ピクセルのデータに変換する
変換テーブルとこの１８ビットのデータから前記公式を
用いて色を識別し、前記色識別レジスタと比較する比較
器を持ち、比較することにより最も近い値を選びその色
識別レジスタのアドレスを与えることにより８ビットの
データとする。この結果、動画データは８ビットデータ
として動画データ格納用フレームバッファに書き込ま
れ、また読みだされる。読みだされたデータはＶＧＡの
表示データと合成されカラールックアップテーブルの選
択アドレス（８ビット）となる。

【００９９】図２０は動画データのメモリアクセスを行
うための回路図である。なお、図２０において、破線で
囲まれた部分は高集積度半導体素子により１チップで構
成されている。図２０において、変換テーブル１２１は
６ビットｘ２５６個のレジスタで構成され、ＭＰＥＧビ
デオデコーダから出力されるＲＧＢ各８ビットの動画デ
ータをＲＧＢ各６ビットのデータ（ＣＲ５−０、ＣＧ５
−０，ＣＢ５−０）に変換し、色識別回路１２３に出力
する。ＭＰＥＧデコーダからのＲＧＢ各８ビットデータ
を６ビットデータに変換するのは、ＶＧＡ表示コントロ
ーラからのＲＧＢ出力が各６ビットであるため、ＶＧＡ
表示コントローラから出力されるＲＧＢ各６ビットの表
示データと、ＭＰＥＧデコーダからの画像データとを重
ね合わせるため、ＲＧＢ各８ビットの画像データをＲＧ
Ｂ各６ビットの画像データに変換する。変換テーブル１
２１の詳細については、同一発明者による特願平４−１
４７６９８号に記載されている。カラールックアップテ
ーブル１２５は、図２に示すＤＲＡＭ２１に設けられ、
ＲＧＢ各６ビットｘ２５６個のレジスタで構成され、シ
ステムバスを介して供給された８ビットの色データ（Ｓ
Ａ７−０）をＲＧＢ各６ビットの値に変換し、色識別回
路１２３に出力する。色識別回路１２３は変換テーブル
１２１から出力されたＲＧＢ各６ビットの画像データを
８ビットの色識別データ（ＭＣ７−０）に変換するとと
もに、カラールックアップテーブル１２５から出力され
たＲＧＢ各６ビットの表示データを８ビットの色識別デ
ータ（ＤＣ７−０）に変換する。色識別回路１２３にお
いて、変換テーブル１２１から出力されるＲＧＢ各６ビ
ット計１８ビット、あるいはカラールックアップテーブ
ル１２５からのＲＧＢ各６ビット計１８ビットをそれぞ
れ８ビットデータ（ＭＣ７−０）あるいは（ＤＣ７−
０）に変換するのは、１８ビットの色データとして格納
するとメモリ容量が膨大となるし、メモリアクセスに時
間がかかるためである。色識別レジスタ１２７は８ビッ
トｘ２５６個で構成され、カラールックアップテーブル
１２５から出力されたＲＧＢ各６ビットの値が色識別回
路１２３により変換された８ビットの色識別データ（Ｄ
Ｃ７−０）を保持する。比較器１２９はＲＧＢフォーム
の動画データを色識別回路１２３により変換した８ビッ
トの色識別データ（ＭＣ７−０）と、カラールックアッ
プテーブル１２５から出力されたＲＧＢ各６ビットの値
が色識別回路により変換された８ビットのデータ（ＤＣ
７−０）とを比較し、最も近い値のカラールックアップ
テーブルのアドレスを出力する。ＶＧＡの仕様では、２
５６色中の１６色が表示可能であるので、カラールック
アップテーブルには２５６色の異なる表示データが格納
されているわけではない。実際には、２５６色を１６等
分した値が入っているので、その１６色に最も近い値の
カラールックアップテーブルのアドレスを出力する。メ
モリ制御回路１３１はメモリに対するリードアクセスお
よびライトアクセスの制御を行う。重ね合わせ制御回路
１３３はメモリ制御回路１３１を介して供給される動画
データおよびＶＧＡ表示データの重ね合わせ制御を行
う。重ね合わせの手法は”ｗｉｎｄｏｗｉｎｇ”や”ｃ
ｏｌｏｒｋｅｙｉｎｇ”等の公知の手法を用いること
ができ、その手法の詳細については、例えば、米国Ｃｈ
ｉｐｓａｎｄＴｅｃｈｎｏｌｏｇｉｅｓ，Ｉｎ
ｃ．のＰＣＶｉｄｅｏＤａｔａＳｈｅｅｔ”８２
Ｃ９００１ＡＰＣＶｉｄｅｏ”に記載されている。

【０１００】表示サブシステムをたち上げるときに設定
するビデオＤＡＣ（カラールックアップテーブルとＤＡ
Ｃを合わせたもの）内のカラールックアップテーブルの
各値からある公式を用いて２５６通りの色に識別し、そ
の値を色識別用レジスタ（２５６個）１２７に格納す
る。

【０１０１】ＭＰＥＧ用ビデオデコーダから出力される
ＲＧＢ各８ビットで示される２４ビット／１ピクセルの
動画データを６ビットｘ２５６個で構成される変換テー
ブルを使用し各８ビットを６ビットに変換しＲＧＢ各６
ビットで示される１８ビット／ピクセルのデータに変換
する。

【０１０２】このＲＧＢ各６ビットで示されるデータを
前記ある公式用いて２５６通りの色に識別し、前記の色
識別レジスタ１２７の値と比較し最も近い値を持つ色識
別レジスタ１２７のアドレス（８ビット）を与える。し
たがって、ＲＧＢ各６ビットで示されるデータは８ビッ
トのデータとなる。この８ビットのデータを動画データ
格納用に用意したフレームバッファ２５に格納する。読
み出すときも同様に８ビットデータとして読みだし、Ｖ
ＧＡの表示データ（８ビット）と合成しカラールックア
ップテーブルの選択アドレスとする。

【０１０３】従って、動画データが表示される場合に
は、前記のある公式により識別された色に最も近いカラ
ールックアップテーブルの色を選択することになる。

【０１０４】この実施例によれば、１ピクセルを多数ビ
ットで示す動画データをそのままメモリアクセスすると
膨大な格納用フレームバッファを用意しなければなら
ず、またメモリアクセス方法が複雑になるが、ＶＧＡの
表示色数およびメモリアクセス方法に合わせることによ
り、少ないフレームバファで構成できるためロウコスト
になり、また、容易なメモリアクセス方法により標準の
ＶＧＡ表示コントローラに簡単に対応できる等の効果が
ある。

【０１０５】図２６ａｎｄ２７は図２０に示す重ね合わ
せ制御回路１３３の詳細回路ずである。図２６はピクセ
ルデータ選択条件を生成する回路であり、図２７は動画
データの重ね合わせを行う回路である。

【０１０６】図２６において、比較器２０５はカラーデ
ータ（ＰＡ７−０）（図２０に示すカラールックアップ
テーブル選択のためのアドレスとなる）と動画制御レジ
スタのうちの色比較レジスタ２０７との比較を行う。全
ビットが等しい場合にカラーキー領域として定義され
る。ＯＲゲート２０７は比較器２０５からの比較結果と
カラーマスクレジスタ２０９とのＯＲを取る。カラーマ
スクレジスタ２０９はカラーデータの有効か無効かを示
す。有効の場合、カラーデータの値がカラー比較レジス
タ値と比較される。無効の場合、カラーデータの値に係
わらず比較結果が等しいものとする。ＯＲゲート２０７
は”０”（不一致）または”１”（一致）のカラキー信
号を出力する。

【０１０７】比較器２１１は水平領域スタートレジスタ
２１３、水平領域エンドレジスタ２１５、および水平カ
ウンタ値との比較を行い一致または不一致信号をＡＮＤ
ゲート２１９に出力する。さらに、比較器２２１は垂直
領域スタートレジスタ２２３、垂直領域エンドレジスタ
２２５、および垂直カウンタ値との比較を行い、一致ま
たは不一致信号をＡＮＤゲート２１９に出力する。ＡＮ
Ｄゲートは”０”または”１”のｗｉｎｄｏｗ信号を出
力する。ゲート２２７はカラーキー信号が”０”でｗｉ
ｎｄｏｗ信号が”０”のとき、図１３に示すＦ０領域を
示す信号を出力し、カラーキー信号が”０”でｗｉｎｄ
ｏｗ信号が”１”のとき、Ｆ１領域を示す信号を出力
し、カラーキー信号が”１”でｗｉｎｄｏｗ信号が”
０”のときＦ２領域を示す信号を出力し、カラーキー信
号が”１”でｗｉｎｄｏｗ信号が”１”のとき、Ｆ３領
域を示す信号を出力する。ＡＮＤゲート２２９動画モー
ドレジスタ２３３とのＡＮＤをとる。動画モードレジス
タ２３３は、重ね合わせの範囲、すなわち、ＶＧＡ画面
と動画データを表示する範囲を示す。すなわち、動画モ
ードレジスタ２３３のビット２が”１”の時、カラーキ
ー領域外でウインドウ外（Ｆ０）領域を示し、ビット３
が”１”の時、カラーキー領域外でウインドウ内（Ｆ
１）領域を示し、ビット４が”１”の時、カラーキー領
域内でウインドウ外（Ｆ２）領域を示し、ビット５が”
１”の時、カラーキー領域内でウインドウ内（Ｆ３）領
域を示す。ＯＲゲート２３１はＡＮＤゲート２２９から
の出力のＯＲをとり、ピクセルデータ選択条件を示す信
号ＰＤＳＥＬ（０：ＶＧＡ表示データ、１：動画デー
タ）を出力する。

【０１０８】図２６において、比較器２３５は水平表示
スタートレジスタ２３７、水平表示エンドレジスタ２３
９および水平カウンタ値との比較を行い、一致した場合
には表示Ｘ信号を出力する。比較器２４１は垂直表示ス
タートレジスタ２４３、垂直表示エンドレジスタ２４
５、および垂直カウンタとの比較を行い、一致したと
き、表示Ｙ信号を出力する。ＯＲゲート２５１は比較器
２３５および２４１からの出力のＯＲをとり、ＡＮＤゲ
ート２５３に供給する。ＡＮＤゲート２５３にはさらに
動画データレジスタ２５９からの動画データが供給され
る。この結果、水平方向および垂直方向の表示するデー
タの範囲が定義され、その範囲の動画データがマルチプ
レクサ２５７に供給される。マルチプレクサ２５７には
さらにＶＧＡ表示データが供給され、図２５に示す回路
により生成されたピクセルデータ選択条件により動画デ
ータまたはＶＧＡ表示データが選択的に出力される。

【０１０９】なお、図２では、ＭＰＥＧボード上にＹＵ
Ｖ／ＲＧＢコンバータが設けられ、コンピュータ本体側
は、Ｒ，Ｇ，Ｂのフォームで画像データをフレームバフ
ァに格納するように構成されているが、コンピュータ本
体側にＹＵＶ／ＲＧＢコンバータを設け、フレームバッ
ファには、ＹＵＶフォームの画像データを格納するよう
に構成してもよい。以下、この例について、図２８を参
照して説明する。なお、図２と同一部は同符号を付して
説明を省略する。図２８にいおて、コンピュータ本体に
内蔵されているグラフィックサブシステムは、グラフィ
ックソフトウエアを表示するための表示サブシステムで
り、例えばＶＧＡＶｉｄｅｏＧｒａｐｈｉｃｓＡｒ
ｒａｙｓ）で構成される。ポータブルコンピュータ本体
に拡張コネクタを介して接続されるグラフィックサブシ
ステムはマルチメディアと呼ばれる画像を表示するため
の表示サブシステムであり、例えばＤＶＩ（米国Ｉｎｔ
ｅｌＣｏｒｐｏｒａｔｉｏｎの登録商標）（Ｄｉｇｉ
ｔａｌＶｉｄｅｏＩｎｔｅｒａｃｔｉｖｅ）ボード
で構成される。

【０１１０】ＤＶＩボード上には、ＰＢチップ１とシン
グルポートのダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）３３とが実装されている。ＰＢチップ１４１は
ＣＰＵバス９を介して供給される画像圧縮データを伸張
する機能を有する。ＰＢチップ１４１としては、例えば
米国インテル社の８２７５０ＰＢＰＩＸＥＬＰＲＯ
ＣＥＳＳＯＲが適用できる。このＰＢチップ１の詳細な
説明については、インテル社から発行された「ＤＶＩ
Ｔｅｃｈｎｏｌｏｇｙｉ７５０ＶｉｄｅｏＰｒｏｃ
ｅｓｓｏｒＴｅｃｈｎｉｃａｌＳｐｅｃｉｆｉｃａ
ｔｉｏｎｓ」に記載されている。ＰＢチップ１４１はＣ
ＰＵバス９を介して受け取った画像（動画・静止画）圧
縮データを伸張しながらＤＲＡＭ（ＤｙｎａｍｉｃＲ
ａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）３にライト
する。画像圧縮データは例えば図示しないハードディス
クはＣＤＲＯＭ等に格納されている。画像圧縮データを
伸張し、３２ビットデータとしてポータブルコンピュー
タ本体側に設けられたコネクタ（図示せず）およびフレ
ームバッファのライトポートを介してコンピュータ本体
側に設けられたフレームバッファ７に出力される。フレ
ームバッファ２５についての詳細は、ＵＳＳＮ０７／
９０６，８３４に記載されている。

【０１１１】なお、インテル社のＰＢチップは圧縮およ
び伸張の両方の機能を備えているが、この発明では、伸
張のみの機能しか必要としないので、専用のＰＢチップ
をつくるようにしてもよい。

【０１１２】ＤＲＡＭ２１はマイクロコードおよび圧縮
データの計算結果を記憶する。（マイクロコードや圧縮
データの計算結果の詳細については、上述した「ＤＶＩ
Ｔｅｃｈｎｏｌｏｇｙｉ７５０ＶｉｄｅｏＰｒ
ｏｃｅｓｓｏｒＴｅｃｈｎｉｃａｌＳｐｅｃｉｆｉ
ｃａｔｉｏｎｓ」に記載されている。）この実施例で
は、伸張したＹＵＶビデオデータがフレームバッファ２
５に書かれる。

【０１１３】フレームバッファ２５には２つの役割があ
る。１つは、表示装置がモノクロＬＣＤ（Ｌｉｑｕｉｄ
ＣｒｙｓｔａｌＤｉｓｐｌａｙ）の場合に、ＣＲＴ
のタイミングでフレームバッファに書かれた表示データ
をモノクロＬＣＤのタイミングで読みだすことにより、
ＣＲＴのタイミングでモノクロＬＣＤにデータを表示す
るのに使用される。もう１つの役割は、表示装置として
ＴＦＴカラーＬＣＤが使用去れている場合には、フレー
ムバッファを用いてＣＲＴタイミングをＬＣＤタイミン
グに変換する必要がないので、このフレームバッファを
ＰＢチップから出力される画像伸張データを格納するメ
モリとして使用される。

【０１１４】フレームバッファ２５の出力は、ＹＵＶ／
ＲＧＢコンバータ３５と接続されている。ＹＵＶ／ＲＧ
Ｂコンバータ９の出力はマルチプレクサ１１に接続され
ている。

【０１１５】ＶＧＡメモリ２３はＶＧＡグラフィックサ
ブシステムにおける表示データを記憶するＶＲＡＭであ
る。ＶＧＡメモリ２３にはＣＰＵ１によりＣＰＵバスを
９を介して表示データが書かれる。ＶＧＡメモリ２３に
格納された表示データは表示のリードポートを介して読
みだされ、パレット３９に出力される。パレット３９は
表示データを色変換し、マルチプレクサ４１に出力す
る。マルチプレクサ４１は表示装置がＣＲＴの場合に
は、パレット３９からの表示データをＤＡＣ４７に出力
し、表示装置がカラーＬＣＤの場合には、ＹＵＶ／ＲＧ
Ｂコンバータ３５からのＲＧＢデータをカラーＬＣＤ階
調回路４５に出力する。

【０１１６】なお、図２９と３０に示すようにＶＧＡの
表示画面上にＤＶＩのウインドウを切り、ＶＧＡとＤＶ
Ｉの各表示データを混在表示させることができる。この
混在表示の方法としては、２通りある。第１の方法は、
図３０に示すようにＶＧＡの表示データもＤＶＩの表示
データとともに、２４ビット構成にして表示する方法で
ある。これは、フレームバッファ２５にＶＧＡの表示デ
ータとＤＶＩの表示データを書き込み、ＹＵＶ／ＲＧＢ
変換回路３５、マルチプレクサ４１を介してカラーＬＣ
ＤまたはＣＲＴに表示する。しかしながら、グラフィッ
クスデータは、１６色または２５６色で十分であり、１
ピクセルあたり２４ビットも必要ない。第２の方法は、
図２９に示すようにＶＧＡのグラフィックスデータを１
ピクセルあたり４ビット（１６色）または８ビット（２
５６色）構成として、画像データの表示のみを２４ビッ
ト構成にして表示する方法である。この構成では、グラ
フィックデータのアクセスは４ビットまたは８ビットの
みのアクセスで済むので高速処理が可能である。これ
は、ＶＧＡのグラフィックスデータをＶＧＡメモリ２
３、パレット３９を介してマルチプレクサ４１に出力す
るとともに、フレームバッファ２５の画像データをＹＵ
Ｖ／ＲＧＢ変換回路３５を介してマルチプレクサ４１に
出力し、マルチプレクサ４１により切り替え制御してカ
ラーＬＣＤまたはＣＲＴに出力する方法である。

【０１１７】なお、図２に示す実施例では、ＭＰＥＧボ
ード上に伸張回路３１、ＤＲＡＭ２１、およびＹＵＶ／
ＲＧＢコンバータ３５を設け、このＭＰＥＧボードをコ
ネクタを介してコンピュータ本体に接続する構成とした
が、図３１に示すように伸張回路３１、ＤＲＡＭ２１、
およびＹＵＶ／ＲＧＢコンバータ３５をコンピュータ本
体内に標準実装するようにしてもよい。

【０１１８】また、図２８に示す実施例では、ＤＶＩボ
ード上にＰＢチップ１４１とＤＲＡＭ２１を設けるよう
に構成し、このＤＶＩボードをコネクタを介してコンピ
ュータ本体に接続する構成としたが、図３２に示すよう
にＰＢチップ１４１とＤＲＡＭ２１をコンピュータ本体
内に標準実装するようにしてもよい。

【０１１９】また、図２に示す実施例では、ＭＰＥＧ動
画データの格納と、モノクロＬＣＤ用表示データの格納
を共通のフレームバッファ２５を用いるように構成した
が、図３３に示すように、ＭＰＥＧ動画データ格納用バ
ッファ１４３と、モノクロＬＣＤ用表示データのフレー
ムバッファ１４５とをＶＧＡチップ内のメモリ制御回路
により共通に制御するように構成してもよい。

【０１２０】同様に、図２８に示す実施例では、ＤＶＩ
動画データの格納と、モノクロＬＣＤ用表示データの格
納を共通のフレームバッファ２５を用いて行うように構
成したが、図３４に示すように、ＤＶＩ動画データ用格
納バッファ１４７をＤＶＩボード上に設け、このＤＶＩ
動画データ格納用バッファと、モノクロＬＣＤ表示用デ
ータ格納用フレームバッファ１４５とを、ＶＧＡチップ
内のメモリ制御回路により共通に制御するように構成し
てもよい。

【０１２１】また、上述した実施例では、ＴＦＴカラー
ＬＣＤを用いたがＳＴＮカラーＬＣＤを用いるように構
成してもよい。

【０１２２】

【発明の効果】この発明によれば、２つの異なる表示
系、例えばＭＰＥＧｓｔａｎｄａｒｄのＹＵＶデータ
と、ＶＧＡｓｔａｎｄａｒｄのＲＧＢデータとを共通
の表示回路により表示制御する。従って、表示システム
が簡素化される。さらに、モノクロＬＣＤのために、Ｃ
ＲＴの表示タイミングをモノクロＬＣＤの表示タイミン
グに変換するためのフレームバッファを有しているが、
ＴＦＴカラーＬＣＤの場合には、リフレッシュ動作を必
要としないので、フレームバッファを使用しない。この
ため、伸張回路により伸張した画像データをフレームバ
ッファに格納することにより、モノクロＬＣＤ用フレー
ムメモリと、画像データのためのビデオメモリとを共通
のメモリ（フレームバッファ）で構成している。従っ
て、表示システムの一層の簡素化がはかれる。さらに、
伸張回路が伸張のために使うメモリはＤＲＡＭで構成さ
れているので、安価な表示システムが得られる。

【０１２３】この発明によれば、フレームバッファをＴ
ＦＴカラーＬＣＤとモノクロＬＣＤとで共用する構成と
したので、回路を簡素化することができる。さらに、従
来ＤＶＩボードに設けられていたＤＢチップを無くし、
伸張のみをＤＶＩボードで行うようにしたので表示回路
が共通化でき、回路構成を簡単化できる。また、従来Ｄ
ＶＩボード上にＶＲＡＭを設けていたが、この発明で
は、高価なＶＲＡＭの代わりに安価なＤＲＡＭを使用す
る構成としたので、システム全体の高価格化に貢献でき
る。

【０１２４】さらに、動画データの読み書きに書き込み
用および読みだし用ＦＩＦＯを採用することにより、動
画データの動き速度を保ち、滑らかな動画表示を実現で
きる。また、読みだし用ＦＩＦＯを持った制御回路によ
り拡大縮小が可能になり、多機能なＶＧＡビデオ出力と
の重ね合わせができる。

【０１２５】さらに、縮小率によって場合分けしたドッ
トの選択を行うことにより、等間隔的に表示ドットを示
し、滑らかな縮小表示を可能にする。

【０１２６】さらに、この発明によれば、ＲＧＢ各６ビ
ットｘ２５６個のカラールックアップテーブルの各値か
らある公式を用いて２５６通り（８ビット）の色に識別
し、その値を格納する色識別用レジスタ、ＲＧＢ各８ビ
ットで示される２４ドット／１ピクセルの動画データを
各６ビットで示される１８ビット／１ピクセルのデータ
に変換する変換テーブルとこの１８ビットのデータから
前記公式を用いて色を識別し、色識別レジスタと比較す
る比較器を持ち、比較することにより最も近い値を選び
その色識別レジスタのアドレスを与えることにより８ビ
ットのデータとする。この結果、動画データは８ビット
データとして動画データ格納用フレームバファに書き込
まれ、また読みだされる。読みだされたデータは、ＶＧ
Ａの表示データと合成されカラールックアップアドレス
の選択アドレスとなる。１ピクセルを多数ビットで示す
動画データをそのままメモリアクセスすると膨大な格納
用フレームバッファを用意しなければならず、また、メ
モリアクセス方法が複雑になるが、ＶＧＡの表示色数お
よびメモリアクセス方法に合わせることにより、少ない
フレームバッファで構成できるためロウコストになり、
また、容易なメモリアクセス方法により標準のＶＧＡ表
示コントローラに簡単に対応できる。

【図面の簡単な説明】

【図１】この発明のマルチメディア表示制御システム
の全体を示すブロック図；

【図２】図１に示すマルチメディア表示制御システム
の第１の実施例を示すブロック図；

【図３】図２に示す実施例において、４ビットもしく
は８ビットのＶＧＡグラフィックデータと、２４ビット
のＭＰＥＧ動画データとの混在表示を示す概念図；

【図４】図２に示す実施例において、２４ビットのＶ
ＧＡグラフィックデータと、２４ビットのＭＰＥＧ動画
データとの混在表示を示す概念図；

【図５】図２に示した動画データのフレームバッファ
への書き込み、およびフレームバッファからの動画デー
タの読みだし制御の詳細ブロック図；

【図６】垂直方向における動画データの読みだしタイ
ミングを示す波形図；

【図７】水平方向における動画データの読みだしタイ
ミングを示す波形図；

【図８】動画データのビット構成を示す図；

【図９】フレームバッファのメモリ構成を示す図；

【図１０】動画データのリード／ライトのタイミング
を示す波形図；

【図１１】縮小処理における動画データリードの概念
図；

【図１２】拡大処理における中間階調挿入の概念図；

【図１３】動画データと表示データの重ね合わせの位
置を示す概念図；

【図１４】動画データと表示データのｍｉｘｉｎｇの
概念図；

【図１５】ビデオデコーダからの動画データを受取
り、動画データ用フレームバッファに書き込むための制
御回路を示す回路図；

【図１６】動画データ用フレームバッファからのデー
タ読みだし、拡大縮小処理を行うための制御回路を示す
回路図；

【図１７】図１５ａｎｄ１６に示す各制御回路の動作
を示す波形図であり、図１７Ａは書き込み用ＦＩＦＯの
波形図を、図１７Ｂはメモリライト時の波形図を、図１
７Ｃはメモリリード時の波形図を、図１７Ｄはリード用
ＦＩＦＯの波形図を示す；

【図１８】縮小率３／４（水平方向ドット数６４、表
示ドット数４８）の場合の間引き例を示す波形図；

【図１９】水平方向の縮小処理を示す回路図；

【図２０】動画データのメモリアクセスを行うための
回路図；

【図２１】図１５に示す領域制御回路４９の詳細ブロ
ック図；

【図２２】図２１に示される各信号の波形図；

【図２３】図１６に示す拡大／縮小処理回路の詳細ブ
ロック図；

【図２４】水平方向の拡大制御のためのブロック図；

【図２５】図２３および２４に現れる信号の波形図；

【図２６】図２０に示す重ね合わせ制御回路の詳細ブ
ロック図の一部であり、ピクセルデータ選択条件を生成
する回路；

【図２７】図２０に示す重ね合わせ制御回路の詳細ブ
ロック図の一部であり、動画データの重ね合わせを行う
回路図；

【図２８】この発明の他の実施例を示すブロック図で
あり、ＤＶＩボートがコンピュータ本体に接続された場
合の構成を示すブロック図；

【図２９】図２８に示す実施例において、４ビットま
たは８ビットのグラフィックスデータと２４ビットのＤ
ＶＩ動画データとの混在表示を示す概念図；

【図３０】図２８に示す実施例において、２４ビット
のグラフィックスデータと２４ビットのＤＶＩ動画デー
タとの混在表示を示す概念図；

【図３１】図２の変形例であり、図２に示すＭＰＥＧ
ボード上の伸張回路、ＤＲＡＭ、およびＹＵＶ／ＲＧＢ
変換回路をコンピュータ本体内に標準実装した例を示す
ブロック図；

【図３２】図２８の変形例であり、ＤＶＩボード上の
伸張回路およびＤＲＡＭをコンピュータ本体内に標準実
装した例を示すブロック図；

【図３３】ＭＰＥＧ動画データ格納用フレームバッフ
ァとモノクロＬＣＤ表示用フレームバッファとをＶＧＡ
チップ内のメモリ制御回路により共通に制御する場合の
ブロック図；

【図３４】ＤＶＩ動画データ格納用フレームバッファ
とモノクロＬＣＤ表示用フレームバッファとをＶＧＡチ
ップ内のメモリ制御回路により共通に制御する場合のブ
ロック図である。

【符号の説明】

１…ＣＰＵ，３１…伸張装置、２１…ＤＲＡＭ、３５…
ＹＵＶ／ＲＧＢコンバータ、２３…ＶＧＡメモリ、２５
…フレームバッファ、３９…パレット、４１…マルチプ
レクサ、４３…モノクロＬＣＤ階調制御装置、４５…カ
ラーＬＣＤ階調制御装置、４７…ＤＡＣ、４９…領域制
御／ライトＦＩＦＯ制御回路、５３…ライトＦＩＦＯ、
５１…動画制御レジスタ、５５…拡大縮小／リードＦＩ
ＦＯ制御回路、５７…リードＦＩＦＯ、５９…重ね合わ
せ制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０９Ｇ 3/20 Ｚ 8729−5Ｇ 3/36 7319−5Ｇ 5/02 9175−5Ｇ 5/40 4232−5Ｇ

Claims

【特許請求の範囲】

【請求項１】フラットパネルディスプレイユニットを
備えたポータブルコンピュータにおける表示制御システ
ムにおいて、前記ポータブルコンピュータに外部から供給される画像
データをＲ（ｒｅｄ），Ｇ（ｇｒｅｅｎ），Ｂ（ｂｌｕ
ｅ）のフォームで受け取る手段と；ＣＲＴ表示装置用の
表示タイミングを前記フラットパネルディスプレイ用の
表示タイミングに変換するために使用されるとともに、
前記画像データを格納するために使用されるフレームバ
ッファメモリ手段と；テキストデータおよびグラフィッ
クスデータを格納するビデオメモリ手段と；前記ビデオ
メモリ手段から出力される表示データを色変換するパレ
ット手段と；前記フレームバッファ手段から出力される
画像データと、前記パレット手段から出力される表示デ
ータとを選択的に出力する選択手段と；前記選択手段か
ら出力される表示データの階調を制御して前記フラット
パネルディスプレイユニットに出力する階調制御手段
と；および前記選択手段から出力される表示データを
Ｒ，Ｇ，Ｂのアナログ信号に変換するＤ／Ａコンバータ
手段とを備えたことを特徴とする表示制御システム。
【請求項２】前記画像データは動画データ（ｍｏｖｉ
ｎｇｐｃｉｔｕｒｅｄａｔａ）であることを特徴と
する請求項１に記載の表示制御システム。
【請求項３】前記動画データは、ＭＰＥＧ（Ｍｏｖｉ
ｎｇＰｃｉｔｕｒｅＥｘｐｅｒｔｓＧｒｏｕｐ）
ビデオデータであることを特徴とする請求項２に記載の
表示制御システム。
【請求項４】前記動画データはＤＶＩ（Ｄｉｇｉｔａ
ｌＶｉｄｅｏＩｎｔｅｒａｃｔｉｖｅ）ビデオデー
タであることを特徴とする請求項２に記載の表示制御シ
ステム。
【請求項５】前記画像データは静止画データであるこ
とを特徴とする請求項１に記載の表示制御システム。
【請求項６】前記静止画データはＪＰＥＧビデオデー
タであることを特徴とする請求項５に記載の表示制御シ
ステム。
【請求項７】前記ビデオメモリ手段への表示データの
リード／ライトおよび前記フレームバッファメモリ手段
への表示データ、および画像データのリード／ライトを
制御するグラフィックサブシステム（ＶＧＡコア）をさ
らに有し、前記グラフィックサブシステム、前記パレッ
ト手段、前記選択手段、前記階調制御手段、および前記
Ｄ／Ａコンバータ手段は、高集積度半導体素子により１
チップで構成されることを特徴とする請求項１に記載の
表示制御システム。
【請求項８】前記グラフィックサブシステムはＶＧＡ
（ＶｉｄｅｏＧｒａｐｈｉｃｓＡｒｒａｙｓ）規格
を有することを特徴とする請求項７に記載の表示制御シ
ステム。
【請求項９】２ｎ（ｎは８以上の正の整数）ビットの
画像データと、前記画像データの構成ビット数よりも少
ないビット構成のグラフィックデータとを混在表示させ
る手段とをさらに備えたことを特徴とする請求項１に記
載の表示制御システム。
【請求項１０】フラットパネルディスプレイユニッ
ト、およびオプションボードを接続するためのコネクタ
を備えたポータブルコンピュータにおいて、Ｙ，Ｕ，Ｖの画像圧縮データを伸張する伸張回路と、前
記伸張回路により伸張されたＹ，Ｕ，Ｖ，信号をＲ，
Ｇ，Ｂの信号に変換するＹＵＶ／ＲＧＢ変換回路とが実
装されたＭＰＥＧ（ＭｏｔｉｏｎＰｃｉｔｕｒｅＥ
ｘｐｅｒｔｓＧｒｏｕｐ）オプションボード（ＭＰＥ
Ｇボード）と；前記ＹＵＶ／ＲＧＢ変換回路から前記コ
ネクタを介して入力される伸張された画像データを一時
的に格納するのに使用されるとともに、ＣＲＴ表示装置
用の表示タイミングを前記フラットパネルディスプレイ
用の表示タイミングに変換するのに使用されるフレーム
バッファメモリ手段と；テキストデータおよびグラフィ
ックスデータを格納するビデオメモリ手段と；前記ビデ
オメモリ手段から出力される表示データを色変換するパ
レット手段と；前記フレームバッファ手段から出力され
る画像データと、前記パレット手段から出力される表示
データとを選択的に出力する選択手段と；前記選択手段
から出力される表示データの階調を制御して前記フラッ
トパネルディスプレイユニットに出力する階調制御手段
と；および前記選択手段から出力される表示データを
Ｒ，Ｇ，Ｂのアナログ信号に変換するＤ／Ａコンバータ
手段とを備えたことを特徴とする表示制御システム。
【請求項１１】前記ビデオメモリ手段への表示データ
のリード／ライトおよび前記フレームバッファメモリ手
段への表示データ、および画像データのリード／ライト
を制御するグラフィックサブシステム（ＶＧＡコア）を
さらに有し、前記グラフィックサブシステム、前記パレ
ット手段、前記選択手段、前記階調制御手段、および前
記Ｄ／Ａコンバータ手段は、高集積度半導体素子により
１チップで構成されることを特徴とする請求項１０に記
載の表示制御システム。
【請求項１２】前記グラフィックサブシステムはＶＧ
Ａ（ＶｉｄｅｏＧｒａｐｈｉｃｓＡｒｒａｙｓ）規
格を有することを特徴とする請求項１１に記載の表示制
御システム。
【請求項１３】２ｎ（ｎは８以上の正の整数）ビット
の画像データち、前記画像データの構成ビット数よりも
少ないビット構成のグラフィックデータとを混在表示さ
せる手段とをさらに有することを特徴とする請求項１０
に記載の表示制御システム。
【請求項１４】フラットパネルディスプレイユニッ
ト、およびオプションボードを接続するためのコネクタ
を備えたポータブルコンピュータにおいて、Ｙ，Ｕ，Ｖの画像圧縮データを伸張する伸張回路と、前
記伸張回路により伸張される圧縮画像データを格納する
メモリとが実装されたＤＶＩ（ＤｉｇｉｔａｌＶｉｄｅ
ｏＩｎｔｅｒａｃｔｉｖｅ）オプションボード（ＤＶ
Ｉボード）と；前記伸張回路から前記コネクタを介して
入力される伸張されたＹＵＶ画像データを一時的に格納
するのに使用されるとともに、ＣＲＴ表示装置用の表示
タイミングを前記フラットパネルディスプレイ用の表示
タイミングに変換するのに使用されるフレームバッファ
メモリ手段と；前記フレームバッファメモリ手段から出
力されたＹＵＶ画像データををＲＧＢのフォームに変換
するＹＵＶ／ＲＧＢ変換手段と；テキストデータおよび
グラフィックスデータを格納するビデオメモリ手段と；
前記ビデオメモリ手段から出力される表示データを色変
換するパレット手段と；前記フレームバッファ手段から
出力される画像データと、前記パレット手段から出力さ
れる表示データとを選択的に出力する選択手段と；前記
選択手段から出力される表示データの階調を制御して前
記フラットパネルディスプレイユニットに出力する階調
制御手段と；および前記選択手段から出力される表示デ
ータをＲ，Ｇ，Ｂのアナログ信号に変換するＤ／Ａコン
バータ手段とを備えたことを特徴とする表示制御システ
ム。
【請求項１５】前記ビデオメモリ手段への表示データ
のリード／ライトおよび前記フレームバッファメモリ手
段への表示データ、および画像データのリード／ライト
を制御するグラフィックサブシステム（ＶＧＡコア）を
さらに有し、前記グラフィックサブシステム、前記ＹＵ
Ｖ／ＲＧＢ変換手段、前記パレット手段、前記選択手
段、前記階調制御手段、および前記Ｄ／Ａコンバータ手
段は、高集積度半導体素子により１チップで構成される
ことを特徴とする請求項１４に記載の表示制御システ
ム。
【請求項１６】前記グラフィックサブシステムはＶＧ
Ａ（ＶｉｄｅｏＧｒａｐｈｉｃｓＡｒｒａｙｓ）規
格を有することを特徴とする請求項１４に記載の表示制
御システム。
【請求項１７】２ｎ（ｎは８以上の正の整数）ビット
の画像データと、前記画像データの構成ビット数よりも
少ないビット構成のグラフィックデータとを混在表示さ
せる手段とをさらに備えたことを特徴とする請求項１４
に記載の表示制御システム。
【請求項１８】前記圧縮画像データを格納するメモリ
手段はｄｙｎａｍｉｃｒａｎｄｏｍａｃｃｅｓｓ
ｍｅｍｏｒｙで構成されることを特徴とする請求項１４
に記載の表示制御システム。
【請求項１９】フラットパネルディスプレイユニット
を備えたポータブルコンピュータにおいて、ＹＵＶの画像圧縮データを伸張する伸張手段と；前記伸
張手段により伸張される圧縮画像データを格納するメモ
リ手段と；前記伸張手段により伸張されたＹＵＶ画像デ
ータを一時的に格納するのに使用されるとともに、ＣＲ
Ｔ表示装置用の表示タイミングを前記フラットパネルデ
ィスプレイ用の表示タイミングに変換するのに使用され
るフレームバッファメモリ手段と；前記フレームバッフ
ァメモリ手段から出力されたＹＵＶ画像データをＲＧＢ
のフォームに変換するＹＵＶ／ＲＧＢ変換手段と；テキ
ストデータおよびグラフィックスデータを格納するビデ
オメモリ手段と；前記ビデオメモリ手段から出力される
表示データを色変換するパレット手段と；前記フレーム
バッファ手段から出力される画像データと、前記パレッ
ト手段から出力される表示データとを選択的に出力する
選択手段と；前記選択手段から出力される表示データの
階調を制御して前記フラットパネルディスプレイユニッ
トに出力する階調制御手段と；および前記選択手段から
出力される表示データをＲ，Ｇ，Ｂのアナログ信号に変
換するＤ／Ａコンバータ手段とを備えたことを特徴とす
る請求項１９に記載の表示制御システム。
【請求項２０】前記ビデオメモリ手段への表示データ
のリード／ライトおよび前記フレームバッファメモリ手
段への表示データ、および画像データのリード／ライト
を制御するグラフィックサブシステムをさらに有し、前
記グラフィックサブシステム、前記伸張手段、前記メモ
リ手段、前記ＹＵＶ／ＲＧＢ変換手段、前記パレット手
段、前記選択手段、前記階調制御手段、および前記Ｄ／
Ａコンバータ手段は高集積度半導体素子により１チップ
で構成されることを特徴とする請求項１９に記載の表示
制御システム。
【請求項２１】前記グラフィックサブシステムはＶＧ
Ａ規格を有することを特徴とする請求項２０に記載の表
示制御システム。
【請求項２２】２ｎ（ｎは８以上の正の整数）ビット
の画像データち、前記画像データの構成ビット数よりも
少ないビット構成のグラフィックデータとを混在表示さ
せる手段とをさらに備えたことを特徴とする請求項１９
に記載の表示制御システム。
【請求項２３】フラットパネルディスプレイユニッ
ト、およびオプションボードを接続するためのコネクタ
およびシステムバスを備えたコンピュータにおいて、前記システムバスに接続されるとともに、前記コネクタ
を介して前記ポータブルコンピュータと接続され、さら
にＹ，Ｕ，Ｖの画像圧縮データを伸張する伸張回路と、
前記伸張回路により伸張されたＹ，Ｕ，Ｖ，信号をＲ，
Ｇ，Ｂの信号に変換するＹＵＶ／ＲＧＢ変換回路と、前
記ＹＵＶ／ＲＧＢ変換回路から出力されたＲＧＢ画像デ
ータを一時的に格納する第１フレームバッファとが実装
されたＭＰＥＧ（ＭｏｔｉｏｎＰｃｉｔｕｒｅＥｘ
ｐｅｒｔｓＧｒｏｕｐ）オプションボードと；前記第
１フレームバッファから前記システムバスを介して出力
される画像データを一時的に格納するともに、ＣＲＴ表
示装置用の表示タイミングを前記フラットパネルディス
プレイ用の表示タイミングに変換するのに使用される第
２フレームバッファ手段と；テキストデータおよびグラ
フィックスデータを格納するビデオメモリ手段と；前記
ビデオメモリ手段から出力される表示データを色変換す
るパレット手段と；前記第２フレームバッファ手段から
出力される画像データと、前記パレット手段から出力さ
れる表示データとを選択的に出力する選択手段と；前記
選択手段から出力される表示データの階調を制御して前
記フラットパネルディスプレイユニットに出力する階調
制御手段と；前記選択手段から出力される表示データを
Ｒ，Ｇ，Ｂのアナログ信号に変換するＤ／Ａコンバータ
手段と；および前記第１フレームバファに対する画像デ
ータのリード／ライト、前記ビデオメモリ手段への表示
データのリード／ライト、および前記第２フレームバッ
ファ手段への表示データ、および画像データのリード／
ライトを制御するグラフィックサブシステムとを備えた
ことを特徴とする表示制御システム。
【請求項２４】前記グラフィックサブシステムはＶＧ
Ａ規格を有することを特徴とする請求項２３に記載の表
示制御システム。
【請求項２５】前記パレット手段、前記選択手段、前
記階調制御手段、前記Ｄ／Ａコンバータ手段、および前
記グラフィックサブシステムは高集積度半導体素子によ
り１チップで構成されることを特徴とする請求項２３に
記載の表示制御システム。
【請求項２６】２ｎ（ｎは８以上の正の整数）ビット
の画像データと、前記画像データの構成ビット数よりも
少ないビット構成のグラフィックデータとを混在表示さ
せる手段とをさらに備えたことを特徴とする請求項２３
に記載の表示制御システム。
【請求項２７】フラットパネルディスプレイユニッ
ト、およびオプションボードを接続するためのコネクタ
およびシステムバスを備えたコンピュータにおいて、前記システムバスに接続されるとともに、前記コネクタ
を介して前記ポータブルコンピュータと接続され、さら
にＹ，Ｕ，Ｖの画像圧縮データを伸張する伸張回路と、
前記伸張回路から出力されたＲＧＢ画像データを一時的
に格納する第１フレームバッファとが実装されたＤＶＩ
（ＤｉｇｉｔａｌＶｉｄｅｏＩｎｔｅｒａｃｔｉｖ
ｅ）オプションボードと；前記第１フレームバッファか
ら前記システムバスを介して出力される画像データを一
時的に格納するともに、ＣＲＴ表示装置用の表示タイミ
ングを前記フラットパネルディスプレイ用の表示タイミ
ングに変換するのに使用される第２フレームバッファ手
段と；前記第２フレームバッファから出力されるＹＵＶ
フォームの画像データをＲＧＢの画像データに変換する
ＹＵＶ／ＲＧＢ変換手段と；テキストデータおよびグラ
フィックスデータを格納するビデオメモリ手段と；前記
ビデオメモリ手段から出力される表示データを色変換す
るパレット手段と；前記ＹＵＶ／ＲＧＢ変換手段から出
力される画像データと、前記パレット手段から出力され
る表示データとを選択的に出力する選択手段と；前記選
択手段から出力される表示データの階調を制御して前記
フラットパネルディスプレイユニットに出力する階調制
御手段と；前記選択手段から出力される表示データを
Ｒ，Ｇ，Ｂのアナログ信号に変換するＤ／Ａコンバータ
手段と；および前記第１フレームバファに対する画像デ
ータのリード／ライト、前記ビデオメモリ手段への表示
データのリード／ライト、および前記第２フレームバッ
ファ手段への表示データ、および画像データのリード／
ライトを制御するグラフィックサブシステムとを備えた
ことを特徴とする表示制御システム。
【請求項２８】前記グラフィックサブシステムはＶＧ
Ａ規格を有することを特徴とする請求項２７に記載の表
示制御システム。
【請求項２９】前記ＹＵＶ／ＲＧＢ変換手段、前記パ
レット手段、前記選択手段、前記階調制御手段、前記Ｄ
／Ａコンバータ手段、および前記グラフィックサブシス
テムは高集積度半導体素子により１チップで構成される
ことを特徴とする請求項２７に記載の表示制御システ
ム。
【請求項３０】２ｎ（ｎは８以上の正の整数）ビット
の画像データち、前記画像データの構成ビット数よりも
少ないビット構成のグラフィックデータとを混在表示さ
せる手段とをさらに備えたことを特徴とする請求項２７
に記載の表示制御システム。
【請求項３１】高集積度半導体素子により構成される
ワンチップディスプレイコントローラであり、表示データを格納するビデオメモリをＣＰＵ（ｃｅｎｔ
ｒａｌｐｒｏｃｅｓｓｉｎｇｕｎｉｔ）がアクセス
するためのリード／ライトポートと；ビデオメモリに格
納された表示データをパレットに読みだすためのリード
ポートと；ビデオメモリに格納された表示データを、Ｃ
ＲＴ表示装置用の表示タイミングをフラットパネルディ
スプレイ用の表示タイミングに変換するために使用され
るとともに、画像データを格納するために使用されるフ
レームバッファに読みだすためのリードポートと；前記
ビデオメモリから読みだされた表示データを前記フレー
ムバッファに書き込むためのライトポートと；前記フレ
ームバッファに画像データを書き込むためのライトポー
トと；前記フレームバッファから画像データを読み出す
ためのリードポートと；前記ビデオメモリへの表示デー
タのリード／ライトおよび前記フレームバッファへの画
像データのリード／ライトを制御するグラフィックサブ
システムと；前記ビデオメモリから出力される表示デー
タを色変換するパレットと；前記フレームバッファから
出力される画像データと、前記パレットから出力される
表示データとを切り替え出力する切り替え回路と；前記
切り替え回路から出力される表示データの階調を制御し
てフラットパネルディスプレイユニットに出力する階調
制御回路と；および前記切り替え回路から出力される表
示データをＲ，Ｇ，Ｂのアナログ信号に変換するＤ／Ａ
コンバータとを備えたことを特徴とするワンチップディ
スプレイコトントローラ。
【請求項３２】高集積度半導体素子により構成される
ワンチップディスプレイコントローラであり、表示データを格納するビデオメモリをＣＰＵ（ｃｅｎｔ
ｒａｌｐｒｏｃｅｓｓｉｎｇｕｎｉｔ）がアクセス
するためのリード／ライトポートと；ビデオメモリに格
納された表示データをパレットに読みだすためのリード
ポートと；ビデオメモリに格納された表示データを、Ｃ
ＲＴ表示装置用の表示タイミングをフラットパネルディ
スプレイ用の表示タイミングに変換するために使用され
るとともに、ＹＵＶの画像データを格納するために使用
されるフレームバッファに読みだすためのリードポート
と；前記ビデオメモリから読みだされた表示データを前
記フレームバッファに書き込むためのライトポートと；
前記フレームバッファに画像データを書き込むためのラ
イトポートと；前記フレームバッファから画像データを
読み出すためのリードポートと；前記ビデオメモリへの
表示データのリード／ライトおよび前記フレームバッフ
ァへの画像データのリード／ライトを制御するグラフィ
ックサブシステムと；前記ビデオメモリから出力される
表示データを色変換するパレットと；前記フレームバッ
ファから出力されるＹＵＶの画像データをＲＧＢの画像
データに変換するＹＵＶ／ＲＧＢ変換回路と；前記ＹＵ
Ｖ／ＲＧＢ変換回路から出力される画像データと、前記
パレットから出力される表示データとを切り替え出力す
る切り替え回路と；前記切り替え回路から出力される表
示データの階調を制御してフラットパネルディスプレイ
ユニットに出力する階調制御回路と；および前記切り替
え回路から出力される表示データをＲ，Ｇ，Ｂのアナロ
グ信号に変換するＤ／Ａコンバータとを備えたことを特
徴とするワンチップディスプレイコントローラ。
【請求項３３】伸張された画像データを格納するフレ
ームバッファ手段と；前記フレームバッファ手段の前段
に設けられ、前記伸張された画像データをリアルタイム
に受取り、一時的に保持する手段と；前記画像データを
表示するための制御情報を保持する手段と；および前記
画像データの表示制御情報を保持する手段からの制御情
報にもとずいて前記伸張された画像データを一時的に保
持する手段を制御し、前記画像データをリアルタイムに
前記フレームバッファ手段に書き込む手段とを備えたこ
とを特徴とするマルチメディア表示制御システム。
【請求項３４】前記画像データを一時的に保持する手
段はＦＩＦＯレジスタで構成されることを特徴とする請
求項３３に記載のマルチメディア表示制御システム。
【請求項３５】前記画像データは、ＭＰＥＧ動画デー
タおよびＤＶＩ動画データを含むことを特徴とする請求
項３３に記載のマルチメディア表示制御システム。
【請求項３６】前記フレームバッファ手段から読み出
したデータを一時的に保持する手段と；前記読み出すべ
き画像情報の制御情報を保持する手段と；ａｎｄ前記制
御情報保持手段からの制御情報にもとずいて前記フレー
ムバッファ手段から画像データを読みだし、前記一時保
持手段に保持すると共に、読み出した画像データの拡大
／縮小処理を行う手段とをさらに備えたことを特徴とす
る請求項３３に記載のマルチメディア表示制御システ
ム。
【請求項３７】前記読み出した画像を一時的に保持す
る手段はＦＩＦＯレジスタで構成されることを特徴とす
る請求項３６に記載のマルチメディア表示制御システ
ム。
【請求項３８】前記一時保持手段からの画像データと
高解像度グラフィックサブシステムからの表示データと
を重ねあわせる手段とをさらに備えたことを特徴とする
請求項３６に記載のマルチメディア表示制御システム。
【請求項３９】前記高解像度グラフィックサブシステ
ムからの表示データはＶＧＡ（ＶｉｄｅｏＧｒａｐｈ
ｉｃｓＡｒｒａｙｓ）の表示データを含むことを特徴
とする請求項３８に記載のマルチメディア表示制御シス
テム。
【請求項４０】前記画像データの制御情報は動画デー
タの表示領域を制御する情報を含むことを特徴とする請
求項３３に記載のマルチメディア表示制御システム。
【請求項４１】前記伸張された画像データを受取り一
時的に保持する手段、前記画像データを表示するための
制御情報を保持する手段、前記画像データをリアルタイ
ムに前記フレームバッファ手段に書き込む手段、前記フ
レームバッファ手段から読み出した画像データを一時的
に保持する手段、前記読み出すべき画像情報の制御情報
を保持する手段、前記読み出した画像データの拡大／縮
小処理を行う手段、および前記画像データと、高解像度
グラフィックサブシステムからの表示データとを重ねあ
わせる手段は１チップで構成されることを特徴とする請
求項３８に記載のマルチメディア表示制御システム。
【請求項４２】フレームバッファに格納されている静
止画データまたは動画データを読みだし、任意の大きさ
に拡大または縮小して表示すべき画面の任意の位置に表
示するディスプレイコントローラにおいて、フレームバッファに格納されているデータのサイズを示
す値と縮小率を示す水平方向および垂直方向のスケール
値と表示すべきウインドウの領域を示す値を保持する手
段と；前記静止画データまたは動画データの特定ドット
を欠落させることにより、縮小処理を行う手段と；およ
び前記縮小率が、欠落させるデータよりも表示するデー
タの方が少ないような縮小率かどうか判断し、そうであ
れば表示するデータを得るように欠落させる割合を変化
させる手段とを備えたことを特徴とするディスプレイコ
ントローラ。
【請求項４３】外部から供給される、ＲＧＢ各ｎビッ
トの伸張された動画データをＲＧＢ各ｍ（ｎ＞ｍ）ビッ
トの動画データに変換する手段と；動画データと高解像
度グラフィックサブシステムの表示データとを重ねあわ
せる手段と；前記高解像度グラフィックサブシステムか
らのｎビット表示データまたは前記重ねあわせ手段から
のｎビット出力をＲＧＢ各ｍビットの色データに変換す
る手段と；前記ＲＧＢ各ｍビットの動画データに変換す
る手段からの出力をｎビットの色識別データに変換する
と共に、前記ＲＧＢ各ｍビットの色データに変換する手
段からの出力をｎビットの色識別データに変換する手段
と；前記ＲＧＢ各ｍビットの色データが変換されたｎビ
ットの色識別データを保持する手段と；前記ＲＧＢ各ｍ
ビットの動画データが変換されたｎビットの色識別デー
タと、保持手段に保持された色識別データとを比較し最
も近い値の色識別データをｎビットの動画データとして
フレームバッファに書き込む手段とを備えたことを特徴
とする動画データ表示制御システム。
【請求項４４】フラットパネルディスプレイユニッ
ト、およびオプションボードを接続するためのコネクタ
を備えたポータブルコンピュータにおいて、：ＹＵＶの
画像圧縮データを伸張する伸張手段と；前記伸張手段に
より伸張される圧縮画像データを格納するメモリ手段
と；前記伸張手段により伸張されたＹＵＶ画像データを
ＲＧＢフォームに変換するＹＵＶ／ＲＧＢ変換手段と；
前記ＹＵＶ／ＲＧＢ変換手段によりＲＧＢフォームに変
換された画像データを一時的に格納するのに使用される
とともに、ＣＲＴ表示装置用の表示タイミングを前記フ
ラットパネルディスプレイ用の表示タイミングに変換す
るのに使用されるフレームバッファメモリ手段と；テキ
ストデータおよびグラフィックスデータを格納するビデ
オメモリ手段と；前記ビデオメモリ手段から出力される
表示データを色変換するパレット手段と；前記フレーム
バッファ手段から出力される画像データと、前記パレッ
ト手段から出力される表示データとを選択的に出力する
選択手段と；前記選択手段から出力される表示データの
階調を制御して前記フラットパネルディスプレイユニッ
トに出力する階調制御手段と；および前記選択手段から
出力される表示データをＲ，Ｇ，Ｂのアナログ信号に変
換するＤ／Ａコンバータ手段とを備えたことを特徴とす
るポータブルコンピュータ。
【請求項４５】前記ビデオメモリ手段への表示データ
のリード／ライトおよび前記フレームバッファメモリ手
段への表示データ、および画像データのリード／ライト
を制御するグラフィックサブシステムをさらに有し、前
記グラフィックサブシステム、前記伸張手段、前記メモ
リ手段、前記ＹＵＶ／ＲＧＢ変換手段、前記パレット手
段、前記選択手段、前記階調制御手段、および前記Ｄ／
Ａコンバータ手段は高集積度半導体素子により１チップ
で構成されることを特徴とする請求項４４に記載のポー
タブルコンピュータ。
【請求項４６】前記グラフィックサブシステムはＶＧ
Ａ規格を有することを特徴とする請求項４５に記載のポ
ータブルコンピュータ。
【請求項４７】２ｎ（ｎは８以上の正の整数）ビット
の画像データと、前記画像データの構成ビット数よりも
少ないビット構成のグラフィックデータとを混在表示さ
せる手段とをさらに備えたことを特徴とする請求項４４
に記載のポータブルコンピュータ。
【請求項４８】フラットパネルディスプレイユニット
を備えたポータブルコンピュータにおいて、前記ポータブルコンピュータに外部から供給される画像
データをｒｅｃｅｉｖｅする手段と；ＣＲＴ表示装置用
の表示タイミングを前記フラットパネルディスプレイ用
の表示タイミングに変換するために使用されるととも
に、前記画像データを格納するために使用されるフレー
ムバッファメモリ手段と；テキストデータおよびグラフ
ィックスデータを格納するビデオメモリ手段と；前記ビ
デオメモリ手段から出力される表示データを色変換する
パレット手段と；前記フレームバッファ手段から出力さ
れる画像データと、前記パレット手段から出力される表
示データとを選択的に出力する選択手段と；前記選択手
段から出力される表示データの階調を制御して前記フラ
ットパネルディスプレイユニットに出力する階調制御手
段と；および前記選択手段から出力される表示データを
Ｒ，Ｇ，Ｂのアナログ信号に変換するＤ／Ａコンバータ
手段とを備えたことを特徴とするポータブルコンピュー
タ。