JPH0659977A - 明示的なライン置換え操作が可能なキャッシュメモリとその制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 命令サイズの増大によって実行時間が増加せ
ず，明示的なライン置換え操作が可能なキャッシュメモ
リとその制御方法を提供する。 【構成】 プロセッサの命令セット中に命令置換え優先
順位指定フィールド（ＩＲＬ）１を設け、プロセッサの
ロード／ストア命令セット中にデータ置換え優先順位指
定フィールド（ＤＲＬ）２を設け、キャッシュメモリの
各エントリ中に置換え優先順位情報（ＩＲＩ）５１〜５
４を設け、キャッシュメモリにおける命令あるいはデー
タのライン置換え時に命令セット中の上記命令置換え優
先順位指定フィールドあるいは上記データ置換え優先順
位指定フィールドと当該エントリ中の上記置換え優先順
位情報を比較していずれのラインの置換えを行うかを決
定する機構を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、汎用計算機の
技術分野で用いられるキャッシュメモリに関するもので
ある。

【０００２】

【従来の技術】キャッシュメモリの基本事項について述
べる。 （１）基本原理 計算機における命令あるいはデータのメモリ参照は、あ
る小さな時間間隔で見た場合、メモリの局所的な領域に
集中することが知られている。これをプログラムの参照
局所性と呼ぶ。そこで、この参照局所性を利用して、頻
繁に参照される領域を主メモリより高速で小容量のバッ
ファメモリにハードウェアが自動的に移して常駐させる
ことにより、メモリアクセスを実質的に高速化する手法
がある。このバッファメモリをキャッシュメモリと呼
ぶ。キャッシュメモリの概念を図４に示す。キャッシュ
メモリＡ２は、プロセッサＡ１が命令フェッチあるいは
データフェッチを行う際にアクセスされる。所望の命令
あるいはデータがキャッシュメモリＡ２に存在した場
合、プロセッサＡ１は当該命令あるいはデータをキャッ
シュメモリＡ２から得る。これをヒットと呼ぶ。ヒット
する確率（これをヒット率と呼ぶ）が高いほど、プロセ
ッサＡ１の平均アクセス時間は短縮され、計算機性能は
向上する。また、所望の命令あるいはデータがキャッシ
ュメモリＡ２に存在しなかった場合、メモリＡ３がアク
セスされ、プロセッサＡ１は当該命令あるいはデータを
メモリＡ３から得る。これをミスヒットと呼ぶ。

【０００３】（２）基本構成 図５にキャッシュメモリの基本構成を示す。メモリとキ
ャッシュメモリは、ライン（通常１６〜１２８バイト程
度，ブロックとも呼ぶ）を単位として、アドレスにより
対応付けられている。通常ラインには複数の命令あるい
はデータが格納されている。図５に示すように、キャッ
シュメモリは、格納しているラインのアドレス等の情報
を持つディレクトリＢ５と、ラインそのものを格納する
データアレイＢ６からなる。ディレクトリＢ５のアドレ
ス等の情報格納領域Ｂ７（これをタグと呼ぶ）とデータ
アレイＢ６の個々のライン格納領域Ｂ８は１対１に対応
している。これら１対の領域をエントリ（Ｂ７およびＢ
８）と呼ぶ。したがって、キャッシュメモリは、エント
リ数だけラインを格納できる。キャッシュメモリの容量
は、総エントリ数ｘラインサイズとなる。

【０００４】以下，キャッシュメモリの種々の構成法に
ついて述べる。 （ａ）単一／分離キャッシュメモリ 命令用とデータ用に分かれて存在しているキャッシュメ
モリを分離キャッシュメモリと呼ぶ。プロセッサが命令
用バスとデータ用バスを独立して持っている構成（ハー
バード・アーキテクチャと呼ぶ）を採っている場合、分
離キャッシュメモリを採用して命令フェッチとデータフ
ェッチを並行に行うことにより、性能向上が図れる。 （ｂ）連想度 キャッシュメモリとメモリとの対応のさせ方として、下
記に述べる２方式がある。 （ｉ）フル・アソシアティブ方式 キャッシュメモリの任意のエントリにメモリの任意のラ
インを格納できる方式である。最も高速で最もヒット率
が高くなるが、比較器がエントリ数分だけ必要となるた
め、ハードウェア構成は複雑でコスト高となる。キャッ
シュメモリがよほどの小容量でない限り、一般にはあま
り用いられていない。 （ｉｉ）セット・アソシアティブ方式 キャッシュメモリのエントリとメモリのラインの対応を
そのラインのアドレスの一部（セットアドレスと呼ぶ）
を用いて限定する方式である。キャッシュメモリはセッ
トアドレスでアクセスされるセット（１つあるいは複数
のエントリからなる）に分割されている。キャッシュメ
モリの同一セット中のエントリ数を連想度と呼ぶ。この
方式では、比較器の数は連想度分あればよいので、ハー
ドウェア・コストが抑えられる。連想度＝１のセット・
アソシアティブ方式を特にダイレクト・マッピング方式
と呼ぶ。 （ｃ）ライン置換えアルゴリズム ラインフェッチ時に、ミスヒットを起こしたラインに対
応するセットの全てのエントリに既にラインが格納され
ていた場合、いずれかのエントリを選択してラインの置
換えを行う必要がある。例えば、キャッシュメモリが連
想度４のセット・アソシアティブ方式であるとすると、
置換え対象となるエントリは４個存在することになる。
この選択のアルゴリズムをライン置換えアルゴリズムと
呼ぶ。よく使用されるアルゴリズムとして、ＬＲＵ（Le
ast Recently Used ) がある。この方式では、最も遠い
過去に参照されたラインを置換え対象とする。他にも、
FIFO(First In First Out）方式や Random 方式などが
ある。 （ｄ）メモリ更新アルゴリズム キャッシュメモリに存在するライン中のデータに書き込
みが発生した場合に、いつメモリに書き込みを行うかを
決定するアルゴリズムをメモリ更新アルゴリズムと呼
ぶ。一般に用いられるアルゴリズムは、下記に挙げる２
つである。 （ｉ）ライトスルー方式：キャッシュメモリに存在する
ライン中のデータに書き込みが発生した時点でメモリに
も同時に書き込む方式。 （ｉｉ）コピーバック方式：キャッシュメモリに存在す
るライン中のデータに書き込みが発生した時点ではキャ
ッシュメモリのみに書き込み、そのラインがリプレース
対象になった時点でメモリに書き込む方式。

【０００５】（３）動作 キャッシュメモリの動作を図５を用いて説明する。な
お、図５のキャッシュメモリは、単一キャッシュメモリ
で、連想度は１（ダイレクト・マッピング方式）であ
る。まず、プロセッサが命令あるいはデータフェッチ時
にアクセスアドレスＢ１を出力したとする。すると、キ
ャッシュメモリ制御部はディレクトリＢ５をアクセスア
ドレスＢ１の一部（セットアドレスＢ３と呼ぶ）により
アクセスする。同時にデータアレイＢ６を、セットアド
レスＢ３およびライン内アドレスＢ４によりアクセスす
る。さらに、アクセスアドレスＢ１の上位部分Ｂ２とデ
ィレクトリＢ５のアクセス結果であるアドレス情報を比
較器Ｂ９により比較して、一致した場合ヒットとなる。
ヒットした場合、プロセッサはデータアレイＢ６から読
み出された命令あるいはデータＢ１０をフェッチする。
ミスヒットの場合、プロセッサはデータアレイから読み
出された命令あるいはデータＢ１０を無視する。ミスヒ
ットした場合、プロセッサはメモリから命令あるいはデ
ータを得るわけであるが、この際に当該命令あるいはデ
ータを含むラインがデータアレイＢ６の所定のライン格
納領域Ｂ８に格納され、そのラインのアドレスの上位部
分がディレクトリＢ５の対応するタグにアドレス情報Ｂ
７として格納される。これをラインフェッチと呼ぶ。

【０００６】従来のキャッシュメモリについて述べる。
従来、キャッシュメモリのライン置換えは、あるアルゴ
リズム，例えば、ＬＲＵに従ってハードウェアにより管
理されていた。したがって、使用頻度の高い命令やデー
タあるいは迅速な応答が要求される命令，例えば、割り
込みルーチンであっても、アルゴリズムによってはキャ
ッシュメモリに常駐することができず、性能低下を招い
ていた。これは、命令やデータの置換え優先度をハード
ウェアに認識させる手段が提供されていなかったためで
ある。そこで、キャッシュメモリのエントリ毎にライン
置換えを禁止する機構（ロック機構と呼ぶ）が用いられ
る。この機構では、キャッシュメモリの各エントリにラ
イン置換え禁止ビット（Ｌ）と呼ぶ１ビット情報を持た
せる。さらに、そのビットの値により、以下のように当
該エントリのライン置換えを行うか否かを決定する。 Ｌ＝１の場合 当該エントリのライン置換えを行わな
い。 Ｌ＝０の場合 当該エントリのライン置換えを行う。 したがって、キャッシュメモリに常駐させたい命令やデ
ータを格納しているエントリのライン置換え禁止ビット
を１にすれば、そのエントリはライン置換えの対象には
ならない。このように、ソフトウェアがライン置換え禁
止ビットをプログラムすることにより、使用頻度の高い
命令やデータあるいは迅速な応答が要求される命令をキ
ャッシュメモリに常駐させることが可能となる。

【０００７】

【発明が解決しようとする課題】ところが、上記のロッ
ク機構では、ソフトウェアがキャッシュメモリのディレ
クトリにアクセスして、常駐させたいラインを格納して
いるエントリを検索し、さらにそのエントリのライン置
換え禁止ビットを操作しなくてはならない。このため、
キャッシュメモリのディレクトリの検索およびディレク
トリ情報の更新のための専用命令からなるルーチンが必
要となる。したがって、複数のラインにまたがるような
命令列あるいはデータ列についてライン置換え禁止操作
を行おうとすると、複数回上記のルーチンを呼び出す必
要が生じる。これにより命令サイズが増大するため、実
行時間の増大を招いていた。また、各エントリのライン
置換え禁止ビットを１ビットとしているため、ライン置
換えを禁止するか否かの指定しかできなかった。

【０００８】

【課題を解決するための手段】上述した課題を解決する
ために、本発明の基本的構想は，プロセッサの命令セッ
ト中に命令置換え優先順位指定フィールドを設け、プロ
セッサのロード／ストア命令セット中にデータ置換え優
先順位指定フィールドを設け、キャッシュメモリの各エ
ントリ中に置換え優先順位情報を設け、さらに、キャッ
シュメモリにおける命令あるいはデータのライン置換え
時に命令セット中の命令置換え優先順位指定フィールド
あるいはデータ置換え優先順位指定フィールドと当該エ
ントリ中の置換え優先順位情報を比較していずれのライ
ンの置換えを行うかを決定する機構を設ける。

【０００９】したがって，本発明の第１の観点によれ
ば，キャッシュメモリを有する計算機システムにおい
て、（Ａ）プロセッサの命令セット中に命令置換え優先
順位指定フィールドを有し、（Ｂ）プロセッサのロード
／ストア命令セット中にデータ置換え優先順位指定フィ
ールドを有し、（Ｃ）キャッシュメモリの各エントリ中
に置換え優先順位情報を有し、（Ｄ）キャッシュメモリ
における命令あるいはデータのライン置換え時に上記命
令置換え優先順位指定フィールドあるいは上記データ置
換え優先順位指定フィールドと上記置換え優先順位情報
とを比較していずれのラインの置換えを行うかを決定す
る機構を有することを特徴とするキャッシュメモリが提
供される。また本発明によれば，上記キャッシュメモリ
を制御する方法が提供される。

【００１０】本発明の第２の観点によれば，命令用およ
びデータ用にそれぞれ独立した命令用キャッシュメモリ
およびデータ用キャッシュメモリを有する計算機システ
ムにおいて、（Ａ）プロセッサの命令セット中に命令置
換え優先順位指定フィールドを有し、（Ｂ）プロセッサ
のロード／ストア命令セット中にデータ置換え優先順位
指定フィールドを有し、（Ｃ）前記命令用キャッシュメ
モリの各エントリ中に命令置換え優先順位情報を有し、
（Ｄ）前記データ用キャッシュメモリの各エントリ中に
データ置換え優先順位情報を有し、（Ｅ）命令用キャッ
シュメモリにおけるライン置換え時に上記命令置換え優
先順位指定フィールドと上記命令置換え優先順位情報と
を比較していずれのラインの置換えを行うかを決定する
機構を有し、（Ｆ）データ用キャッシュメモリにおける
ライン置換え時に上記データ置換え優先順位指定フィー
ルドのフィールドと上記データ置換え優先順位情報の情
報とを比較していずれのラインの置換えを行うかを決定
する機構を有することを特徴とするキャッシュメモリが
提供される。また本発明によれば，上記キャッシュメモ
リの制御方法で提供される。

【００１１】さらに本発明の第３の観点によれば，
（Ａ） プロセッサの命令セット中に命令置換え優先順
位指定フィールドを設け、（Ｂ）プロセッサのロード／
ストア命令セット中にデータ置換え優先順位指定フィー
ルドを設け、（Ｃ）キャッシュメモリの各エントリ中に
置換え優先順位情報を設け、（Ｄ）キャッシュメモリに
おける命令あるいはデータのライン置換え時に命令セッ
ト中の命令置換え優先順位指定フィールドあるいはデー
タ置換え優先順位指定フィールドと当該エントリ中の置
換え優先順位情報とを比較していずれのラインの置換え
を行うかを決定する機構を設けたことを特徴とするキャ
ッシュメモリを有する計算機システムが提供される。ま
た本発明によれば，上記キャッシュメモリを有する計算
機システムにおけるキャッシュメモリの制御方法が提供
される。

【００１２】

【作用】上記の構成によれば、キャッシュメモリに常駐
させたい命令の命令置換え優先順位指定フィールド、あ
るいは、常駐させたいデータに対するロード／ストア命
令のデータ置換え優先順位指定フィールドをソフトウェ
アを予め設定しておくことにより、ソフトウェアの指定
した優先順位に従って命令あるいはデータのライン置換
えを行うことが可能となる。

【００１３】

【実施例】以下，図１〜図３を参照して、本発明の１実
施例を詳述する。 （１）前提 プロセッサおよびキャッシュメモリの仕様として、以下
を前提とする。 （ａ）プロセッサは、ハーバード・アーキテクチャであ
る。すなわち、命令用バスとデータ用バスを独立して持
っており、命令フェッチとデータフェッチを並行して行
える。 （ｂ）簡単のため、プロセッサの命令およびデータサイ
ズは、全て１ワードとする。 （ｃ）キャッシュメモリは、命令用およびデータ用にそ
れぞれ独立して設ける。 （ｄ）命令用およびデータ用キャッシュメモリは、いず
れも連想度４のセット・アソシアティブ方式とする。 （ｅ）簡単のため、命令用およびデータ用キャッシュメ
モリのラインサイズは、いずれも１ワードとする。した
がって、１ラインは１命令あるいは１個のデータからな
る。 （ｆ）メモリ更新アルゴリズムはストアスルー方式とす
る。したがって、メモリには常に最新のデータが存在す
る。このため、ライン置換えの際、データをキャッシュ
メモリからメモリに書き戻す必要がない。

【００１４】（２）機構 図１に、プロセッサの命令セットの例を示す。図１に示
すように、通常の命令コードやレジスタ指定子に加え
て、命令セットに命令置換え優先順位指定フィールド１
を持たせる。このフィールドは、当該命令の置換え時に
おける優先順位を示す。例えば、命令置換え優先順位指
定フィールド１を２ビットとすると、４段階の命令置換
え優先順位が指定できる。キャッシュメモリにある命令
を常駐させたい場合、その命令の命令置換え優先順位指
定フィールドの優先順位を低く設定しておけばよい。ま
た、ロード／ストア命令セットには、命令置換え優先順
位指定フィールド１に加えて、データ置換え優先順位指
定フィールド２を持たせる。このフィールドは、ロード
／ストア命令の対象となるデータの置換え時における優
先順位を示す。例えば、データ置換え優先順位指定フィ
ールド２を２ビットとすると、４段階のデータ置換え優
先順位が指定できる。したがって、キャッシュメモリあ
るデータを常駐させたい場合、そのデータを対象とする
ロード／ストア命令のデータ置換え優先順位指定フィー
ルドの優先順位を低く設定しておけばよい。

【００１５】図２に、命令用キャッシュメモリの構成を
示す。図２に示すように、命令用キャッシュメモリの各
エントリのタグ中に、アドレス情報４１〜４４の他に命
令置換え優先順位情報５１〜５４を設ける。この情報
は、現在当該エントリに格納されているラインの置換え
時の優先順位を示す。また、ライン置換え時にキャッシ
ュメモリに格納される命令の命令置換え優先順位指定フ
ィールド８０と置換え対象となるエントリ候補の命令置
換え優先順位情報５１〜５４の大小比較を行い、ライン
置換えを行うエントリを選択する回路９０を設ける。

【００１６】図３に、データ用キャッシュメモリの構成
を示す。図３に示すように、データ用キャッシュメモリ
の各エントリのタグ中に、アドレス情報４１〜４４の他
にデータ置換え優先順位情報１１１〜１１４を設ける。
この情報は、現在当該エントリに格納されているライン
の置換え時の優先順位を示す。また、ライン置換え時に
キャッシュメモリに格納されるデータのデータ置換え優
先順位指定フィールド１２０と置換え対象となるエント
リ候補のデータ置換え優先順位情報５１〜５４の大小比
較を行い、ライン置換えを行うエントリを選択する回路
９０を設ける。

【００１７】（３）動作手順 まず、プログラム実行前に、全ての命令およびデータに
ついてキャッシュメモリのライン置換えの際の優先順位
を決定する。これは、全ての命令の命令置換え優先順位
指定フィールドおよび全てのロード／ストア命令のデー
タ置換え優先順位指定フィールドを設定することにより
行う。この設定は、最適化コンパイラがコンパイル時に
暗黙的に行ってもよいし、ユーザがプログラム中で陽に
指定してもよい。

【００１８】次に、図２を用いて命令用キャッシュメモ
リのライン置換え時の動作を順を追って説明する。 ステップ１：プロセッサ（図示せず）の命令フェッチ時
にキャッシュメモリにおいてミスヒットが発生し、メモ
リからミスヒットを起こした命令ａがフェッチされる。 ステップ２：命令用キャッシュメモリ制御部は、上記の
命令ａを命令用キャッシュメモリに格納しようと試みる
が、命令ａと同一のセットアドレス１３で対応付けられ
る４個のエントリ全てに既にラインが格納されていた場
合、ライン置換えを行う必要が生じる。 ステップ３：命令用キャッシュメモリ制御部は、命令ａ
の命令置換え優先順位指定フィールド８０と命令ａと同
一のセットアドレス１３で対応付けられる４個のエント
リ中の命令置換え優先順位情報５１〜５４の大小比較を
置換えエントリ選択回路９０により行い、以下の基準で
置換え対象となるエントリを選択する。 （ａ）命令置換え優先順位指定フィールド８０の値が命
令置換え優先順位情報５１〜５４の値のいずれよりも大
きい場合 命令ａの置換え優先順位が最も高いということであるの
で、命令ａは命令用キャッシュに格納されない。 （ｂ）命令置換え優先順位情報５１〜５４の値のいずれ
か（例えばエントリｂの命令置換え優先順位情報とす
る）が、他の命令置換え優先順位情報の値および命令置
換え優先順位指定フィールド８０の値よりも大きい場合
エントリｂの置換え優先順位が最も高いということで
あるので、エントリｂを置換え対象とし、命令ａはエン
トリｂに格納される。 （ｃ）命令置換え優先順位情報５１〜５４の値の最も大
きいもの（例えばエントリｃの命令置換え優先順位情報
とする）が、命令置換え優先順位指定フィールド８０の
値と等しい場合 エントリｃと命令ａの置換え優先順位が最も高く、か
つ、等しいということであるので、エントリｃを置換え
対象とし、命令ａはエントリｃに格納される。 （ｄ）命令置換え優先順位情報５１〜５４の複数の値
（例えばエントリｂ、エントリｃの命令置換え優先順位
情報とする）が等しく、かつ、他の命令置換え優先順位
情報の値および命令置換え優先順位指定フィールド８０
の値よりも大きい場合 エントリｂ、エントリｃの置換え優先順位が最も高く、
かつ、等しいということであるので、エントリｂとエン
トリｃのいずれかを何らかのライン置換えアルゴリズ
ム，例えばＬＲＵにより置換え対象として選択し、命令
ａは選択されたエントリに格納される。 （ｅ）命令置換え優先順位情報５１〜５４の複数の値
（例えばエントリｂ、エントリｃの命令置換え優先順位
情報とする）と命令置換え優先順位指定フィールド８０
の値が等しく、かつ、他の命令置換え優先順位情報の値
よりも大きい場合 エントリｂ、エントリｃおよび命令ａの置換え優先順位
が最も高く、かつ、等しいということであるので、エン
トリｂとエントリｃのいずれかを何らかのライン置換え
アルゴリズム，例えばＬＲＵにより置換え対象として選
択し、命令ａは選択されたエントリに格納される。 （ｆ）命令置換え優先順位情報５１〜５４の全ての値
（エントリｂ、エントリｃ、エントリｄ、エントリｅの
命令置換え優先順位情報とする）と命令置換え優先順位
指定フィールド８０の値が等しい場合 エントリｂ、ｃ、ｄ、ｅおよび命令ａの置換え優先順位
が全て等しいということであるので、エントリｂ、ｃ、
ｄ、ｅのいずれかを何らかのライン置換えアルゴリズ
ム，例えばＬＲＵにより置換え対象として選択し、命令
ａは選択されたエントリに格納される。

【００１９】また、データ用キャッシュメモリのライン
置換え時の動作は、上述の命令用キャッシュメモリのラ
イン置換え時の動作と同様に行う。

【００２０】以上に述べた実施例は，命令用キャッシュ
メモリとデータ用キャッシュメモリの両者を独立させて
設けた計算機システムにおけるキャッシュメモリの構成
とその制御方法について述べたが，上述した命令用キャ
ッシュメモリとデータ用キャッシュメモリとを一体化し
て１つのキャッシュメモリを設けた場合にも，上記同
様，キャッシュメモリを制御することができる。

【００２１】

【発明の効果】上述のように本発明によれば、キャッシ
ュメモリに常駐させたい命令の命令置換え優先順位指定
フィールド、あるいは、常駐させたいデータに対するロ
ード／ストア命令のデータ置換え優先順位指定フィール
ドをソフトウェアが予め設定しておくことにより、ソフ
トウェアがキャッシュメモリのディレクトリにアクセス
して常駐させたいラインを格納しているエントリを検索
し、さらにそのエントリのライン置換え禁止ビットを操
作する必要がなくなる。したがって、キャッシュメモリ
のディレクトリの検索およびディレクトリ情報の更新の
ための専用命令からなるルーチンが不要になり、命令サ
イズが減少し、実行時間が短縮できる。また、命令の命
令置換え優先順位指定フィールドあるいはロード／スト
ア命令のデータ置換え優先順位指定フィールドを複数ビ
ットで構成することにより、多段階の置換え優先順位が
指定できるため、使用頻度に応じた命令あるいはデータ
のライン置換え管理が可能となり、性能が向上する。

【図面の簡単な説明】

【図１】本発明の第１実施例としてのプロセッサの命令
セットの例を示す図である。

【図２】本発明の実施例による命令用キャッシュメモリ
の構成を示すブロック図である。

【図３】本発明の実施例によるデータ用キャッシュメモ
リの構成を示すブロック図である。

【図４】キャッシュメモリの概念を示すブロック図であ
る。

【図５】図４に示したキャッシュメモリの基本構成を示
すブロック図である。

【符号の説明】

１ 命令置換え優先順位指定フィールド ２ データ置換え優先順位指定フィールド １１ アクセス・アドレス １２ 上位アドレス １３ セットアドレス ２１〜２４ ディレクトリ ３１〜３４ データアレイ ４１〜４４ アドレス情報 ５１〜５４ 命令置換え優先順位情報 ６１〜６４ ライン ７１〜７４ 比較器 ８０ 命令置換え優先順位指定フィールドの値 ９０ 置換えエントリ選択回路 １００ マルチプレクサ １１１〜１１４ データ置換え優先順位情報 １２０ データ置換え優先順位指定フィールドの値 Ａ１ プロセッサ Ａ２ キャッシュ Ａ３ メモリ Ｂ１ アクセスアドレス

Claims (6)

【特許請求の範囲】
1. 【請求項１】キャッシュメモリを有する計算機システム
   において、 プロセッサの命令セット中に命令置換え優先順位指定フ
   ィールドを有し、 プロセッサのロード／ストア命令セット中にデータ置換
   え優先順位指定フィールドを有し、 キャッシュメモリの各エントリ中に置換え優先順位情報
   を有し、 キャッシュメモリにおける命令あるいはデータのライン
   置換え時に上記命令置換え優先順位指定フィールドある
   いは上記データ置換え優先順位指定フィールドと上記置
   換え優先順位情報とを比較していずれのラインの置換え
   を行うかを決定する機構を有することを特徴とするキャ
   ッシュメモリ。
2. 【請求項２】命令用およびデータ用にそれぞれ独立した
   命令用キャッシュメモリおよびデータ用キャッシュメモ
   リを有する計算機システムにおいて、 プロセッサの命令セット中に命令置換え優先順位指定フ
   ィールドを有し、 プロセッサのロード／ストア命令セット中にデータ置換
   え優先順位指定フィールドを有し、 前記命令用キャッシュメモリの各エントリ中に命令置換
   え優先順位情報を有し、 前記データ用キャッシュメモリの各エントリ中にデータ
   置換え優先順位情報を有し、 命令用キャッシュメモリにおけるライン置換え時に上記
   命令置換え優先順位指定フィールドと上記命令置換え優
   先順位情報とを比較していずれのラインの置換えを行う
   かを決定する機構を有し、 データ用キャッシュメモリにおけるライン置換え時に上
   記データ置換え優先順位指定フィールドのフィールドと
   上記データ置換え優先順位情報の情報とを比較していず
   れのラインの置換えを行うかを決定する機構を有するこ
   とを特徴とするキャッシュメモリ。
3. 【請求項３】プロセッサの命令セット中に命令置換え優
   先順位指定フィールドを設け、 プロセッサのロード／ストア命令セット中にデータ置換
   え優先順位指定フィールドを設け、 キャッシュメモリの各エントリ中に置換え優先順位情報
   を設け、 キャッシュメモリにおける命令あるいはデータのライン
   置換え時に命令セット中の命令置換え優先順位指定フィ
   ールドあるいはデータ置換え優先順位指定フィールドと
   当該エントリ中の置換え優先順位情報とを比較していず
   れのラインの置換えを行うかを決定する機構を設けたこ
   とを特徴とするキャッシュメモリを有する計算機システ
   ム。
4. 【請求項４】キャッシュメモリを有する計算機システム
   におけるキャッシュメモリの制御方法であって，プロセ
   ッサの命令セット中に命令置換え優先順位指定フィール
   ドを規定し，プロセッサのロード／ストア命令セット中
   にデータ置換え優先順位指定フィールドを規定し，キャ
   ッシュメモリの各エントリ中に置換え優先順位情報を規
   定し，キャッシュメモリにおける命令あるいはデータの
   ライン置換え時に上記命令置換え優先順位指定フィール
   ドあるいは上記データ置換え優先順位指定フィールドと
   上記置換え優先順位情報とを比較していずれのラインの
   置換えを行うかを決定することを特徴とするキャッシュ
   メモリの制御方法。
5. 【請求項５】命令用およびデータ用にそれぞれ独立した
   命令用キャッシュメモリおよびデータ用キャッシュメモ
   リを有する計算機システムにおけるキャッシュメモリの
   制御方法であって，プロセッサの命令セット中に命令置
   換え優先順位指定フィールドを規定し，プロセッサのロ
   ード／ストア命令セット中にデータ置換え優先順位指定
   フィールドを規定し，前記命令用キャッシュメモリの各
   エントリ中に命令置換え優先順位情報を規定し，前記デ
   ータ用キャッシュメモリの各エントリ中にデータ置換え
   優先順位情報を規定し，命令用キャッシュメモリにおけ
   るライン置換え時に上記命令置換え優先順位指定フィー
   ルドと上記命令置換え優先順位情報とを比較していずれ
   のラインの置換えを行うかを決定し，データ用キャッシ
   ュメモリにおけるライン置換え時に上記データ置換え優
   先順位指定フィールドのフィールドと上記データ置換え
   優先順位情報の情報とを比較していずれのラインの置換
   えを行うかを決定することを特徴とするキャッシュメモ
   リの制御方法。
6. 【請求項６】プロセッサの命令セット中に命令置換え優
   先順位指定フィールドを規定し，プロセッサのロード／
   ストア命令セット中にデータ置換え優先順位指定フィー
   ルドを規定し，キャッシュメモリの各エントリ中に置換
   え優先順位情報を規定し，キャッシュメモリにおける命
   令あるいはデータのライン置換え時に命令セット中の命
   令置換え優先順位指定フィールドあるいはデータ置換え
   優先順位指定フィールドと当該エントリ中の置換え優先
   順位情報を比較していずれのラインの置換えを行うかを
   決定することを特徴とするキャッシュメモリの制御方
   法。