JPH0660677A - 半導体メモリ用センスアンプ - Google Patents

Abstract

(57)【要約】 【目的】高速読み出しが可能とされる半導体メモリ用セ
ンスアンプを提供することを目的とする。 【構成】センスアンプ回路21はメモリセル出力検出回路
31、ダミーセル出力検出回路32、センスアンプ出力判定
回路33で構成され、メモリセル出力検出回路31にはメモ
リセルアレー22を構成するＥＰＲＯＭトランジスタＱ51
1 〜Ｑ5mn の選択された１つが接続される第１の負荷ト
ランジスタＱ11を備える。またダミーセル出力検出回路
32は、ダミーＥＰＲＯＭトランジスタＱ5 が接続される
第２の負荷トランジスタＱ12を備え、第１および第２の
負荷トランジスタＱ11、Ｑ12のゲート相互をメモリセル
出力ａに接続することで、カレントミラー回路が構成さ
れるようにする。そして、メモリセル出力ａと逆相のダ
ミーセル出力 /ａをセンスアンプ出力判定回路33の差動
増幅器331 で比較し、センスアンプ出力Ｏを得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＥＰＲＯＭ、ＥＥＰ
ＲＯＭ、マスクＲＯＭ等の半導体メモリの読み出し回路
を構成する半導体メモリ用センスアンプに関する。

【０００２】

【従来の技術】半導体メモリは、例えば図１０で示すよ
うにｍ行およびｎ列に対応して多数のメモリセルＱ511
〜Ｑ5mn を配置して構成したメモリセルアレー11を備
え、行デコーダ12からの行選択信号ＳＲ1 〜ＳＲm によ
ってその１つの行が選択されるようにする。そして、各
列のメモリセルからの出力は各列単位に一括して列選択
トランジスタＱ41〜Ｑ4nに接続し、この列選択トランジ
スタＱ41〜Ｑ4nの１つを列デコーダ13からの列選択信号
ＳＣ1 〜ＳＣn で選択して、１つのメモリセルからの出
力が読み出されるようにしている。

【０００３】この様にしてメモリセルアレー11からの読
み出し信号はセンスアンプ回路14に供給されるもので、
メモリセルアレー11からの読み出し信号は、メモリセル
出力検出回路15を構成する、ＰチャンネルＭＯＳトラン
ジスタで構成した負荷トランジスタＱ1 に、リードライ
ト切換え信号Ｒの供給されるリードライト切換えトラン
ジスタＱ2 を介して供給する。

【０００４】そして、このメモリセル出力検出回路15の
出力ａを、２つの差動増幅器16a および16b それぞれの
非反転側入力端子および反転側入力端子に供給し、これ
ら差動増幅器16a および16b それぞれで基準電圧Ｖref
と比較する。これら差動増幅器16a および16b からの同
相出力ｃと逆相出力 /ｃ（以下の逆相の表示は“/ ”で
表示する）は差動増幅器17で比較し、インバータ18を介
してセンスアンプ出力が得られるようにしている（特開
昭５８−１２５２８２号）。

【０００５】しかし、この様に構成されるセンスアンプ
にあっては、最低３個の差動増幅器が必要となるもので
あり、必然的に回路規模が大きくなる。また、同相の出
力ｃおよび逆相の出力 /ｃを得るために、差動増幅器16
a および16b が、メモリセルの出力ａと出力判定用の差
動増幅器17との信号伝送経路の間に接続されるものであ
るため、差動増幅器16a および16b の応答遅延がメモリ
セル読み出し時間に加算されるようになって、結果とし
て読み出し時間を増加するようになる問題を有する。

【０００６】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、メモリセル出力と出力判定
用の差動増幅回路との間の信号伝送経路に対して、応答
遅延の生ずる回路を挿入することなく簡単な構成で逆相
出力が取り出されるようにして、高速読み出しを可能と
する半導体メモリ用センスアンプを提供しようとするも
のである。

【０００７】

【課題を解決するための手段】この発明に係る半導体メ
モリ用センスアンプは、半導体メモリセルアレーの選択
されたメモリセルからの出力が結合される第１の負荷ト
ランジスタを備えたメモリセル出力検出手段、前記メモ
リセルアレーを構成するメモリセルと等価のダミーセル
を接続した第２の負荷トランジスタを備え、前記ダミー
セルと前記メモリセルとの間でカレントミラー回路が構
成されるようにしたダミーセル出力検出手段、および前
記メモリセル出力検出手段および前記ダミーセル出力検
出手段それぞれからの出力が結合されるセンスアンプ出
力判定手段とを備えるもので、前記ダミーセル出力検出
手段からは、前記メモリセル出力検出手段から得られる
メモリセル出力とは逆相の出力が得られ、前記センスア
ンプ出力判定手段でダミーセル検出出力およびメモリセ
ル検出出力の差電圧を増幅出力するようにした。

【０００８】

【作用】この様に構成される半導体メモリ用センスアン
プにあっては、メモリセルからの出力が供給される第１
の負荷トランジスタと、ダミーセルの接続された第２の
負荷トランジスタとがカレントミラー回路を構成するよ
うになっており、このカレントミラー回路から同相の出
力ａおよび逆相の出力 /ａが取り出され、この同相出力
ａおよび逆相 /ａが例えば差動増幅器によって構成され
た出力判定手段に供給されるようになる。したがって、
この出力判定手段の前段において、カレントミラー回路
により時間遅延を伴うことなく信号が伝達されるもので
あり、回路規模を小型化した状態で且つ高速の読み出し
が可能とされるようになる。

【０００９】

【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１に示したセンスアンプ回路21は、ｍ行×
ｎ列で構成されるＥＰＲＯＭ（電気的書き込み、紫外線
による消去可能なメモリ）に適用される。

【００１０】まずＥＰＲＯＭは、ｍ行およびｎ列に配置
される（ｍ×ｎ）個のＥＰＲＯＭトランジスタＱ511 〜
Ｑ5mn で構成されるメモリセルアレー22を備え、その各
列のトランジスタのドレインはそれぞれ列単位でビット
線ｂ11〜ｂ1nに共通に接続され、各ビット線ｂ11〜ｂ1n
は列セレクトトランジスタＱ41〜Ｑ4nにそれぞれ接続さ
れる。メモリセルアレー22の各トランジスタＱ511 〜Ｑ
5mn のそれぞれソースは接地されている。

【００１１】このメモリセルアレー22を構成する各ＥＰ
ＲＯＭトランジスタＱ511 〜Ｑ5mnは、データの“１”
または“０”にそれぞれ対応して、書き込み状態（しき
い値電圧Ｖt が４．５Ｖ以上）、または消去状態（しき
い値電圧がほぼ１．５Ｖ）に設定されている。列セレク
トトランジスタＱ41〜Ｑ4nのそれぞれゲートには、列デ
コーダ23からの列選択信号ＳＣ1 〜ＳＣn が供給され、
メモリセルアレー22の各列からの読み出し信号の１つが
選択されるようにしている。この列セレクトトランジス
タＱ41〜Ｑ4nの１つから出力される信号は、センスアン
プ回路21に供給される。

【００１２】メモリセルアレー22のＥＰＲＯＭトランジ
スタＱ511 〜Ｑ5mn それぞれのゲートは各行単位で共通
に接続されるもので、その各行に行デコーダ24からの行
選択信号ＳＲ1 〜ＳＲm が供給される。したがって、こ
の行デコーダ24からの行選択信号および列デコーダ23か
らの列選択信号に対応して、メモリセルアレー22の１つ
のＥＰＲＯＭトランジスタが選択され、このトランジス
タの状態に応じた読み出し出力が、選択された列セレク
トトランジスタを介して取り出され、その出力信号がセ
ンスアンプ回路21に供給されるようになる。

【００１３】センスアンプ回路21は、メモリセルアレー
22からの読み出し出力が供給されるメモリセル出力検出
回路31およびダミーセル出力検出回路32を備え、さらに
これらメモリセルおよびダミーセル出力検出回路31およ
び32からの出力信号が供給されるセンスアンプ出力判定
回路33を備える。

【００１４】メモリセル出力検出回路31およびダミーセ
ル出力検出回路32は、それぞれソースを電源Ｖcc（５
Ｖ）に接続したＰチャンネルＭＯＳトランジスタで構成
された第１および第２の負荷トランジスタＱ11およびＱ
12を備えると共に、これら負荷トランジスタＱ11および
Ｑ12にそれぞれ直列にして、リード・ライト切換えトラ
ンジスタＱ21およびＱ22が設けられる。このトランジス
タＱ21およびＱ22のそれぞれゲートには、リード・ライ
ト切換え信号Ｒが供給される。

【００１５】このトランジスタＱ21には、列セレクトト
ランジスタＱ41〜Ｑ4nの１つで選択されたメモリセル22
からの読み出し出力が結合されるようになり、第１の負
荷トランジスタＱ11と切換えトランジスタＱ21との接続
点から、メモリセル出力ａが取り出される。

【００１６】また、ダミーセル出力検出回路32は、ソー
スが接地電位に設定され、ゲートが電源Ｖccに接続され
たダミーＥＰＲＯＭトランジスタＱ5 と、このダミーＥ
ＰＲＯＭトランジスタＱ5 に直列的に接続されたダミー
列セレクトトランジスタＱ4を備え、このダミー列セレ
クトトランジスタＱ4 およびダミーＥＰＲＯＭトランジ
スタＱ5 のゲートには常時電源電圧Ｖccが供給されるよ
うにする。そして、ダミーＥＰＲＯＭトランジスタＱ5
が、リード・ライト切換えトランジスタＱ22を介して第
２の負荷トランジスタＱ12に接続され、負荷トランジス
タＱ12とリード・ライト切換えトランジスタＱ22との接
続点から、ダミーセル出力 /ａが得られるようにしてい
る。ここで、ダミーＥＰＲＯＭトランジスタＱ5 は、常
に消去状態（しきい値電圧Ｖt が１．５Ｖ）に設定され
ている。

【００１７】ここで、メモリセル出力検出回路31を構成
する第１の負荷トランジスタＱ11のゲートと、ダミーセ
ル出力検出回路32を構成する第２の負荷トランジスタＱ
12のゲートとは共通に接続され、その接続点がメモリセ
ル出力ａに接続されて、メモリセル出力検出回路31とダ
ミーセル出力検出回路32とは、カレントミラー回路を構
成するようになる。

【００１８】センスアンプ出力判定回路33は、メモリセ
ル出力検出回路31からの読み出し信号ａが反転側入力端
子に供給される差動増幅器331 を備えるもので、この差
動増幅器331 の非反転側入力端子には、ダミーセル出力
検出回路32からのダミーセル読み出し信号 /a が供給さ
れる。そして、この差動増幅器331 からの出力信号ｂ
は、インバータ回路332 で反転して、このインバータ回
路332 からセンスアンプ出力Ｏが得られる。

【００１９】この様に構成される半導体メモリ回路にお
いて、列デコーダ23および行デコーダ24それぞれから出
力される列選択信号ＳＣ1 〜ＳＣn および行選択信号Ｓ
Ｒ1〜ＳＲm のそれぞれ１つがハイレベル（Ｖcc電圧）
となると、メモリセルアレー22の１つのＥＰＲＯＭトラ
ンジスタが選択されて、この選択されたトランジスタか
ら読み出し信号がセンスアンプ回路21に入力される。

【００２０】具体的には、列選択信号ＳＣ1 および行選
択信号ＳＲ1 がハイレベルに設定されると、メモリセル
アレー22のＥＰＲＯＭトランジスタＱ511 からの読み出
し信号がメモリセル出力検出回路31のリード・ライト切
換えトランジスタＱ21のソースに結合されるようにな
る。そして、このＥＰＲＯＭトランジスタＱ511 とダミ
ーＥＰＲＯＭトランジスタＱ5 とでカレントミラー回路
が構成される。

【００２１】図２はこの様にしてメモリセルアレー22の
ＥＰＲＯＭトランジスタＱ511 が列選択信号および行選
択信号によって選択されたときのセンスアンプ回路21の
回路状態を示すもので、このＥＰＲＯＭトランジスタＱ
511 のデータを読み出す動作について説明する。

【００２２】データの読み出し状態においてリード・ラ
イト切換え信号Ｒはハイレベルに設定されるもので、リ
ード・ライト切換えトランジスタＱ21およびＱ22は共に
導通状態とされる。この場合、ダミー列セレクトトラン
ジスタＱ4 は常時導通状態に設定されているもので、ダ
ミーＥＰＲＯＭトランジスタＱ5 はゲートが常時電源電
圧Ｖccに固定され且つ消去状態にあるため、導通状態に
設定されている。

【００２３】この様な状態で列選択信号ＳＣ1 および行
選択信号ＳＲ1 が、それぞれ列デコーダ23および行デコ
ーダ24によって共にハイレベルに設定されると、列セレ
クトトランジスタＱ41が導通状態とされる。このとき、
選択されたＥＰＲＯＭトランジスタＱ511 が消去状態に
有るか、あるいは書き込み状態にあるかによって、この
ＥＰＲＯＭトランジスタＱ511 に流れる電流、および負
荷トランジスタＱ11およびＱ12によってカレントミラー
接続されたダミーＥＰＲＯＭトランジスタＱ5に流れる
電流が変化し、メモリセル出力ａおよびダミーセル出力
/ａが、互いに反転状態となるように変化する。

【００２４】図３はこの状態を説明するための等価回路
で、リード・ライト切換えトランジスタＱ21、Ｑ22、列
セレクトトランジスタＱ41、ダミー列セレクトトランジ
スタＱ4 、ＥＰＲＯＭトランジスタＱ511 、ダミーＥＰ
ＲＯＭトランジスタＱ5 等を等価的に抵抗で示している
もので、まずメモリセルアレー22の選択されたＥＰＲＯ
ＭトランジスタＱ511 が消去状態にある場合について、
（Ａ）図に基づき説明する。

【００２５】図３の（Ａ）において、ＥＰＲＯＭトラン
ジスタＱ511 の存在するメモリセル側に流れる電流をＩ
1 、またダミーＥＰＲＯＭトランジスタＱ5 の存在する
ダミー側に流れる電流をＩ2 とすると、第１および第２
の負荷トランジスタＱ11およびＱ12がカレントミラー接
続されているため、電流Ｉ2 は負荷トランジスタＱ11と
Ｑ12それぞれのゲート幅Ｗとゲート長Ｌの比で決まる電
流値とされ、Ｑ11およびＱ12のゲート幅をそれぞれＬＱ
1 およびＬＱ2 （ＬＱ1 ＝ＬＱ2 ＝Ｌ）とすると、次式
で表現されるようになる。

【００２６】 Ｉ2 ＝（ＷＱ2 ／Ｌ）／（ＷＱ1 ／Ｌ）・Ｉ1 ＝ＷＱ2 ／ＷＱ1 ・Ｉ1 …………(1) このとき、メモリセル出力ａの出力電圧Ｖa は、次式の
ようになる。 Ｖa ＝（Ｒ2 ＋Ｒ4 ＋Ｒ5a）・Ｉ1 …………(2) さらにダミーセル出力 /ａの出力電圧Ｖabは、次式のよ
うになる。 Ｖab＝（Ｒ2 ＋Ｒ4 ＋Ｒ5a）・Ｉ2 ＝（Ｒ2 ＋Ｒ4 ＋Ｒ5a）・（ＷＱ2 ／ＷＱ1 ）・Ｉ1 ＝（ＷＱ2 ／ＷＱ1 ）・Ｖa …………(3) この式(3) よりダミーＥＰＲＯＭトランジスタＱ5 側の
第２の負荷トランジスタＱ12のゲート幅ＷＱ2 を、ＥＰ
ＲＯＭトランジスタＱ511 側の第１の負荷トランジスタ
Ｑ11のゲート幅ＷＱ1 に対して、 ＷＱ2 ＞ＷＱ1 …………(4) （またはＱ11およびＱ12のゲート長ＬＱ1 およびＬＱ2
が異なる場合には、 （ＷＱ2 ／ＬＱ2 ）＞（ＷＱ1 ／ＬＱ1 ）） とすることにより、ＥＰＲＯＭトランジスタＱ511 が消
去状態の場合には、 Ｖa ＜Ｖab …………(5) となる。

【００２７】次に、選択されたＥＰＲＯＭトランジスタ
Ｑ511 が書き込み状態にある場合にについて同図の
（Ｂ）に基づき説明する。ＥＰＲＯＭトランジスタＱ51
1 が書き込み状態のときは、このトランジスタＱ511 の
しきい値電圧が高いため（Ｖt ＞４．５Ｖ）、このＥＰ
ＲＯＭトランジスタＱ511 は導通状態ではあるが微小な
電流が流れるのみであり、したがってほとんど非導通状
態である。

【００２８】したがって、等価的な導通抵抗Ｒ5bは消去
状態の導通抵抗Ｒ5aに比べて充分に高い（Ｒ5b＞Ｒ5
a）。このため、書き込み時におけるダミーセル出力電
圧Ｖabは Ｖab＝（Ｒ2 ＋Ｒ4 ＋Ｒ5a）・Ｉ2 ＝（Ｒ2 ＋Ｒ4 ＋Ｒ5a）・（ＷＱ2 ／ＷＱ1 ）・Ｉ1 ＝（Ｒ2 ＋Ｒ4 ＋Ｒ5a）／（Ｒ3 ＋Ｒ4 ＋Ｒ5b） ・（ＷＱ2 ／ＷＱ1 ）・Ｖa …………(6) となる。

【００２９】よって、式(4) の条件を満足すると共に （Ｒ2 ＋Ｒ4 ＋Ｒ5b）＞（Ｒ3 ＋Ｒ4 ＋Ｒ5a）・（ＷＱ2 ／ＷＱ1 ） …………(7) の条件を満足するように（ＷＱ2 ／ＷＱ1 ）の比（また
は（ＷＱ2 ／ＬＱ2)／（ＷＱ1 ／ＬＱ1 ）の比）を決定
することで、ＥＰＲＯＭトランジスタＱ511 の書き込み
時においては、 Ｖa ＞Ｖab …………(8) となる。

【００３０】この様にメモリセルアレー22のＥＰＲＯＭ
トランジスタＱ511 が消去状態であるかあるいは書き込
み状態にあるかによって、メモリセル出力ａの出力電圧
Ｖaとダミーセル出力 /ａの出力電圧Ｖabが互いに反転
する状態となり、したがってメモリセル出力検出回路31
の出力ａと、ダミーセル出力検出回路32の出力 /ａを差
動増幅器331 およびインバータ回路332 で増幅すること
によって、センスアンプ回路21の出力Ｏが得られるもの
である。

【００３１】この様に構成されたセンスアンプ回路21
と、図１０で示した従来のセンスアンプ回路の動作をシ
ミュレーションにより比較した結果を図４および図５で
示す。ここで図４はメモリセルのＥＰＲＯＭが消去状態
の場合を、図５は同じく書き込み状態の場合を示し、そ
れぞれ（Ａ）図は実施例回路の場合を示し、（Ｂ）図は
従来例回路の場合を示す。

【００３２】ＥＰＲＯＭトランジスタＱ511 が消去状態
の場合は、このトランジスタＱ511が充分な導通状態に
あって、このトランジスタＱ511 自身がビット線ｂ11の
寄生容量の電荷を放電してメモリセル出力ａの状態を決
定するため、実施例のセンスアンプ回路21と従来例のセ
ンスアンプ回路とで、それぞれ出力Ｏの読み出し時間ｔ
acc （列デコーダおよび行デコーダのアドレスがセット
されてから出力Ｏのローレベルが確定するまでの時間）
に大差はない。

【００３３】しかし、ＥＰＲＯＭトランジスタＱ511 が
書き込み状態に設定されている場合には、このトランジ
スタＱ511 がほとんど非導通状態であるため、ビット線
ｂ11の寄生容量への充電に寄与することがなく、第１の
負荷トランジスタＱ11によってビット線ｂ11は徐々に充
電される。

【００３４】このため、従来のメモリ出力ａと出力判定
用差動増幅器17との間に差動増幅器16a 、16b を挿入
し、メモリ出力が基準電圧Ｖref を越えるか否かで出力
ｃおよび /ｃを作る技術では、メモリセルの出力ａが基
準電圧Ｖref を越えるまでの時間、および同相出力ｃお
よび逆相出力 /ｃを作る差動増幅器16a および16b 自身
の応答遅延、すなわち逆相出力 /ｃを得るために要する
時間が読み出し時間に含まれるようになり、必然的に読
み出し時間ｔacc （この場合、アドレスセット後センス
アンプ出力Ｏのハイレベルが確定するまでの時間）が長
くなる。

【００３５】これに対して実施例で示したセンスアンプ
回路21においては、ＥＰＲＯＭトランジスタＱ511 とダ
ミーＥＰＲＯＭトランジスタＱ5 との間で、カレントミ
ラー回路を構成するものであるため、メモリセル出力ａ
が変化すると同時に逆相出力/ａを得ることができ、セ
ンスアンプ出力ａと出力判定用差動増幅器331 との間に
信号の遅延要素が加わることがない。

【００３６】したがって、図１０で示した従来技術に比
べて、充分に簡単な構成としながらメモリセル出力ａと
逆相出力 /ａを得ることができ、またその逆相の出力 /
ａとメモリセル出力ａを差動増幅器331 で増幅すること
により、メモリセルアレー22で記憶されたデータを高速
で読み出すことが可能とされる。

【００３７】図６は第２の実施例を示すもので、メモリ
セルアレー22の各行のそれぞれに対応してダミーＥＰＲ
ＯＭトランジスタＱ51〜Ｑ5mを設け、行デコーダ24から
の行選択信号ＳＲ1 〜ＳＲm によって、その中の１つが
選択されるようにしている。すなわち、メモリセルアレ
ー22の行選択に対応して、ダミーセル出力検出回路32の
ダミー列セレクトトランジスタＱ4 に接続されるダミー
ＥＰＲＯＭトランジスタが選択されるようになる。

【００３８】図７は第３の実施例を示すもので、センス
アンプ出力判定回路33を２つのノア回路333a、333bを用
いて構成したラッチ回路333 を用いて構成したもので、
メモリセル出力ａおよびダミーセル出力 /ａをこのラッ
チ回路333 に供給し、このラッチ回路333 からの出力
を、インバータ回路332 に供給するようにしている。こ
こで、ラッチ回路333 としては種々の回路が用いられる
ものであり、例えばこのラッチ回路333 を図８の（Ａ）
乃至（Ｃ）でそれぞれ示すように構成することができ
る。これらの回路においては、それぞれメモリセル出力
ａとダミーセル出力/ａが入力され、出力ｂがインバー
タ回路332 に供給されるようになる。

【００３９】その他、第１の負荷トランジスタＱ11のド
レインとメモリセルアレイ22の選択されたＥＰＲＯＭト
ランジスタとの間、および第２の負荷トランジスタＱ12
のドレインとダミーＥＰＲＯＭトランジスタＱ5 との間
に直列接続されるダミー列セレクトトランジスタＱ4 、
列セレクトトランジスタＱ41〜Ｑ4n等は、適宜複数個設
けてもよいものであり、また図９で示すようにＮチャン
ネルＭＯＳトランジスタＱ61、Ｑ62を用いた電流センス
回路41、42を設けるようにしてもよい。但し、この様に
構成した場合にはメモリセル出力検出回路31とダミーセ
ル出力検出回路32の構成が対称とされることが望まし
く、非対称とされる場合にはその非対称要因を考慮し
て、前記式(4) および(7) の条件を検討する必要があ
る。

【００４０】その他、実施例においては負荷トランジス
タＱ11およびＱ12としてＰチャンネルＭＯＳトランジス
タを用いたが、ＰＮＰバイポーラトランジスタを用いる
こともできる。さらに実施例ではメモリ素子としてＥＰ
ＲＯＭを用いて説明したが、このメモリ素子が導通かあ
るいは非導通かによって情報を記憶する素子、例えばマ
スクＲＯＭ、ＥＥＰＲＯＭ等であっても同様に構成でき
る。

【００４１】

【発明の効果】以上のようにこの発明に係る半導体メモ
リ用センスアンプによれば、メモリセル出力と差動増幅
回路等の出力判定回路との間の信号伝送経路に対して、
応答遅延の生ずる回路を挿入することなく簡単な構成で
逆相出力が取り出されるようになるもので、この逆相出
力の出力判定を行うことによって、充分に高速読み出し
が可能とされるようになる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るセンスアンプ回路を
含む半導体メモリ回路を示す回路図。

【図２】メモリセルの１つが選択された状態を説明する
回路図。

【図３】（Ａ）および（Ｂ）はそれぞれメモリセルの消
去状態および書き込み状態を説明する等価的な回路を示
す図。

【図４】（Ａ）および（Ｂ）はそれぞれ実施例および従
来例におけるメモリセルの消去状態における各出力の状
態を説明する図。

【図５】（Ａ）および（Ｂ）はそれぞれ実施例および従
来例におけるメモリセルの書き込み状態における各出力
の状態を説明する図。

【図６】この発明の第２の実施例を説明する回路図。

【図７】この発明の第３の実施例を説明する回路図。

【図８】（Ａ）〜（Ｃ）はそれぞれ第３の実施例で使用
されるラッチ回路の他の例を示す図。

【図９】この発明の第４の実施例を説明する回路図。

【図１０】従来のメモリセルアレーに接続されたセンス
アンプを説明する回路図。

【符号の説明】

21…センスアンプ回路、22…メモリセルアレー、23…列
デコーダ、24…行デコーダ、31…メモリセル出力検出回
路、32…ダミーセル出力検出回路、33…センスアンプ出
力判定回路、331 …差動増幅器、332 …インバータ回
路、Ｑ11、Ｑ12…負荷トランジスタ、Ｑ21、Ｑ22…リー
ド・ライト切換えトランジスタ、Ｑ41〜Ｑ4n…列セレク
トトランジスタ、Ｑ4 …ダミー列セレクトトランジス
タ、Ｑ511〜Ｑ5mn メモリセルＥＰＲＲＯＭトランジス
タ、Ｑ5 …ダミーＥＰＲＯＭトランジスタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体メモリセルアレーの選択されたメ
   モリセルからの出力が結合される第１の負荷トランジス
   タを備えたメモリセル出力検出手段と、 前記メモリセルアレーを構成するメモリセルと等価のダ
   ミーセルが接続された第２の負荷トランジスタを備え、
   前記ダミーセルと前記メモリセルとの間でカレントミラ
   ー回路が構成されるようにしたダミーセル出力検出手段
   と、 前記メモリセル出力検出手段および前記ダミーセル出力
   検出手段それぞれからの出力が結合されるセンスアンプ
   出力判定手段とを具備し、 前記ダミーセル出力検出手段からは、前記メモリセル出
   力検出手段から得られるメモリセル出力とは逆相の出力
   が得られ、前記センスアンプ出力判定手段では、前記ダ
   ミーセル検出出力およびメモリセル検出出力の差電圧を
   増幅出力するようにしたことを特徴とする半導体メモリ
   用センスアンプ。
2. 【請求項２】 前記ダミーセル出力検出手段は、前記メ
   モリセルアレーの各行にそれぞれ対応して設定される複
   数のダミーセルによって構成され、この複数のダミーセ
   ルは前記メモリセルアレーの行選択信号によって選択さ
   れるようにした請求項１の半導体メモリ用センスアン
   プ。
3. 【請求項３】 前記センスアンプ出力判定手段は、前記
   メモリセル出力検出手段からの出力および前記ダミーセ
   ル出力検出手段からの出力が供給される差動増幅器によ
   って構成するようにした請求項１の半導体メモリ用セン
   スアンプ。
4. 【請求項４】 前記センスアンプ出力判定手段は、前記
   メモリセル出力検出手段からの出力および前記ダミーセ
   ル出力検出手段からの出力が供給されるラッチ回路によ
   って構成するようにした請求項１の半導体メモリ用セン
   スアンプ。