JPH0660679A

JPH0660679A - 不揮発性半導体記憶装置

Info

Publication number: JPH0660679A
Application number: JP20807392A
Authority: JP
Inventors: Hiroyasu Makihara; 浩泰牧原; Kenji Koda; 憲次香田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-08-04
Filing date: 1992-08-04
Publication date: 1994-03-04

Abstract

(57)【要約】【目的】バイト列単位で消去電圧を印加することがで
きる高集積化に的した不揮発性半導体記憶装置を提供す
る。【構成】メモリセルアレイ２０１には、所定数のメモ
リセルを含むバイト列１０が複数個配列されている。ト
ランジスタ１は各バイト列１０のソース線３０とソース
電位発生回路２０３の間に接続され、導通と非導通の状
態に制御される。ソース電位発生回路２０３は消去電圧
を発生し、トランジスタ１が導通の状態にあるときは、
そのトランジスタ１が接続されたソース線３０に消去電
圧を印加し、トランジスタ１が非導通の状態にあるとき
は、トランジスタ１が接続されたソース線３０に消去電
圧を印加しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に消去および書
き込み可能な不揮発性半導体記憶装置（Electrically E
rasable and Programmable Read Only Memory:以下ＥＥ
ＰＲＯＭとする）に関し、特にバイト単位にデータ消去
可能なＥＥＰＲＯＭ装置に関するものである。

【０００２】

【従来の技術】ＥＥＰＲＯＭは、電気的に消去可能であ
り、かつ書き込み可能な読出し専用メモリ装置である。
以下、従来のフラッシュ型のＥＥＰＲＯＭ（以下、フラ
ッシュメモリとする）について説明する。

【０００３】図１３は、一般的なフラッシュメモリの概
略ブロック図である。この図１３に示したフラッシュメ
モリは、ＩＥＥＥ Journal of Solid-State Circuits,
Vol.23,No.5,October 1988.p.1157〜1163に示されてい
るものである。

【０００４】図１３を参照して、メモリセルアレイ３０
１の周辺には、Ｙゲート３０２、ソース線スイッチ３０
３、Ｘデコーダ３０４およびＹデコーダ３０５とが設け
られている。それらの周辺には、さらにアドレスレジス
タ３０６、書込回路３０７、センスアンプ３０８、入出
力バッファ３０９、プログラム電圧発生回路３１０、ベ
リファイ電圧発生回路３１１、コマンドレジスタ３１
２、コマンドデコーダ３１３および制御回路３１４とが
設けられている。フラッシュメモリはこれらの回路を含
んでいる。メモリセルアレイ３０１は、行列状に配置さ
れた複数個のメモリセル（図示せず）をその内部に有し
ている。このメモリセルアレイ３０１には、Ｘデコーダ
３０４とＹゲート３０２が接続されている。このＸデコ
ーダ３０４とＹゲート３０２に接続されたＹデコーダ３
０５は、メモリセルアレイ３０１の行および列を選択す
る役割をなしている。また、メモリセルアレイ３０１に
は、ソース線スイッチ３０３が接続されている。このソ
ース線スイッチ３０３は、メモリセルアレイ３０１内の
メモリセルを消去する時に消去電圧を印加する役割をな
している。Ｙゲート３０２には、列の選択情報を与える
Ｙデコーダ３０５が接続されている。Ｘデコーダ３０４
とＹデコーダ３０５には、アドレスレジスタ３０６が接
続されている。このアドレスレジスタ３０６は、Ｘデコ
ーダ３０４およびＹデコーダ３０５に外部から入力され
たアドレス信号を入力する役割をなしている。メモリセ
ルアレイ３０１には、Ｙゲート３０２を介して、書込回
路３０７とセンスアンプ３０８とが接続されている。ま
た、この書込回路３０７とセンスアンプ３０８には、入
出力データを一時格納する入出力バッファ３０９が接続
されている。プログラム電圧発生回路３１０とベリファ
イ電圧発生回路３１１は、外部から供給された電源
Ｖ_cc、Ｖ_ppとは異なる電圧を発生し、この電圧をＹゲー
ト３０２、Ｘデコーダ３０４などに供給する役割をなし
ている。コマンドレジスタ３１２とコマンドデコーダ３
１３は、外部から入力されたデータによりフラッシュメ
モリの動作モードの設定を行なう役割をなしている。制
御回路３１４は、外部からの制御信号／ＷＥ、／ＣＥ、
／ＯＥを与える役割をなしている。なお、／ＷＥ等の記
述について、記号「／」は、信号ＷＥ等の反転を示して
いる。以下、信号の反転を示す場合は「／」を用いるこ
ととする。

【０００５】次に、上記のフラッシュメモリ内に設けら
れたメモリセルアレイ３０１の構成について詳細に説明
する。

【０００６】図１４は、従来のフラッシュメモリにおけ
るメモリセルアレイの構成を示す図である。図１４を参
照して、メモリセルアレイ３０１には、Ｘデコーダ３０
４から所定数のワードライン３４０が列方向に配列され
ている。また、Ｙゲート３０２から所定数のビット線３
５０が行方向に配列されている。メモリセル３０１内に
おいてこのワード線３４０とビット線３５０の交差点付
近には、メモリセル３２０が形成されている。このメモ
リセル３２０は、フローティングゲート型のトランジス
タ（以下フローティングゲートトランジスタとする）で
ある。このフローティングトランジスタ３２０のコント
ロールゲートはワード線３４０に、ドレインはビット線
３５０にそれぞれ接続されている。また、各フローティ
ングゲートトランジスタ３２０のソースは、相互に接続
されており、メモリセルアレイ内で束ねられ、ソース線
スイッチ３０３に接続されている。

【０００７】なお、Ｙゲート３０２内には、各ビットラ
インを選択するためのトランジスタ３０２ａが設けられ
ている。このトランジスタ３０２ａのソースもしくはド
レインは各ビットライン３５０に接続されている。この
トランジスタ３０２ａのゲートは、Ｙデコーダ３０５に
接続されている。また、各ビットライン３５０は、トラ
ンジスタ３０２ａを介して書込回路３０７およびセンス
アンプ３０８とに接続されている。

【０００８】次に、従来のメモリセルアレイ内に配置さ
れるメモリセルの構成について詳細に説明する。

【０００９】図１５は、従来のフラッシュメモリにおけ
るメモリセルアレイ内に配置されたメモリセルの構成を
概略的に示す断面図である。図１５を参照して、メモリ
セルはフローティングゲートトランジスタである。すな
わち、ｐ型のシリコン（Ｓｉ）基板３２１の表面には、
ｎ型の不純物領域、たとえばｎ⁺ドレイン拡散領域３２
２とｎ⁺ソース拡散領域３２３とが所定の間隔を介して
形成されている。これらｎ⁺ドレイン拡散領域３２２と
ｎ⁺ソース拡散領域３２３に挟まれる領域にチャネル領
域を形成するようにフローティングゲート電極３２５と
コントロールゲート電極３２７とが形成されている。こ
のフローティングゲート電極３２５とコントロールゲー
ト電極３２７は多結晶シリコン層から形成されている。
フローティングゲート電極３２５とシリコン基板３２１
の間には、ゲート酸化膜（ＳｉＯ ₂）３２４が形成され
ている。このゲート酸化膜３２４の膜厚は１００Å程度
である。このため、トンネル現象を利用したフローティ
ングゲート電極３２５の電子の移動が可能である。フロ
ーティングゲート電極３２５とコントロールゲート電極
３２７の間には、酸化誘電体膜３２６が形成されてい
る。この酸化誘電体膜３２６により、フローティングゲ
ート電極３２５とコントロールゲート電極３２７は電気
的に分離されている。このように、メモリセル３２０は
構成されている。

【００１０】次に、図１５に示すメモリセル３２０の動
作について説明する。図１５を参照して、まず書き込み
時には、ｎ⁺ドレイン拡散領域３２２に６．５Ｖ程度の
プログラム電圧が与えられる。また、コントロールゲー
ト電極３２７にはＶ_pp（１２Ｖ）が与えられ、ｎ⁺ソー
ス拡散領域３２３は接地される。これにより、メモリセ
ル３２０がオンするため、ｎ⁺ドレイン拡散領域３２２
とｎ⁺ソース拡散領域３２３の間を電流が流れる。この
とき、ｎ⁺ドレイン拡散領域３２２の近傍でアバランシ
ェ・ブレイクダウン現象が引起こされる。このため、ｎ
⁺ドレイン拡散領域３２２の近傍で電子、ホール対が発
生する。ホールはシリコン基板３２１を通じて接地電位
に流れ、電子はチャネル方向に流れてｎ⁺ドレイン拡散
領域３２２に流れ込む。この電子の一部が、フローティ
ングゲート電極３２５とｎ⁺ドレイン拡散領域３２２と
の間の電界により加速されてフローティングゲート電極
３２５に注入される。このようにして、フローティング
ゲート電極３２５に電子の蓄積が行なわれると、メモリ
セル３２０のしきい値電圧Ｖ_thが高くなる。このしきい
値電圧Ｖ_thが所定の値よりも高くなった状態が、書込ま
れた状態“０”の記録と定義される。

【００１１】また消去時には、ｎ⁺ドレイン拡散領域３
２２はオープン状態にされる。またコントロールゲート
電極３２７は接地され、ｎ⁺ソース拡散領域３２３は電
圧Ｖ _ppが印加される。これにより、ｎ⁺ソース拡散領域
３２３とフローティングゲート電極３２５との間に電位
差が生じる。この電位差のため、トンネル現象が生じ、
フローティングゲート電極３２５に蓄積された電子の引
抜きが起こる。このようにして、メモリセル３２０のし
きい値電圧Ｖ_thが所定の値よりも低い状態となる。この
しきい値電圧Ｖ_thが所定の値よりも低くなった状態が、
消去された状態“１”の記憶と定義される。

【００１２】さらに読み出し時には、コントロールゲー
ト電極３２７に５Ｖ程度の電圧が、またｎ⁺ドレイン拡
散領域３２２には１〜２Ｖ程度の電圧が各々印加され
る。このとき、メモリセル３２０のチャネル領域に電流
が流れるか否か、すなわちメモリセル３２０がオン状態
かオフ状態かによって上記の“１”、“０”の判定が行
なわれる。

【００１３】次に、上記のように動作するメモリセル３
２０が配列された図１４に示す従来のフラッシュメモリ
の動作について説明する。

【００１４】図１４を参照して、点線で囲まれたメモリ
セル３２０にデータを書き込む場合の動作について説明
する。外部から入力されたデータに応じて、書込回路３
０７が活性化され、Ｉ／Ｏ線３７０にプログラム電圧が
供給される。同時に、アドレス信号によりＹデコーダ３
０５およびＸデコーダ３０４を介してＹゲート３０２
ａ、ワード線３４０が選択される。これにより、点線で
囲まれたメモリセル３２０のコントロールゲート電極に
は電圧Ｖ_ppが印加される。また、点線で囲まれたメモリ
セル３２０のドレインにはプログラム電圧が印加され
る。またソース線３３０はソース線スイッチ３０３によ
り接地される。このため、点線で囲まれたメモリセル３
２０のソースは接地される。このようにして、点線で囲
まれたメモリセル３２０にのみ電流が流れ、ホットエレ
クトロンが発生し、このホットエレクトロンが選択され
たメモリセル３２０のフローティングゲートに蓄積され
て、そのしきい値電圧Ｖ_thが高くなる。すなわちメモリ
セル３２０は、書込まれた状態“０”となる。

【００１５】次に、データを消去する場合の動作につい
て説明する。まず、Ｘデコーダ３０４およびＹデコーダ
３０５が非活性化される。これにより、すべてのメモリ
セルが非選択にされる。すなわち、各メモリセルのコン
トロールゲートが接地され、ドレインがオープンの状態
にされる。また、ソース線３３０には、ソース線スイッ
チ３０３により高電圧が与えられる。これにより、トン
ネル現象が生じ、すべてのメモリセルのしきい値電圧Ｖ
_thは所定の値よりも低い方へシフトする。すなわち、す
べてのメモリセル３２０は、消去された状態“１”とな
る。このように、メモリセルアレイ３０１内に配置され
ているすべてのメモリセルはソース線３３０を共有して
いるため、消去の際には、すべてのメモリセルが一括し
て消去される。

【００１６】次に、点線で囲まれたメモリセル３２０の
データを読出す場合の動作について説明する。まず、ア
ドレス信号がＹデコーダ３０５とＸデコーダ３０４とに
よってデコーダされる。これにより選択されたＹゲート
３０２ａとワード線３４０が“Ｈ”となる。このとき、
ソース線３３０はソース線スイッチ３０３によって接地
される。この状態で、点線で囲まれたメモリセル３２０
が書き込み状態（すなわち、しきい値電圧Ｖ_thが高い状
態）にある場合には、点線で囲まれたメモリセル３２０
のコントロールゲートにワード線３４０から“Ｈ”レベ
ル信号が与えられてもメモリセルはオンしない。このた
め、ビット線３５０からソース線３３０に電流は流れな
い。また、点線で囲まれたメモリセル３２０が消去状態
（すなわち、しきい値電圧Ｖ_thが低い状態）の場合に
は、点線で囲まれたメモリセル３２０のコントロールゲ
ートにワード線３４０から“Ｈ”レベル信号が与えられ
ることにより点線で囲まれたメモリセル３２０はオンす
る。このため、ビット線３５０からソース線３３０に電
流が流れる。このように、点線で囲まれたメモリセル３
２０を介して電流が流れるか否かをセンスアンプ３０８
が検出する。これにより点線で囲まれたメモリセル３２
０の読出しデータ“１”もしくは“０”が得られる。

【００１７】上記のようにして、従来のフラッシュメモ
リの書き込み時、消去時および読出し時の動作がなされ
る。

【００１８】

【発明が解決しようとする課題】上記のような従来のフ
ラッシュメモリにおいては、メモリセルアレイ３０１内
ですべてのメモリセルのソース線が束ねられている。こ
のため、１バイトのメモリセルを書換える場合でも、一
旦全メモリセルを消去した後、改めてプログラムし直す
必要がある。このように、従来のフラッシュメモリにお
いては、わずかな書替えについても長時間を必要とし、
かつ多大な手間を必要とするなどの問題点があった。

【００１９】上記のような問題点を解決するためのフラ
ッシュメモリは、特開昭６１−１２７１７９号公報に提
示されている。上記の特許文献には、消去動作において
メモリセルアレイをバイト単位に消去可能な技術が開示
されている。以下、上記特許文献に開示されたメモリセ
ルアレイ内の構成について説明する。

【００２０】図１６は、特許文献に開示されたメモリセ
ルアレイ内の構成を概略的に示す回路図である。図１６
を参照して、メモリセルアレイは複数個のブロック４１
０よりなる。メモリセルアレイ内には、行アドレス複合
器４０４から所定数のワードライン４４０が各行に配列
されている。また、列アドレス復号回路４０５から所定
数のビットライン４５０が各列に配列されている。この
ワードライン４２０とビットライン４５０の交差部付近
には、メモリセル４２０が形成されている。このメモリ
セル４２０は、フローティングゲートトランジスタであ
り、その構造は図１５に示すものと同様である。メモリ
セル４２０のコントロールゲートはワードライン４４０
に、またドレインはビットライン４５０に各々接続され
ている。また、メモリセル４２０のソースは、２行単位
で相互に接続されている。すなわち、隣り合う２行に配
置されている複数個のメモリセル４２０のソースはすべ
て共通接続されている。この共通接続されたメモリセル
４２０のソースは、２個のトランジスタ４３１を介して
ソース線４３０と接続されている。２個のトランジスタ
４３１の一方のゲートは、対をなすワードライン４４０
の一方に接続されている。また、他方のトランジスタ４
３１のゲートは対をなすワードライン４４０の他方に接
続されている。ソース線４３０はソース復号器４０３に
接続されている。

【００２１】なお、列アドレス復号回路４０５には、ビ
ットライン４５０を選択する列アドレス信号が与えられ
るようになっている。また、データの入力もしくは出力
のため列アドレス復号回路４０５には、入力バッファ４
１８または感知増幅器４１７と出力バッファ４１６が接
続されている。なお、ソース復号器４０３、行アドレス
復号器４０４および列アドレス復号回路４０５は、各々
図１２に示すソース線スイッチ３０３、Ｘデコーダ３０
４およびＹゲート３０２に対応している。

【００２２】次に、図１６に示すメモリセル構成を有す
るフラッシュメモリの動作について説明する。

【００２３】図１６を参照して、まず書込む場合には、
外部から入力されたデータに応じて、入力バッファ４１
８が活性化される。これと同時に、列アドレス復号回路
４０５により、ビットラインＢＬ１が選択される。これ
により、選択されたビットラインＢＬ１にプログラム電
圧が供給される。一方、行アドレス信号により、行アド
レス復号器４０４を介して、ワードラインＷＬ１が選択
される。これにより、ビットラインＢＬ１とワードライ
ンＷＬ１の交差部に位置するフローティングゲートトラ
ンジスタ４２０のコントロールゲートにプログラム電圧
が印加される。またワードラインＷＬ１に配置されたト
ランジスタ４３１もオンされる。トランジスタ４３１の
オンにより、ワードラインＷＬ１とＷＬ２に配列された
フローティングゲートトランジスタ４２０のソースはソ
ース線４３０を介してソース復号器４０３により接地さ
れる。このようにメモリセルを選択することにより、書
込みが行なわれる。

【００２４】また、消去する場合には、ソース復号器４
０３によりソース線４３０に消去電圧が印加される。行
アドレス復号器４０４を介して、ワードラインＷＬ２に
電圧が印加される。またワードラインＷＬ１は接地され
る。これによって、ワードラインＷＬ２にゲートが接続
されたトランジスタ４３１がオンする。このため、ソー
ス線４３０とワードラインＷＬ１とＷＬ２に配列された
メモリセルのソースが接続されることとなる。このた
め、消去電圧がワードラインＷＬ１およびＷＬ２に配列
された各メモリセルのソースに印加される。これによ
り、ワードラインＷＬ１に配列されたメモリセルではソ
ースに消去電圧が印加されるためデータが消去される。
一方、ワードラインＷＬ２に配列されたメモリセルは、
コントロールゲートに電圧が印加されているため消去は
阻止される。すなわち、ワードラインＷＬ１にコントロ
ールゲートが接続されたメモリセルは消去されるが、ワ
ードラインＷＬ２にコントロールゲートが接続されたメ
モリセルは消去されない。このように、隣り合う１対の
ワードラインの一方のみに電圧を印加することにより、
他方のワードラインに配置されたメモリセルを消去する
ことができる。よって、バイト単位でメモリセルの消去
が可能となる。

【００２５】さらに読出時には、ワードライン４４０が
選択される。これにより、そのワードライン４４０にゲ
ートが接続されたトランジスタ４３１がオンされる。よ
って、選択されたワードライン４４０に配置されたメモ
リセルのソースは接地され、メモリセルの読出しが可能
となる。

【００２６】上記のように、図１６に示されるメモリセ
ル構成を有するフラッシュメモリはバイト単位でメモリ
セルの消去が可能である。しかしながら、このフラッシ
ュメモリには以下の問題点がある。

【００２７】図１６を参照して、一般に選択線４９０よ
り与えられる信号によって、ソース復号器４０３が消去
電圧を発生するか否かの制御がなされる。しかしなが
ら、上記特許文献には、選択線４９０は１本しか示され
ておらず、またソース復号器４０３も１つしか示されて
いない。この場合、ソース復号器４０３に、各ブロック
４１０を選択して消去電圧を印加する手段が設けられて
いない場合と、設けられている場合とが考えられ
る。の場合、選択線４９０より与えられた信号によっ
てソース復号器４０３は消去電圧を発生する。この消去
電圧はソース復号器４０３に接続されたすべてのブロッ
ク４１０に印加されることとなる。ここでブロックと
は、１本のソース線により制御されるメモリセルの集合
体のことである。一方、各ブロック４１０はワードライ
ンを共有している。すなわち、１のブロック４１０と他
のブロック４１０の同一行に配置されるメモリセルは同
一のワードラインにより制御される。このため、消去電
圧が印加された状態で、たとえばワードラインＷＬ１を
選択した場合、これと対をなすワードラインＷＬ２に配
置されたメモリセルはすべて消去されることとなる。す
なわち、各ブロック４１０単位でワードラインＷＬ２に
配置されたメモリセルが消去されるのではなく、すべて
のブロック４１０において、ワードラインＷＬ２に配置
されたメモリセルすべてが消去されてしまう。このよう
に、列選択線４９０とソース復号器４０３が各々１つず
つである場合には、消去時において同一のワードライン
に配列されたメモリセルをブロック４１０単位で選択す
ることができない。

【００２８】またの場合について、仮にソース復号器
４０３により各ブロック４１０を選択して消去電圧を印
加することとしていたとしても、それを実現すべき手段
は何ら開示されていない。

【００２９】次に、図１６に示すフラッシュメモリの構
成において選択線４９０が複数本あると仮定した場合に
ついて説明する。

【００３０】図１７は、図１６に示すフラッシュメモリ
において選択線が複数本ある場合のメモリセルアレイお
よびその周辺部の概略ブロック図である。図１７を参照
して、選択線４９０がブロック４１０の数に対応して複
数本あるため、各ブロック４１０に対応した信号を送る
ことが可能となる。このような複数の信号に応じて各ブ
ロック４１０を選択して消去電圧を印加するためには各
ブロック４１０に対応してソース復号器４０３を設ける
必要がある。このように、選択線４９０とソース復号器
４０３をブロック４１０に対応した数だけ設けることに
より、各ブロック４１０を選択して消去電圧を印加する
ことが可能となる。しかしながら、この場合以下の弊害
が生じる。

【００３１】図１８は、図１７に対応したメモリセルア
レイおよびその周辺の概略的な配置図である。図１８を
参照して、一般に、ソース復号器４０３などのソース電
位発生回路はトランジスタなどの複数の素子よりなって
いる。このため、ソース復号器４０３が占める面積は、
Ｙゲート４０５ａの占める面積とほぼ同等となる。すな
わち、ソース電位発生回路形成領域５０３は列アドレス
復号回路形成領域５０２と同等の面積を有し、矢印Ｍ₁
方向の寸法はメモリセルアレイ領域５０１と同等、矢印
Ｎ₁方向の寸法はメモリセルアレイ領域５０１の２％程
度となる。また、列アドレス復号回路形成領域５０２を
構成するＹゲート４０５ａの領域内は各ビット線を選択
するためのトランジスタなどで非常に密な状態になって
いる。このため、この列アドレス復号回路形成領域５０
２内にソース電位発生回路形成領域５０３を組込むこと
は不可能である。よって、ソース電位発生回路形成領域
５０３は列アドレス復号回路形成領域５０２外に形成し
なければならない。これだけの領域を有するソース電位
発生回路形成領域５０３を列アドレス復号回路形成領域
５０２とは別個に設けなければならないため、メモリセ
ルアレイ領域５０１またはその他の周辺回路が多大な制
約を受ける。したがって、メモリセルアレイ領域５０１
の高集積化を図り難いなどの問題点が生じる。

【００３２】本発明は、上記のような問題点を解決する
ためになされたもので、バイト列（ブロック）単位で消
去電圧を印加できる高集積化に適した不揮発性半導体記
憶装置を提供することを目的とする。

【００３３】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、バイト単位にデータ消去可能であり、電気
的に消去および書き込み可能な不揮発性半導体記憶装置
であって、メモリアレイと、メモリブロック選択手段
と、消去電圧発生手段とを備えている。メモリアレイは
所定数のメモリセルを含むメモリブロックが複数個配列
されている。メモリブロック選択手段は、メモリブロッ
クの各々に接続され、いずれかのメモリブロックを選択
するために導通と非導通の状態を有している。消去電圧
発生手段は、消去電圧を発生し、かつ導通の状態にある
メモリブロック選択手段が接続されたメモリブロックに
は消去電圧を印加し、非導通の状態にあるメモリブロッ
ク選択手段が接続されたメモリブロックには消去電圧を
印加しないようにメモリブロック選択手段に接続されて
いる。

【００３４】

【作用】本発明の不揮発性半導体記憶装置において、メ
モリブロック選択手段は、導通と非導通の状態を有し、
導通の状態にあるときは、消去電圧発生手段により発生
された消去電圧はメモリブロックに印加され、非導通の
状態にあるときは、消去電圧はメモリブロックに印加さ
れない。このようにして、消去電圧発生手段により発生
した消去電圧を選択的にメモリブロックに印加すること
ができる。このため、選択したメモリブロックには消去
電圧が印加されるが、非選択のメモリブロックには消去
電圧が印加されない。よって、各メモリブロックのバイ
トがワード線を共有している場合でも、選択したメモリ
ブロックのバイトのみ消去することが可能となる。この
ように、メモリブロック選択手段を設けたことにより、
消去電圧発生手段が１つでも、各メモリブロックに選択
的に消去電圧を印加することが可能となる。メモリブロ
ック選択手段は、ビットラインを選択するＹデコーダの
信号により制御されるため、メモリブロック選択手段を
導通もしくは非導通の状態にする信号を新たに設ける必
要はない。また、消去電圧発生手段が１つでよいため、
各バイト列に対応する数の複数の消去電圧発生手段を設
ける場合に比較して、消去電圧発生手段の形成領域を小
さくすることができる。

【００３５】また、本発明ではメモリブロックに対応す
る数だけのメモリブロック選択手段を設けている。この
メモリブロック選択手段は、たとえば１つのトランジス
タで構成でき、その構成は簡易である。このため、メモ
リブロック選択手段は、トランジスタなどの複数の素子
から構成される消去電圧発生手段に比較して、小さな領
域に形成することが可能である。よって、Ｙゲートなど
の領域などに形成することもできる。

【００３６】このように、消去電圧発生手段を１つとし
て、代わりにメモリブロック選択手段を設ける構成とし
たため、これらを形成する領域は小さくでき、その分メ
モリ領域を拡張し高集積化を図ることが可能となる。

【００３７】

【実施例】以下、本発明の一実施例におけるフラッシュ
メモリについて説明する。

【００３８】図１は、本発明の一実施例におけるメモリ
セルアレイおよびその周辺の概略的な配置図である。図
１を参照して、メモリセルアレイ領域２０１は、複数個
のバイト列１０からなっている。この各バイト列１０に
対応するように、配線領域２０１ａを介在してＹゲート
６０が形成されている。ここで、配線領域とは、各素子
間を電気的に接続するための配線が形成されることを考
慮して設けられている領域のことである。このＹゲート
６０が形成される領域がＹゲート形成領域２０２であ
る。このＹゲート形成領域２０２内もしくはその付近に
メモリブロック選択手段であるトランジスタ１が各バイ
ト列１０に対応して形成されている。このトランジスタ
１と配線領域２０３ａを介在してソース電位発生回路２
０３が配置されている。このソース電位発生回路が形成
される領域がソース電位発生回路形成領域２０３であ
る。このソース電位発生回路２０３は、トランジスタな
どの複数の素子よりなっている。このため、ソース電位
発生回路形成領域２０３の大きさは、１つのバイト列１
０に対応するＹゲート６０の大きさとほぼ同じ程度であ
る。また、Ｙゲート６０の矢印Ｍ₂方向の寸法は、対応
するバイト列１０の矢印Ｍ₂方向の寸法とほぼ同じであ
る。なお、Ｙゲート形成領域２０２およびバイト列１０
は、図１６の列アドレス復号回路形成領域５０２および
ブロック４１０に対応する。

【００３９】図２は、図１に示す配置図に対応するブロ
ック図である。図２を参照して、各バイト列１０には、
各行毎に配列された所定数のワードラインと各列毎に配
列された所定数のビットラインを有している。各バイト
列１０は、ワードラインを共有している。すなわち、１
のブロック４１０と他のブロック４１０の同一行に配置
されるメモリセルは同一のワードラインにより制御され
る。また各バイト列１０のビットラインは、Ｙゲート６
０に接続されている。このＹゲート６０とＹデコーダ
（図示せず）とにより、各バイト列１０のビットライン
が選択される。各バイト列１０のソース線はトランジス
タ１を介してソース電位発生回路２０３に接続されてい
る。このトランジスタ１のゲートはＹゲート６０を制御
する信号により制御されている。ソース電位発生回路２
０３には、選択線２９０が接続されている。なお、ソー
ス電位発生回路２０３は、図１５においてブロック選択
手段を有しない場合のソース復号器４０３に対応する。

【００４０】次に、本発明の一実施例におけるフラッシ
ュメモリに採用されるメモリセルアレイの構成について
説明する。

【００４１】図３は、本発明の一実施例におけるフラッ
シュメモリに採用されるメモリセルアレイの構成を概略
的に示す回路図である。図４は、図３に示したバイト列
が複数個形成された様子を示す概略的な図である。図３
と図４を参照して、メモリセルアレイは、複数のバイト
列１０から構成されている。このバイト列１０に対応す
る数のＹゲート６０が設けられている。バイト列１０に
は、Ｘデコーダ２０４から所定数のワードライン４１、
４２、…が各行毎に配列されている。Ｙゲート６０から
は所定数、たとえば８本のビットライン５１〜５８が各
列毎に配列されている。また、１つのバイト列１０に対
して１本のソース線３０がビットラインと平行に配列さ
れている。このソース線３０は、８本のビットライン５
１〜５８の中央に位置している。すなわち、ソース線３
０を挟んで左右に４本づつのビットラインが配置されて
いる。

【００４２】所定数のワードライン４１、４２、…とビ
ットライン５１〜５８の交差部付近にはメモリセルが形
成されている。このメモリセルは、図１３に示すフロー
ティングゲートトランジスタと同様の構成である。メモ
リセルのコントロールゲートは対応したワードライン４
１、４２、…に、ドレインは対応したビットライン５１
〜５８に各々接続されている。また、隣り合う２行に配
列されたメモリセルのソースは拡散領域からなるサブソ
ース線によって共通に接続されている。共通接続された
各メモリセルのソースに対するサブソース線とソース線
３０の間には、１対のトランジスタ３１、３２が介在し
ている。このトランジスタ３１のゲートはワードライン
ＷＬ１に接続されている。また、他方のトランジスタ３
２のゲートはワードラインＷＬ２に接続されている。

【００４３】各ビットライン５１〜５８は、Ｙゲート６
０を構成するトランジスタ６１〜６８を介在して、対応
するＩ／Ｏ線（入出力線）７０に接続されている。さら
に、Ｙゲート６０を構成する所定数のトランジスタ６１
〜６８のゲートは配線１０５により相互に接続されてい
る。配線１０５はＹデコーダ２０５と接続されている。
また、配線１０５は、各Ｙゲート６０に対応して設けら
れている。ソース線３０とソース電位発生回路２０３の
間には、トランジスタ１が介在している。このトランジ
スタ１は、Ｙゲート６０の形成領域内に形成されてい
る。また、トランジスタ１は、そのゲートが配線１０５
と接続されており、かつＹデコーダ２０５により制御さ
れる。なお、ソース電位発生回路２０３により発生させ
られる消去電圧は、グローバルソース線８０によりメモ
リセルアレイを構成する各バイト列１０にトランジスタ
１を介して印加される。すなわち、トランジスタ１が導
通状態にあれば、そのトランジスタ１が接続されたソー
ス線３０を有するバイト列１０には消去電圧が印加され
る。これに対して、トランジスタ１が非導通状態にあれ
ば、そのトランジスタ１が接続されたソース線３０を有
するバイト列１０には消去電圧は印加されない。また、
ソース電位発生回路２０３は選択線９０により、消去電
圧を発生させるか否かの制御がなされる。なお、図４に
おいてＩ／Ｏ線は簡略化のために省略してある。

【００４４】図５は、本発明の一実施例におけるフラッ
シュメモリに採用されるメモリセルアレイおよびＹゲー
トの構成を概略的に示す平面図である。図５を参照し
て、Ｙゲート６０において、配線１０５を挟んで左右に
所定数のトランジスタ１、６１〜６８が配置されてい
る。またバイト列１０においては、所定数のメモリセル
であるフローティングゲートトランジスタ１１〜１８、
２１〜２８およびトランジスタ３１，３２がワード線４
１、４２に沿って配置されている。なお、バイト列１０
については、簡略化のため一部分のみ示している。

【００４５】次に、図５に示すトランジスタ１の構成に
ついて詳細に説明する。図６は、図５のＡ−Ａ線に沿う
断面図である。図５と図６を参照して、シリコン基板１
０１の表面には、分離酸化膜１０２が形成されている。
この分離酸化膜１０２により分離されたシリコン基板１
０１の表面に、トランジスタ１が形成されている。すな
わち、シリコン基板１０１の表面には、ソース領域とド
レイン領域となるべき１対のｎ⁺不純物核酸領域１０３
が所定の間隔を介して形成されている。この１対の不純
物拡散領域１０３にはさまれる領域の表面上には、ゲー
ト酸化膜１０４を介在してゲート電極１０５が形成され
ている。この１対のｎ⁺不純物拡散領域１０３とゲート
絶縁膜１０４とゲート電極１０５によりトランジスタ１
が構成されている。このトランジスタ１を覆うように、
層間絶縁膜１０６が形成されている。この層間絶縁膜１
０６には、コンタクトホール１０６ａが形成されてい
る。このコンタクトホール１０６ａからは、１対のｎ⁺
不純物拡散領域１０３の一部表面が露出している。この
露出する一方のｎ⁺不純物拡散領域１０３の一部表面に
接するようにソース線となるべき配線層３０が形成され
ている。また、他方のｎ⁺不純物拡散領域１０３の露出
する表面に接するように配線層３０ａが形成されてい
る。

【００４６】次に、図５に示すメモリセル１６の構成に
ついて詳細に説明する。図７（ａ）は、図５のＢ−Ｂ線
に沿う断面図である。また図７（ｂ）は、図５のＣ−Ｃ
線に沿う断面図である。

【００４７】まず、図５と図７（ａ）を参照して、シリ
コン基板１０１の表面には、ｎ⁺ドレイン拡散領域１１
３ａとｎ⁺ソース拡散領域１１３ｂが所定の間隔を介し
て形成されている。このｎ⁺ドレイン拡散領域１１３ａ
とｎ⁺ソース拡散領域１１３ｂに挟まれる領域の表面上
には、ゲート酸化膜１１４を介在してフローティングゲ
ート電極１１５が形成されている。このフローティング
ゲート電極１１５の表面上には、酸化誘電体膜１１６を
介してコントロールゲート電極（ワード線）４１、４２
が形成されている。このように、ｎ⁺ドレイン拡散領域
１１３ａとｎ⁺ソース拡散領域１１３ｂとフローティン
グゲート電極１１５とコントロールゲート電極４１、４
２とによりフローティングゲートトランジスタ１６と２
６が構成されている。このフローティングゲートトラン
ジスタ１６、２６を覆うように層間絶縁膜１１８が形成
されている。この層間絶縁膜１１８にはコンタクトホー
ル１１８ａが形成されている。コンタクトホール１１８
ａからは、フローティングゲートトランジスタ１６と２
６のｎ⁺ドレイン拡散領域１１３ａの一部表面が露出し
ている。この露出するｎ⁺ドレイン拡散領域１１３ａの
一部表面に接するように配線層（ビット線）５６が形成
されている。

【００４８】次に図５と図７（ｂ）を参照して、シリコ
ン基板１０１の表面には、分離酸化膜１０２が形成され
ている。この分離酸化膜１０２によって、シリコン基板
１０１の表面が分離されている。分離酸化膜１０２の形
成されていないシリコン基板１０１の表面上にゲート酸
化膜１１４が形成されている。このゲート電極１１４の
表面上には、分離酸化膜１０２に一部が乗り上げるよう
にフローティングゲート電極１１５が形成されている。
このフローティングゲート電極１１５の表面上には、酸
化誘電体膜１１６を介在してコントロールゲート（ワー
ド線）４１が形成されている。なお、コントロールゲー
ト４１より上層については、簡略化のため省略する。

【００４９】次に、図５に示すトランジスタ３１と３２
の構成について詳細に説明する。図８（ａ）は、図５の
Ｄ−Ｄ線に沿う断面図である。また、図８（ｂ）は、図
５のＥ−Ｅ線に沿う断面図である。

【００５０】まず図５と図８（ａ）を参照して、シリコ
ン基板１０１の表面には、ｎ⁺ドレイン拡散領域１１３
ａとｎ⁺ソース拡散領域１１３ｂが所定の間隔を介して
形成されている。このｎ⁺ドレイン拡散領域１１３ａと
ｎ⁺ソース拡散領域１１３ｂに挟まれる領域の表面上に
は、ゲート酸化膜１１４を介在してゲート電極（ワード
線）４１、４２が形成されている。このｎ⁺ドレイン拡
散領域１１３ａとｎ⁺ソース拡散領域１１３ｂとゲート
酸化膜１１４とゲート電極４１、４２によりトランジス
タ３１と３２が構成されている。このトランジスタ３１
と３２を覆うように層間絶縁膜１１８が形成されてい
る。この層間絶縁膜１１８には、コンタクトホール１１
８ｂが形成されている。コンタクトホール１１８ｂから
は、トランジスタ３１と３２のｎ⁺ドレイン拡散領域１
１３ａの一部表面が露出している。この露出するｎ⁺ド
レイン拡散領域１１３ａの一部表面と接するように、配
線層（ソース線）３０が形成されている。

【００５１】次に図５と図８（ｂ）を参照して、シリコ
ン基板１０１の表面において分離酸化膜１０２が形成さ
れている。シリコン基板１０１の表面上には、ゲート酸
化膜１１４を介在してゲート電極（ワード線）４１が形
成されている。なお、ゲート電極４１より上層について
は、簡略化のため省略する。

【００５２】次に、図３に示すＸデコーダ２０４の回路
構成について説明する。図９は、本発明の一実施例にお
けるフラッシュメモリに採用されるＸデコーダの概略回
路図である。また図１０は、図９（ａ）の回路部１２１
に対応する回路図である。まず図９（ａ）と図１０を参
照して、アドレス信号ａ_iと消去制御信号ＥＬを受ける
ようにＥＸＯＲ（排他的論理和）ゲート１２１ａが形成
されている。このＥＸＯＲゲート１２１ａから出力され
た信号が端子Ａに、またインバータ１２１ｂを介して端
子Ｂに各々出力される。端子Ｂより出力された信号とア
ドレス信号ａ_jを受けるように、ＮＡＮＤ（否定論理
積）ゲート１２２ａが設けられている。このＮＡＮＤゲ
ート１２２ａからは信号／Ｘφ₀と、インバータ１２３
ａを介して信号Ｘφ₀とが各々出力される。また、回路
部１２１の端子Ａから出力された信号とアドレス信号ａ
_jを受けるようにＮＡＮＤゲート１２２ｂが設けられて
いる。このＮＡＮＤゲート１２２ｂからは信号／Ｘφ₁
と、インバータ１２３ｂを介して信号Ｘφ₁とが各々出
力される。回路部１２１の端子Ｂから出力される信号と
アドレス信号ａ_jを受けるようにＮＡＮＤゲート１２２
ｃが設けられている。このＮＡＮＤゲート１２２ｃから
は信号／Ｘφ₂と、インバータ１２３ｃを介して信号Ｘ
φ₂とが各々出力される。回路部１２１の端子Ａから出
力される信号とアドレス信号ａ_jの反転信号／ａ_jを受
けるようにＮＡＮＤゲート１２２ｄが設けられている。
このＮＡＮＤゲート１２２ｄからは信号／Ｘφ₃と、イ
ンバータ１２３ｄを介して信号Ｘφ₃とが各々出力され
る。

【００５３】図９（ｂ）を参照して、アドレス信号から
作られたプリデコード信号ＸＡ、ＸＢ、ＸＣを受けるよ
うに３入力ＮＡＮＤゲート１２５が設けられている。こ
のＮＡＮＤゲート１２５により出力される信号は一点鎖
線で囲まれる回路に入力される。一点鎖線で囲まれる回
路は、トランジスタ１２６、１２７とｐ型トランジスタ
１２８、１２９とｎ型トランジスタ１３０とを含んでい
る。ＮＡＮＤゲート１２５より出力された信号は、トラ
ンジスタ１２６を介してｐ型トランジスタ１２９とｎ型
トランジスタ１３０のゲートに与えられる。トランジス
タ１２６のゲートは信号Ｘφ₀によって制御される。ま
たｐ型トランジスタ１２９とｎ型トランジスタ１３０の
ゲートには、トランジスタ１２７を介して電源電圧Ｖ_cc
が印加されるように設定されている。このトランジスタ
１２７のゲートは、信号／Ｘφ₀によって制御される。
さらに、ｐ型トランジスタ１２９とｎ型トランジスタ１
３０のゲートは、トランジスタ１２８を介在して書込お
よび消去時には高圧を発生する電圧制御回路１３２に接
続されている。このトランジスタ１２８のゲートは、ｐ
型トランジスタ１２９とｎ型トランジスタ１３０の出力
信号により制御されている。ｐ型トランジスタ１２９の
ソースもしくはドレインは電圧制御回路１３２に接続さ
れている。ｐ型トランジスタ１２９とｎ型トランジスタ
１３０から出力される信号がワードライン１に与えられ
る。なお、他の一点鎖線で囲んだ領域についても上記の
構成と同様であるためその説明は省略する。

【００５４】また、Ｘデコーダの真理値表を以下の表１
に示す。

【００５５】

【表１】

【００５６】このＸデコーダにより各ワードラインに印
加される電圧が制御される。次に、本発明の一実施例に
おけるフラッシュメモリの動作について説明する。

【００５７】図３を参照して、まずメモリセル１１にデ
ータを書込む場合について説明する。この場合、外部か
ら入力されたデータに応じて各Ｉ／Ｏの書込回路（図示
せず）が活性化される。これにより、所望のＩ／Ｏ線７
０にプログラム電圧１２Ｖが供給される。このプログラ
ム電圧は、ｎチャネルトランジスタ６１を介してビット
線５１に伝達される。一方、アドレス信号によりＸデコ
ーダ２０４を介してワードライン４１が選択される。こ
の際、消去制御信号ＥＬは“Ｌ”にされる。ワードライ
ン４１が選択されることにより、メモリセル１１〜１８
のコントロールゲートにプログラム電圧１２Ｖが印加さ
れる。これとともにｎチャネルトランジスタ３１がオン
され、メモリセル１１〜１８と２１〜２８のソースがソ
ース線３０と接続される。ソース線３０はソース電位発
生回路２０３により接地される。このようにして、メモ
リセル１１が選択されて書込みが行なわれる。他のメモ
リセルについても同様に、書き込みたいメモリセルが配
列されるワードラインとビットラインを選択することに
よりそのメモリセルに書き込みが行なわれる。

【００５８】次に、消去する場合には、各Ｉ／Ｏのセン
スアンプと書込回路（図示せず）がＩ／Ｏ線７０から切
離される。これにより、すべてのＩ／Ｏ線７０はオープ
ンの状態とされる。ソース電位発生回路２０３により、
グローバルソース線８０に消去電圧７Ｖが印加される。
この消去電圧は各バイト列１０に対応して設けられたト
ランジスタ１に印加される。トランジスタ１はＹデコー
ダ２０５によって選択され、選択されたトランジスタは
導通状態となる。この際、Ｙデコーダ２０５によって選
択された、つまりオン状態（導通状態）とされたｎチャ
ネルトランジスタ１は消去電圧をソース線３０に伝達す
る。すなわち、ｎチャネルトランジスタ１がオンされな
ければ、バイト列１２のソース線３０に消去電圧が印加
されることはなく、このためバイト列１０内のメモリセ
ルが消去されることはない。次に、Ｘデコーダ２０４を
介して、ワードラインＷＬ２に消去阻止電圧１２Ｖが印
加される。この際、消去制御信号ＥＬは“Ｈ”にされ
る。ワードラインＷＬ２に消去阻止電圧が印加されるた
め、ｎチャネルトランジスタ３２のゲートに電圧が印加
された状態となり、ｎチャネルトランジスタ３２がオン
される。これにより、ｎチャネルトランジスタ３２を介
してメモリセル１１〜１８および２１〜２８の各ソース
に消去電圧が導かれる。このとき、ワードラインＷＬ２
に配列されるメモリセル２１〜２８のコントロールゲー
トには消去阻止電圧が印加されているため、これらのメ
モリセル２１〜２８は消去されない。すなわち、コント
ロールゲートに消去阻止電圧が印加されているため、ソ
ースに消去電圧が印加されてもフローティングゲート内
の電子が引き抜かれることはない。よって、メモリセル
１１〜１８のみが消去されることとなる。したがって、
バイト単位での消去が可能となる。

【００５９】ここで、メモリセル２１〜２８のコントロ
ールゲートに消去阻止電圧が印加されている場合に、メ
モリセル２１〜２８の記憶内容が消去されない理由につ
いて説明する。消去においては、図１３を用いて説明し
たようにコントロールゲートとソースの間の高電界によ
り、フローティングゲートの電子がトンネル現象によっ
て引抜かれる。この時、コントロールゲートに高電圧が
印加されていると、トンネル現象は生じない。よって、
このトンネル現象によってフローティングゲートから電
子が引抜かれることはない。したがって、コントロール
ゲートに高電圧が印加されたメモリセルは、そのソース
に消去電圧が印加されても消去はされない。

【００６０】さらにメモリセル１１の記憶内容を読出す
場合には、まずＹデコーダ２０５により選択線１０５に
電圧が印加される。これにより、選択線１０５に配置さ
れたｎチャネルトランジスタ１、６１〜６８のゲートに
電圧が印加される。このため、ｎチャネルトランジスタ
１、６１〜６８は導通状態となる。よって、ソース線３
０はグローバルソース線８０に、ビットラインＢＬ１〜
ＢＬ８は各々対応するＩ／Ｏ線７０にそれぞれ接続され
る。この後、消去制御信号ＥＬが“Ｌ”にされる。これ
によって、ワードラインＷＬ１に電圧が印加されること
となる。ワードラインＷＬ１に電圧が印加されることに
より、ワードラインＷＬ１に配置されたｎチャネルトラ
ンジスタ３１のゲートに電圧が印加される。このため、
ｎチャネルトランジスタ３１は導通状態となり、メモリ
セル１１〜１８と２１〜２８のソースが、ｎチャネルト
ランジスタ３１を介してソース線３０に接続される。こ
のソース線３０は読出時には接地されている。よって、
ワードラインＷＬ１に配列されているメモリセル１１〜
１８のソースは接地された状態となる。これにより、メ
モリセル１１に電流が流れるか否かにより、書込み状態
か消去状態かの判断がＩ／Ｏ線７０を介してセンスアン
プ（図示せず）によりなされる。

【００６１】次に、すべてのメモリセルの一括消去を行
なう場合には、まず対をなす２本のワードラインの偶数
行（ＷＬ２、ＷＬ４など）に消去阻止電圧１２Ｖが印加
される。また、奇数行のワードライン（ＷＬ１、ＷＬ３
など）の電圧は０である。この際、アドレス信号ａ_j、
／ａ_j、ａ_iのすべてを“Ｈ”にした上で、消去制御信
号ＥＬが“Ｌ”にされる。これによって、偶数行のワー
ドラインにゲートが接続されるｎチャネルトランジスタ
３２等がオンし、すべてのメモリセルのソースに消去電
圧が導かれる。このとき、対をなすワードラインの偶数
行には、消去阻止電圧が印加されているため、奇数行の
ワードラインに配列されたメモリセルのみ消去されるこ
ととなる。

【００６２】次に、対をなすワードラインの奇数行（Ｗ
Ｌ１、ＷＬ３など）に消去阻止電圧が印加される。ま
た、偶数行のワードライン（ＷＬ２、ＷＬ４など）の電
圧は０である。この際、ワード線選択用のアドレス信号
ａ_j、／ａ_j、ａ_iのすべてを“Ｈ”にした上で、消去
制御信号ＥＬが“Ｈ”とされる。奇数行のワードライン
にゲートが接続されているｎチャネルトランジスタがオ
ンして、すべてのメモリセルのソースに消去電圧が導か
れる。このとき、対をなすワードラインの奇数行には消
去阻止電圧が印加されているため、偶数行のワードライ
ンに配列されたメモリセルのみ消去される。このよう
に、対をなすワードラインの奇数行と偶数行に配列され
たメモリセルを交互に消去することによって、２回でバ
イト列の一括消去が完了する。

【００６３】次に、消去時の電圧印加タイミングについ
て説明する。図１１は、消去時のワードラインとソース
線に電圧を印加するタイミングを示す図である。図１１
を参照して、横軸は時間、縦軸はワードラインＷＬ２と
ソース線に印加される電圧を示している。ワードライン
ＷＬ１を消去する際には、ワードラインＷＬ２に消去阻
止電圧が印加された後に、ソース線に消去電圧が印加さ
れる。また、ソース線の消去電圧を取除いた後で、ワー
ドラインＷＬ２の消去阻止電圧が取除かれる。このよう
に、ワードラインＷＬ２とソース線に印加する電圧を制
御することにより、ソース線に電圧を印加している間は
常にワードラインＷＬ２に消去阻止電圧が印加されるこ
となる。ワードラインＷＬ２に消去阻止電圧が印加され
ている間は、ワードラインＷＬ１とＷＬ２に配列された
メモリセルのソースに消去電圧が印加されても、ワード
ラインＷＬ２に配列されたメモリセルは消去されない。
これにより、ワードラインＷＬ２の消去阻止が確実に行
なわれることとなる。

【００６４】次に、オーバイレーズを救済する方法につ
いて説明する。図１２（ａ）は、図３の一部を拡大した
等価回路図である。また図１２（ｂ）はワードラインの
配置を概略的に示す図である。図１２（ａ）、（ｂ）を
参照して、オーバイレーズとは、消去時のしきい値が低
く、ワードラインが接地されていても電流を流してしま
うことをいう。図１２（ａ）に示すように、ビットライ
ンＢＬ₁には１Ｖ程度の電圧が印加されており、選択し
たワードラインＷＬ₁には５Ｖ程度の電圧が印加されて
いる。すなわち、メモリセル（１）が選択されているこ
とになる。このとき、メモリセル（１）のＶ_thは、正常
な正の値となっており、非選択のメモリセル（２）はオ
ーバイレーズ状態、すなわちＶ_thの値が負になっている
ものと仮定する。

【００６５】そして、上記のメモリセル（１）を選択し
てデータの読み出しを行なう際には、上述したように、
ビットラインＢＬ₁にたとえば１Ｖ、ワードラインＷＬ
₁にたとえば５Ｖの電圧を印加してメモリセル（１）に
電流が流れるかどうかを判断する。すなわち、電流が流
れれば消去状態“１”と判断し、流れなければ書き込み
状態“０”と判断する。しかし、選択したメモリセル
（１）が書き込み状態“０”のときでも、非選択のメモ
リセル（２）のＶ_thの値は負であるため、非選択のメモ
リセル（２）には電流が流れる。このように、ビットラ
インＢＬ₁には、選択メモリセル（１）が書き込み状態
・消去状態にかかわらず、電流が流れてしまう。このた
め、選択メモリセル（１）は、常に消去状態“１”とみ
なされるという弊害が生じる。

【００６６】このような弊害を防止するためには、図１
２（ｂ）に示すようにオーバイレーズを生じたメモリセ
ルを含むワードラインとこれと対になるワードラインと
を常に接地させておくようにする。また、この接地され
た１対のワードラインを予備のワードライン対と置換す
ることによって、オーバイレーズを生じたメモリセルは
ソース線から切り離され、オーバイレーズを生じたメモ
リセルの存在するビットライン（たとえばビットライン
ＢＬ₁）が救済される。

【００６７】本発明の一実施例におけるフラッシュメモ
リにおいては、図３に示すようにソース線３０をＹデコ
ーダ２０５とトランジスタ１で選択することにより、ソ
ース線専用のデコーダは必要としなくなる。

【００６８】また、本発明の一実施例におけるフラッシ
ュメモリにおいては、図３に示すように、ソース線３０
がビット線５１〜５８の中央に位置する。すなわち、ソ
ース線３０を挟んで左右に４本ずつのビットラインが配
列された構成となっている。このため、ソース線３０か
ら各メモリセルのソースまでの距離のばらつきを最小限
に抑えられる。すなわち、ソース線３０から最も手前に
あるメモリセルのソースまでの距離と、最も離れた位置
にあるメモリセルのソースの位置との距離を小さくする
ことができる。よって、各メモリセルのソースからソー
ス線３０の間に生じる抵抗のばらつきを最小限に抑える
ことができる。

【００６９】このように抵抗のばらつきを最小限に抑え
ることができれば、抵抗の最大値を抑えることも可能と
なる。抵抗の最大値を抑えることができるため、この抵
抗部における電流の消費を少なくすることができ、電流
を多く流すことが可能となる。これにより、メモリセル
の読み出し時における、読み出し回路（センスアンプ）
の動作速度および動作安定性を決定する要素の１つであ
るメモリセルの電流駆動能力の低下を最小限に抑えるこ
とができる。

【００７０】本発明の一実施例におけるフラッシュメモ
リにおいては、ソース電位発生回路２０３で発生した消
去電圧をトランジスタ１によって選択的にバイト列１０
に印加することができる。このため、ソース電位発生回
路２０３は１つあればよい。

【００７１】Ｙデコーダの信号は、もともとビットライ
ンを選択するために必要であり、その信号を使って各バ
イト列のソース線を選択するため、図３におけるトラン
ジスタ１を制御する信号を別個に設ける必要はなく、信
号の省略化を図ることが可能となる。また、ソース電位
発生回路２０３が１つでよいため、ソース電位発生回路
２０３を形成する領域は従来のものに比較して小さい領
域でよい。

【００７２】一方、トランジスタ１をＹゲートなどの領
域内に形成しているため高集積化を図ることができる。

【００７３】

【発明の効果】本発明の不揮発性半導体記憶装置におい
ては、消去電圧発生手段により発生した消去電圧をメモ
リブロック選択手段によって選択的にメモリブロックに
印加することができる。このため、選択したメモリブロ
ックには消去電圧が印加されるが、非選択のメモリブロ
ックには消去電圧が印加されない。よって、各メモリブ
ロックがワード線を共有している場合（すなわち、各メ
モリブロックの同一行に配置されたメモリセルが同一の
ワード線によって制御される場合）でも、選択したメモ
リブロックのワード線に配列されたメモリセルの記憶内
容のみ消去することが可能となる。このように、メモリ
ブロック選択手段を設けたことにより、消去電圧発生手
段が１つでも、各メモリブロックに選択的に消去電圧を
印加することが可能となる。メモリブロック選択手段
は、ビットラインを選択するＹデコーダの信号により制
御されるため、メモリブロック選択手段を導通もしくは
非導通状態にする信号を新たに設ける必要はない。

【００７４】また、消去電圧発生手段が１つでよいた
め、各バイト列に対応する数だけ消去電圧発生手段を設
ける場合に比較して、消去電圧発生手段の形成領域を小
さくすることができる。

【００７５】また、本発明ではメモリブロックに対応す
る数だけのメモリブロック選択手段を設けている。この
メモリブロック選択手段は、たとえば１つのトランジス
タで構成でき、その構成は簡易である。このため、メモ
リブロック選択手段は、トランジスタなどの複数の素子
から構成される消去電圧発生手段に比較して小さな領域
に形成可能である。よって、メモリブロック選択手段は
Ｙゲートなどの領域内に形成することができる。このよ
うに、消去電圧発生手段を１つとして、代わりにメモリ
ブロック選択手段をメモリブロックに対応して設ける構
成としたため、これらを形成する領域は小さくて済み、
その分メモリ領域を拡張することにより高集積化を図る
ことが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるフラッシュメモリの
メモリセルアレイおよびその周辺の概略的な配置図であ
る。

【図２】図１に対応するブロック図である。

【図３】本発明の一実施例におけるフラッシュメモリに
採用されるメモリセルアレイの構成を概略的に示す回路
図である。

【図４】図３に示したバイト列が複数個形成された様子
を示す概略的な図である。

【図５】本発明の一実施例におけるフラッシュメモリに
採用されるメモリセルアレイおよびＹゲートの構成を概
略的に示す平面図である。

【図６】図５のＡ−Ａ線に沿う断面図である。

【図７】図５のＢ−Ｂ線に沿う断面図（ａ）、Ｃ−Ｃ線
に沿う断面図（ｂ）である。

【図８】図５のＤ−Ｄ線に沿う断面図（ａ）、Ｅ−Ｅ線
に沿う断面図（ｂ）である。

【図９】本発明の一実施例におけるフラッシュメモリに
採用されるＸデコーダの構成を概略的に示す回路図であ
る。

【図１０】図９の回路部１２１の回路図である。

【図１１】本発明の一実施例におけるフラッシュメモリ
のワードラインＷＬ１を消去するときのワード線とソー
ス線に電圧を印加するタイミングを示す図である。

【図１２】図３の一部を拡大した等価回路図（ａ）、ワ
ードラインの配置を概略的に示す図（ｂ）である。

【図１３】一般的なフラッシュメモリの概略ブロック図
である。

【図１４】従来のフラッシュメモリにおけるメモリセル
アレイの構成を示す図である。

【図１５】従来のフラッシュメモリにおけるメモリセル
アレイ内に配置されたフローティングゲートトランジス
タの構成を概略的に示す断面図である。

【図１６】特許文献に開示されたフラッシュメモリに採
用されるメモリセルの構成を概略的に示す回路図であ
る。

【図１７】特許文献に開示されたフラッシュメモリのメ
モリセルアレイおよびその周辺の構成を概略的に示すブ
ロック図である。

【図１８】特許文献に開示されたフラッシュメモリに採
用されるメモリセルアレイおよびその周辺の構成を概略
的に示す図１に対応する配置図である。

【符号の説明】

１トランジスタ１０バイト列１１〜１８、２１〜２８メモリセル２０１メモリセルアレイ２０３ソース電位発生回路

Claims

【特許請求の範囲】

【請求項１】バイト単位にデータ消去可能であり、電
気的に消去および書き込み可能な不揮発性半導体記憶装
置であって、所定数のメモリセルを含むメモリブロックが複数個配列
されたメモリアレイと、前記メモリブロックの各々に接続され、いずれかの前記
メモリブロックを選択するために導通と非導通の状態を
有するメモリブロック選択手段と、消去電圧を発生し、かつ導通の状態にある前記メモリブ
ロック選択手段が接続された前記メモリブロックには前
記消去電圧を印加し、非導通の状態にある前記メモリブ
ロック選択手段が接続された前記メモリブロックには前
記消去電圧を印加しないように前記メモリブロック選択
手段に接続された消去電圧発生手段とを備えた、不揮発
性半導体記憶装置。