JPH0661235A

JPH0661235A - 半導体集積回路用基板およびそれを用いた半導体集積回路装置ならびにそれらの製造方法

Info

Publication number: JPH0661235A
Application number: JP4102720A
Authority: JP
Inventors: Kunihiko Watanabe; 邦彦渡辺; Teruo Kato; 照男加藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-04-22
Filing date: 1992-04-22
Publication date: 1994-03-04

Abstract

(57)【要約】【目的】デバイスの高電気的信頼度、高歩留まり可能な
ＳＯＩ構造の半導体集積回路装置及びその製造方法を提
供する。【構成】ウェハ貼り合わせ技術を用いて、ＳＯＩ構造の
半導体集積回路用基板の埋込酸化膜の直上に高濃度イン
プラ層、多結晶シリコン層等のゲッタリング層を設け
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置のゲ
ッタリング（gettering）技術に関し、特に、絶縁層上
にシリコン薄膜層を形成し、そのシリコン薄膜層中に半
導体素子を形成する Silicon on insulator（以下、Ｓ
ＯＩと称する）デバイスに適用して有効な技術に関する
ものである。

【０００２】

【従来の技術】近年、ＳＯＩ基板を用いて半導体デバイ
スを形成する技術が実用化されつつある。上記ＳＯＩ基
板は、例えば、単結晶シリコン基板（ウエ−ハ）中にシ
リコン酸化膜のような絶縁層を選択的に設け、その絶縁
層上の非常に薄い単結晶シリコン領域を半導体素子の形
成領域とするもので、その薄い単結晶シリコン領域に半
導体素子を形成した場合、前記半導体素子は、前記絶縁
層がその下部に存在するので、本質的に低寄生容量、放
射線（例えば、アルファ−線）耐性が強い等の特性が得
られるので、高速化、高信頼性にすぐれている。

【０００３】上記ＳＯＩ基板を用いて半導体集積回路装
置を構成した例が、１９８５年３月、「アイ・イ−・
イ−・イ− トランザクションズオンエレクトロン
デバイセズブイ・オ−・エルイ−・ディ−・３２
ナンバ−．３第５８９頁から第５９３頁」（IEEE TR-
ANSACTIONS ON ELECTRON DEVICES,VOL.ED-32,NO.3,MARC
H 1985 pp589〜593）に記載されている。

【０００４】一方、通常の単層シリコン基板を用いて半
導体集積回路装置を製造する場合においては、製造工程
段階でシリコン基板中に侵入した重金属によって半導体
素子のＰＮ接合がリークするという重金属汚染を防止
し、半導体集積回路装置の歩留まりを向上させるため
に、前記シリコン基板内に重金属のゲッタリング層を設
けるという方法が考案されている。例えば、１９８６
年１１月２５日、（株）サイエンスフォ−ラム発行「実
践半導体特許便覧」の第１５０頁から第１５７頁には、
半導体デバイスの信頼性を低下させる重金属汚染を低減
するためのエクストリンシック・ゲッタリング（extrin
sic gettering）技術およびイントリンシック・ゲッタ
リング（intrinsic gettering）技術が開示されてい
る。上記エクストリンシック・ゲッタリング技術は単
層のシリコン基板（ウエ−ハ）の裏面に歪層を設け、そ
の歪層中に重金属を固定化する技術である。また、上
記イントリンシックゲッタリング技術は単層のシリコン
基板（ウエ−ハ）のほぼ中央部に酸素を析出させること
で基板内に高密度微小欠陥領域を形成し、その欠陥領域
で重金属を捕獲する技術であり、上記欠陥領域以外の残
余のシリコン基板表面部分に半導体能動素子が形成され
る。

【０００５】

【発明が解決しようとする課題】上記従来技術の単層シ
リコン基板を用いて半導体集積回路装置を製造する場合
と同様に、ＳＯＩ基板を用いて半導体集積回路装置を製
造する場合にも上述した重金属汚染の問題が生じる。
即ち、半導体集積回路装置の製造過程において、ＳＯＩ
基板の上層シリコン薄膜層中に侵入するＦｅ、Ｃｕ、Ｐ
ｔ等の重金属原子によって、半導体素子のＰＮ接合リー
クや耐圧の劣化が生じ、ＳＯＩ基板を用いた半導体集積
回路装置の信頼度の低下や製造歩留まりの低下が引き起
こされる。

【０００６】前記ＳＯＩ基板の重金属汚染を回避するた
めに、従来技術のエクストリンシック・ゲッタリング技
術を適用しても、素子形成領域である上層の薄い単結晶
シリコン領域とＳＯＩ基板の裏面との間にシリコン酸化
膜が存在するので重金属原子が捕獲できない。つま
り、ＳＯＩ基板の裏面にゲッタリング層を設けても、重
金属原子の絶縁層（シリコン酸化膜）中の拡散係数が単
結晶シリコン中の拡散係数に比べて非常に小さいため、
前記重金属原子がゲッタリング層に到達することが出来
ず、ゲッタリング効果が充分発揮できない問題がある。

【０００７】また、従来技術のイントリンシック・ゲッ
タリング技術をＳＯＩ基板に適用しても、素子形成領域
である上層の薄い単結晶シリコン領域の膜厚が非常に薄
いため、前記素子形成領域の薄い単結晶シリコン領域の
下部付近にゲッタリング層を正確に形成することは非常
に困難である。

【０００８】本発明は上述した問題点及び困難を解決す
るためになされたものであり、本発明の主たる目的は、
ＳＯＩ構造の半導体集積回路装置の電気的信頼度及び製
造歩留まりを向上させる技術を提供することにある。

【０００９】本発明の一つの目的は、ＳＯＩ構造の半導
体集積回路装置の電気的信頼度及び製造歩留まりを向上
させることが可能な半導体集積回路装置用基板及びその
製造方法を提供することにある。

【００１０】本発明の一つの目的は、電気的信頼度の高
いＳＯＩ構造の半導体集積回路装置及びその製造方法を
提供することにある。

【００１１】本発明の上記目的と新規な特徴について
は、本明細書の記述及び添付図面から明らかになるであ
ろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記の通
りである。

【００１３】ウエ−ハ（基板）貼り合わせ技術を用いた
ＳＯＩ基板の上層ウエ−ハ（半導体素子形成側基板）と
絶縁層との接合界面にゲッタリング層を設けるものであ
る。

【００１４】具体的には、半導体集積回路用基板は、下
層の半導体支持基板と、前記半導体支持基板上に設けら
れた絶縁層と、前記絶縁層上に設けられ、かつ、半導体
素子が形成されるべき上層の半導体基板（半導体薄膜
層）と、前記絶縁層と前記上層の半導体基板（半導体薄
膜層）との接合界面に設けられたゲッタリング層とを有
する。

【００１５】半導体集積回路用基板の製造方法は、ほぼ
平坦な第一主面とそれに対向する第二主面とを有する第
一半導体基板（下層基板）と、ほぼ平坦な第三主面とそ
れに対向する第四主面とを有する第二半導体基板（上層
基板）とをそれぞれ準備する工程と、前記第一半導体基
板の前記第一主面上に絶縁層を形成する工程と、前記第
二半導体基板の前記第三主面上にほぼ均一な厚みを有す
るゲッタリング層を形成する工程と、前記ゲッタリング
層を形成する工程の後に、前記第一半導体基板の前記第
一主面と前記第二半導体基板の前記第三主面とを接合さ
せる工程とを具備する。

【００１６】半導体集積回路装置は、下層の半導体支持
基板と、前記半導体支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられた上層の半導体基板（半導体薄
膜層）と、前記絶縁層と前記上層の半導体基板（半導体
薄膜層）との接合界面に設けられたゲッタリング層と、
前記半導体薄膜層の主表面に設けられたＰＮ接合を有す
る半導体素子とを含み、前記半導体素子のＰＮ接合は前
記ゲッタリング層と間隔をもって設ける。

【００１７】半導体集積回路装置の製造方法は、ほぼ平
坦な第一主面とそれに対向する第二主面とを有する第一
半導体基板（下層基板）と、ほぼ平坦な第三主面とそれ
に対向する第四主面とを有する第二半導体基板（上層基
板）とをそれぞれ準備する工程と、前記第一半導体基板
の前記第一主面上に絶縁層を形成する工程と、前記第二
半導体基板の前記第三主面上にほぼ均一な厚みを有する
ゲッタリング層を形成する工程と、前記ゲッタリング層
を形成する工程の後に、前記第一半導体基板の前記第一
主面と前記第二半導体基板の前記第三主面とを接合させ
る工程と、前記第二半導体基板の前記第四主面側から前
記第三主面側に向かって前記第二半導体基板を所定の厚
さまで食刻することによって所定の厚さを有する半導体
薄膜層を形成する工程と、前記半導体薄膜層の主表面に
ＰＮ接合を有する半導体素子を形成する工程とを具備す
る。

【００１８】半導体集積回路装置は、半導体支持基板
と、前記半導体支持基板上に設けられた絶縁層と、前記
絶縁層上に設けられた半導体薄膜層と、前記半導体薄膜
層の主表面に設けられたＰＮ接合を有する複数の半導体
素子と、前記絶縁層と前記半導体薄膜層との接合界面に
設けられ、かつ、前記複数の半導体素子の下部に延在す
るゲッタリング層と、前記半導体薄膜層の表面から前記
半導体支持基板方向に向かって延在し前記ゲッタリング
層を通して前記絶縁層に達し、かつ、前記複数の半導体
素子を互いに分離する分離溝とを有する。

【００１９】

【作用】上記手段によれば、ＳＯＩ構造を有する半導体
集積回路装置用基板の素子形成領域（上層基板あるいは
半導体薄膜層）とゲッタリング層が近接して形成されて
いるため、つまり、前記素子形成領域と前記ゲッタリン
グ層との間に重金属原子の拡散を妨げる領域が存在しな
いので、半導体デバイス製造過程に前記素子形成領域に
侵入した重金属原子がゲッタリング層に容易に到達して
ゲッターされる。従って、前記重金属原子による前記素
子形成領域の汚染を防止あるいは低減できるので、半導
体集積回路装置の電気的信頼度及び製造歩留まりを向上
させることが可能である。

【００２０】また、ＳＯＩ構造を有する半導体集積回路
装置用基板を形成するにあたり、二枚の独立した半導体
基板（第一半導体基板，第二半導体基板）を用い、か
つ、前記二枚の独立した半導体基板を絶縁層を介在させ
互いに接合させる以前に、前記二枚の独立した半導体基
板の一方（第二半導体基板）の主面にゲッタリング層を
形成するので、前記ゲッタリング層を前記ＳＯＩ構造を
有する半導体集積回路装置用基板の素子形成領域の下部
付近に容易に、かつ、精度よく形成することが可能であ
る。

【００２１】また、前記ゲッタリング層を通して前記絶
縁層に達し、かつ、前記複数の半導体素子を互いに分離
する分離溝を形成したので、前記ゲッタリング層中に存
在する結晶欠陥や結晶格子歪によって発生しうるリ−ク
電流を前記各半導体素子間で防止することができるの
で、ＳＯＩ構造を有する半導体集積回路装置の電気的信
頼性を向上することができる。

【００２２】

【実施例】以下、本発明による実施例を図面に基づいて
説明する。

【００２３】（実施例１）図１には本発明のＳＯＩ構造
の半導体集積回路用基板の部分拡大断面が示されてお
り、符号１は下層シリコン半導体ウェハ（基板）であ
り、支持基板として機能している。この下層シリコン半
導体ウェハ１上には絶縁膜たる酸化シリコン膜２が形成
され、さらにその上に、上層シリコン半導体薄膜３が形
成されている。

【００２４】ここで、下層シリコン半導体ウェハ１の厚
さは、ＳＯＩ構造を有する半導体装置自身の特性によっ
ては特に規定されず、形成された半導体装置のパッケー
ジング等の実装上の高さ制限により規定される。また、
酸化シリコン膜２の厚さは数千Å程度である。

【００２５】上層シリコン半導体薄膜３の厚さは、数μ
ｍ〜数十μｍ程度である。この上層シリコン半導体薄膜
３内の下方、即ち酸化シリコン膜２との界面に近い側
は、結晶欠陥、例えばミスフィット転位、格子欠陥、積
層欠陥、転位ループまたは転位網等の濃度が高くなるよ
うに形成されており、ゲッタリング層（ゲッタリング・
サイト）３ａとされている。一方、その上方は、このＳ
ＯＩ基板を用いて半導体装置を形成する際に、トランジ
スタ等の素子を形成するために設けられた領域、即ち素
子活性領域３ｂである。

【００２６】ここで素子活性領域３ｂの厚さは数μｍ、
例えば２〜３μｍ程度である。一方、ゲッタリング・サ
イト３ａの厚さは、ゲッタリング・サイト３ａの上方に
位置する素子活性領域３ｂに達しない程度であれば良
い。

【００２７】次に、このＳＯＩ構造を有する半導体集積
回路用基板の製造プロセスについて、図２（Ａ）〜
（Ｄ）に基づいて、説明する。

【００２８】先ず、上層シリコン半導体薄膜３（第１図
参照）となるべき半導体ウェハ、例えばシリコン半導体
ウェハ３ｃの一面を鏡面仕上げした後に、その鏡面側か
らエクストリンシック・ゲッタリング法によりゲッタリ
ング・サイト３ａを形成する。ゲッタリング・サイト３
ａは、例えば、高濃度リン拡散あるいは、イオン打込み
により形成する。ここまでの状態が図２（Ａ）に示され
ている。

【００２９】次に、シリコン半導体ウェハ３ｃの鏡面を
熱酸化して数千Å程度の酸化シリコン膜２を形成する。
ここまでの状態が図２（Ｂ）に示されている。

【００３０】その後、支持基板となるべき下層シリコン
半導体ウェハ１上にシリコン半導体ウェハ３ｃを載設
し、加熱処理して両者を張りあわせる。ここまでの状態
が図２（Ｃ）に示されている。

【００３１】最後に、シリコン半導体ウェハ３ｃを所望
の厚さ、例えば数μｍ〜数十μｍ程度になるまで研磨し
て、半導体薄膜、即ち上層シリコン半導体薄膜３を形成
する。この上層シリコン半導体薄膜３内の下方はゲッタ
リング・サイト３ａであり、その上方は素子活性領域３
ｂである。このようにして図２（Ｄ）に示すような、ゲ
ッタリング・サイト（３ａ）を素子活性領域の直下に有
するＳＯＩ基板が製造される。

【００３２】ここで、先にゲッタリング・サイト３ａの
形成にあたっては高濃度リン拡散、イオン打込みによる
としたが、特に図には示さないが、その他の一例を説明
すると、シリコン半導体ウェハ３ｃの一面を鏡面仕上げ
した後に、その鏡面上に気相生長法により窒化シリコン
膜を被着し、窒素ガス雰囲気下で熱処理を施して、シリ
コン半導体ウェハ３ｃの鏡面近傍に熱応力によるミスフ
ィット転位等を発生させ、しかる後にリン酸を用いて窒
化シリコン膜を除去するわけである。この際、窒化シリ
コン膜の膜厚や熱処理等のゲッタリング・サイト形成条
件を制御することにより、シリコン半導体ウェハ３ｃの
鏡面から数μｍ、例えば１〜２μｍ程度の浅い領域にゲ
ッタリング・サイト３ａを形成することができる。

【００３３】上記した実施例１のＳＯＩ基板によれば下
記の効果を得ることができる。

【００３４】即ち、本実施例のＳＯＩ基板を用いて形成
する半導体装置において、素子活性領域３ｂと酸化シリ
コン膜２との間に、ゲッタリング・サイト３ａが形成さ
れているため、半導体装置製造中に素子活性領域３ｂに
侵入したＦｅ，Ｃｕ，Ｐｔなどの重金属原子が、上層シ
リコン半導体薄膜３内を拡散して、ゲッタリング・サイ
ト３ａに到達してゲッターされる。従って、ＳＯＩ基板
を用いて形成した半導体装置の信頼度の向上や製造歩留
まりの向上を図ることができる。

【００３５】また、ＳＯＩ基板の形成前に、予めシリコ
ン半導体ウェハ３ｃにゲッタリング・サイト３ａを形成
しておいてから、このシリコン半導体ウェハ３ｃとシリ
コン半導体ウェハとを張り合わせるため、ゲッタリング
・サイト３ａの形成時に酸化シリコン膜２がダメージを
受けないことになる。従って、酸化シリコン膜２の特性
の劣化を招くことなく、酸化シリコン膜２とその上のシ
リコン半導体膜３ｃとの界面の直上で素子活性領域３ｂ
の下方部分にゲッタリング・サイト３ａを形成すること
ができる。

【００３６】また、上記実施例１によれば、ゲッタリン
グ・サイト３ａを形成したシリコン半導体ウェハ３ｃの
鏡面を熱酸化して酸化シリコン膜２を形成するとした
が、これに限定されることなく、支持基板たる下層シリ
コン半導体ウェハ１の鏡面を熱酸化しても良いし、ウェ
ハ３ｃ及び１の両者の鏡面を熱酸化して酸化シリコン膜
２を形成しても良い。

【００３７】また、上記実施例１のその他の例によれ
ば、ゲッタリング・サイト３ａの形成工程においてミス
フィット転位等の発生後リン酸を用いて窒化シリコン膜
を除去した後に、次工程においてＳＯＩ構造の絶縁膜た
る酸化シリコン膜２を形成しているが、窒化シリコン膜
を残存させ、この窒化シリコン膜をＳＯＩ構造の絶縁膜
としても良い。このようにすれば、窒化シリコン膜の除
去および酸化シリコン膜２の形成をする必要がなくなる
ため、スループットの向上および製造コストの低減を図
ることができる。

【００３８】さらに、上記実施例１によれば、エクスト
リンシック・ゲッタリング法によりゲッタリング・サイ
ト３ａを形成する方法として、その一例を説明したが、
他の形成方法、例えば、ウェハ３ｃの鏡面上に酸化シリ
コンの微粒子を吹き付けて歪層を形成する方法、または
ウェハ３ｃの鏡面上に不活性原子のイオンを注入した後
に熱処理を行い転位ループ等を発生させる方法等であっ
ても良い。不活性原子のイオンを注入する方法において
は、シリコン半導体ウェハ３ｃの鏡面が雰囲気で汚染さ
れるのを防ぐために熱酸化膜を形成した後にイオン注入
を行い、その熱酸化膜をＳＯＩ構造の絶縁膜としても良
い。

【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＯＩ
構造を有する半導体基板について説明したが、それに限
定されるものではなく、ＳＯＳ（Si on sapphire or sp
inei)構造を有する半導体基板にも応用することができ
る。

【００４０】（実施例例２）図３に、本発明の実施例２
であるＳＯＩ構造の半導体集積回路用基板の要部断面図
を示す。本実施例２の特徴点は、ゲッタリング層を多
結晶シリコン層で形成したことにある。

【００４１】図３に示すように、本実施例２のＳＯＩ構
造の半導体集積回路用基板１０ａは、単結晶シリコンか
らなる半導体支持基板（第一基板）１０と、その上に設
けられたシリコン酸化膜からなる絶縁層３０と、前記絶
縁層３０上に設けられた多結晶シリコン層からなるゲッ
タリング層４０と、さらに前記ゲッタリング層４０上に
設けられた単結晶シリコンからなる半導体薄膜層２０ａ
とにより形成されている。前記酸化シリコン膜３０の
厚さは、数千オングストロームから数ミクロン程度であ
る。もちろん前記酸化シリコン膜３０のかわりにシリ
コン窒化膜（ＳｉＮ）など他の絶縁膜を用いることも可
能である。

【００４２】前記多結晶シリコン層４０の厚さは、重金
属原子をゲッタリングするために充分な厚さを有し、か
つ結晶強度を低下させず、かつ量産性を低下させない程
度の薄さにする必要から数百オングストロームから数ミ
クロン程度が適当である。

【００４３】前記半導体薄膜層２０ａの主表面には、通
常のＰＮ接合を有するバイポ−ラトランジスタ、ＭＯＳ
ＦＥＴ等の電界効果型トランジスタが形成されることに
なり、前記ＰＮ接合に悪影響をおよぼす重金属原子をゲ
ッタリングするために前記多結晶シリコン層４０が前記
絶縁層３０と前記半導体薄膜層２０ａとの接合界面に設
けられている。

【００４４】次に図４（ａ）から図６（ｂ）を用いて前
記半導体集積回路用基板１０ａの製造方法を説明する。
まず、図４（ａ）に示すように例えば厚さ６００ミク
ロン程度の単結晶シリコンからなる第一基板（支持基
板）１０および第二基板２０をそれぞれ準備する。前
記基板１０，２０は、通常の単結晶シリコンウエ−ハで
あり、各基板１０，２０は、互いにほぼ平行で平坦な対
向する一対の面（第一及び第二主面，第三及び第四主
面）を有している。前記基板１０，２０の導電型及び
不純物濃度は必要に応じて任意に選択できる。次に、
前記基板１０の主面（第一主面）に例えば熱酸化法やＣ
ＶＤ（Chemical Vaper Deposition）法によりシリコン
酸化膜３０を形成しＳＯＩ構造の埋込酸化膜とする。一
方、前記基板２０の主面（第三主面）には例えばＬＰ
（Low Pressure）−ＣＶＤ法を用いて多結晶シリコン膜
４０を形成する。この時重要なことは各々の膜の表面
粗さを低減することであり、特に多結晶シリコンは表面
粗さが大きくなりやすいため、低温（概ね５５０℃以
下）でデポジションし、デポジション直後は非晶質状態
とした後、約６００℃以上の熱処理を加えて多結晶とす
る方法や、通常の方法でデポジションした後、研磨等を
行うことによって表面粗さを低減する方法を用いる。

【００４５】次に図４（ｂ）に示すように、２枚の前記
基板１０，２０の酸化膜３０側と多結晶シリコン層４０
側を、清浄な雰囲気中で張り合わせる。その後接着強度
を上げるために高温で熱処理を行う。充分な接着強度を
得るためには通常１０００℃以上の温度で熱処理するこ
とが望ましい。

【００４６】図４（ａ），図４（ｂ）の製造方法では、
シリコン酸化膜３０と側と多結晶シリコン層４０側を張
り合わせる例を示したが、図５（ａ），図５（ｂ）に示
すように、支持基板となる基板１０側にのみにシリコン
酸化膜３０と多結晶シリコン層４０を順次形成し、この
多結晶シリコン層４０と上層基板２０の単結晶シリコン
面を張り合わせる方法を用いることも可能である。ま
た、図６（ａ），図６（ｂ）に示すように、上層基板２
０側にのみ多結晶シリコン層４０とシリコン酸化膜３０
を順次形成し、このシリコン酸化膜３０側と支持基板１
０の単結晶シリコン面を張り合わせる方法を用いること
も可能である。

【００４７】図４（ｂ），図５（ｂ），図６（ｂ）に示
したＳＯＩ構造を形成した後、図３に示すように、前記
基板２０側を研削や研磨を用いて薄膜化し、約１．５ミ
クロン程度の素子形成領域となる薄膜層２０ａを形成す
る。本実施例の場合、機械化学研磨（選択ポリッシン
グ）法を用いて薄膜化した。前記機械化学研磨（選択
ポリッシング）法については例えば１９８７年１０月２
３日（株）産業図書発行「ＳＯＩ形成技術」第２００頁
から第２０１頁に詳細に記載されている。前記酸化膜
３０及び多結晶シリコン層４０上に残す薄膜層２０ａの
膜厚は、前記膜厚に限定されず、形成すべき半導体素子
の必要な特性に応じて任意に選択できる。このよう
に、本実施例２では、上述した実施例１のようにゲッタ
リング層３ａを上層半導体基板中に直接形成する方法と
は異なり、ゲッタリング層として、素子形成領域となる
半導体基板とは独立した薄膜層（多結晶シリコン）を用
いているので、ゲッタリング層（欠陥層、転位層）の厚
さ、位置等をＳＯＩ構造の中で正確に決めることが可能
である。

【００４８】（実施例３）図７（要部断面図）及び図８
（要部平面図）に、本発明の実施例３であるバイポ−ラ
トランジスタとＣＭＯＳを同一の基板上に集積した混成
集積回路装置（以下、Ｂｉ−ＣＭＯＳと称する）を示
す。本実施例３のＢｉ−ＣＭＯＳは、上記実施例２のＳ
ＯＩ構造の半導体集積回路用基板１０ａを用いて形成さ
れる。本実施例３の主な特徴点は、ゲッタリング層４
０をアイソレ−ション用溝で分離したことにある。

【００４９】図７に示すように、本実施例３のＢｉ−Ｃ
ＭＯＳは、半導体集積回路用基板１０ａの主面上に設け
られたエピタキシャル層６０の主面に形成されている。
領域ＮＰＮには縦型構造のｎｐｎバイポーラトランジス
タＴｒ、領域ＰＭＯＳにはｐチャネルＭＯＳＦＥＴＱ
ｐ、領域ＮＭＯＳにはｎチャネルＭＯＳＦＥＴＱｎがそ
れぞれ形成されている。

【００５０】ｎｐｎバイポーラトランジスタＴｒのコレ
クタ領域は、ｎ＋型埋込層５０ａ、ｎ型ウェル領域６０
ａ及びｎ＋型領域（コレクタ引出層）１１０で構成され
ている。ベ−ス領域は、ｎ型ウェル領域６０ａの主面に
設けられたｐ＋型領域（外部ベ−ス領域）２３０及びｐ
型領域（真性ベ−ス領域）２２０で構成されている。エ
ミッタ領域は、ｎ＋型領域２６０で構成されている。

【００５１】バイポーラトランジスタＴｒのコレクタ領
域であるｎ＋型半導体領域１１０には、コレクタ配線２
８０ｃが接続されている。配線２８０ｃは、層間絶縁膜
２７０及び２１０に形成された接続孔ＯＰ３を通して半
導体領域１１０に接続されている。配線２８０ｃは、第
１層目の配線形成工程で形成され、例えばアルミニウム
膜或いは添加物（Ｃｕ，Ｓｉ）が含有されたアルミニウ
ム合金膜で形成される。ベース領域である、ｐ＋型半
導体領域２３０にベース引出用電極２００が接続されて
いる。ベース引出用電極２００は、層間絶縁膜２７０及
び２１０に形成された接続孔ＯＰ１を通してｐ＋型半導
体領域２３０に接続されている。ベース引出用電極２０
０は、多結晶珪素膜上に高融点金属シリサイド（ＷＳｉ
₂，ＭｏＳｉ₂，ＴａＳｉ₂，ＴｉＳｉ₂）膜を積層形成し
た複合膜で構成されている。この多結晶珪素膜は、抵抗
値を低減するためのｐ型不純物（Ｂ）が導入（或は拡
散）されている。また、ベース引出用電極２００は、多
結晶珪素膜（ｐ型）の単層で構成してもよい。

【００５２】エミッタ領域であるｎ＋型半導体領域２６
０には、エミッタ引出用電極２５０を介在させてエミッ
タ配線２８０ｂが電気的に接続されている。エミッタ引
出用電極２５０は、ベース引出用電極２００の側壁に形
成されたサイドウォールスペーサ２４０で規定された接
続孔（符号は付けない）を通してｎ＋型半導体領域２６
０に接続されている。エミッタ引出用電極２５０は、例
えば、ｎ型不純物が導入された多結晶珪素膜で形成す
る。

【００５３】エミッタ引出用配線２８０ｂは、層間絶縁
膜２７０に形成された接続孔ＯＰ２を通してエミッタ引
出用電極２５０に接続されている。

【００５４】ＣＭＯＳを構成するｎチャネルＭＯＳＦＥ
ＴＱｎは、ｐ−型ウェル領域６０ｂの主面に形成され、
ウェル領域６０ｂ，ゲート絶縁膜１２０ｂ，ゲート電極
１３０ｂ，ソース領域又はドレイン領域である一対のｎ
型半導体領域１５０及び一対のｎ＋型半導体領域１８０
で構成されている。

【００５５】ウエル領域６０ｂはＭＯＳＦＥＴＱｎのチ
ャネル形成領域を構成するようになっている。ウェル領
域６０ｂは、例えば１０¹⁶〜１０¹⁷［atoms／Ｃｍ²］程
度の不純物濃度で構成されている。このウエル領域６０
ｂの下部には、その抵抗値を低減するためのｐ＋型埋込
層５０ｂが設けられている。

【００５６】ゲート絶縁膜１２０ｂは、例えば、ウエル
領域６０ｂの主面を酸化して形成した酸化珪素膜を用
い、２００［Å］程度の膜厚で形成する。

【００５７】ゲート電極１３０ｂは、多結晶珪素膜上に
高融点金属シリサイド膜を形成した複合膜で構成されて
いる。ゲート電極１３０ｂの多結晶珪素膜は、ｎ型不純
物が導入（或は拡散）されたｎ型で構成されている。

【００５８】低不純物濃度の半導体領域１５０は、高不
純物濃度の半導体領域１８０よりもチャネル形成領域側
に設けられている。この低不純物濃度の半導体領域１５
０は、所謂ＬＬＤ（Lightly Doped Drain）構造のＭＯ
ＳＦＥＴＱｎを構成する。低不純物濃度の半導体領域１
５０は、主にゲート電極或はその上層の絶縁膜１４０ｂ
を不純物導入用マスクとし、ｎ型不純物（例えばＰ）を
イオン打込みで導入することによって構成されている。
低不純物濃度の半導体領域１５０は、ゲート電極１３０
ｂに対して自己整合で形成されている。

【００５９】高不純物濃度の半導体領域１８０は、主に
ゲート電極１３０ｂの側壁に形成されたサイドウォール
スペーサ１７０を不純物導入用マスクとし、ｎ型不純物
（例えばＡｓ）をイオン打込みで導入することによって
構成されている。高不純物濃度の半導体領域１８０は、
サイドウォールスペーサ１７０がゲート電極１３０ｂに
対して自己整合で構成されているので、ゲート電極１３
０ｂに対して自己整合で構成されている。

【００６０】このＭＯＳＦＥＴＱｎのソース領域又はド
レイン領域である半導体領域１８０には、層間絶縁膜２
７０及び２１０に形成された接続孔ＯＰ６，ＯＰ７を通
して配線２８０ｆ，２８０ｇが夫々接続されている。配
線２８０ｆ，２８０ｇは、前記コレクタ配線２８０ｃ、
エミッタ配線２８０ｂと同一導体膜で構成されている。
ＣＭＯＳを構成するｐチャネルＭＯＳＦＥＴＱｐは、
ｎ−型ウェル領域６０ａの主面に形成され、ウェル領域
６０ａ，ゲート絶縁膜１２０ａ，ゲート電極１３０ａ，
ソース領域又はドレイン領域である一対のｐ型半導体領
域１６０及び一対のｐ＋型半導体領域１９０で構成され
ている。

【００６１】ウェル領域６０ａは、ＭＯＳＦＥＴＱｐの
チャネル形成領域を構成するようになっている。ウェル
領域６０ａは、例えば１０¹⁵〜１０¹⁷［atoms／Ｃｍ²］
程度の不純物濃度で構成されている。ウェル領域６０ａ
の下部には、前記ウェル領域６０ｂと同様に、その抵抗
値を低減するためのｎ＋型埋込層５０ａが設けられてい
る。

【００６２】ゲート絶縁膜１２０ａは、前記ＭＯＳＦＥ
ＴＱｎのゲート絶縁膜１２０ｂと同様に同一製造工程で
構成する。

【００６３】ゲート電極１３０ａは、ゲート電極１３０
ｂと同一導体膜つまり多結晶珪素膜上に高融点金属シリ
サイド膜を積層形成した複合膜で構成されている。この
多結晶珪素膜は、ゲート電極１３０ｂの多結晶珪素膜に
導入される不純物と異なる導電型のｐ型不純物が導入
（或は拡散）されｐ型で構成されている。また、ｎ型不
純物が導入されたｎ型でもよい。

【００６４】低不純物濃度の半導体領域１６０は、ＬＤ
Ｄ構造のＭＯＳＦＥＴＱｐを構成する。低不純物濃度の
半導体領域１６０は、前記低不純物濃度の半導体領域１
５０と同様に、ゲート電極１３０ａに対して自己整合で
形成されている。高不純物濃度の半導体領域１９０は、
サイドウォールスペーサ１７０を介在させてゲート電極
１３０ａに対して自己整合で構成されている。

【００６５】このＭＯＳＦＥＴＱｐのソース領域又はド
レイン領域である半導体領域１９０には、層間絶縁膜２
７０及び２１０に形成された接続孔ＯＰ４，ＯＰ５を通
して配線２８０ｄ，２８０ｅが夫々接続されている。

【００６６】また、前記ＭＯＳＦＥＴＱｎ及びＭＯＳＦ
ＥＴＱｐの夫々のゲート電極１３０ｂ，１３０ａは、図
８に示すように、厚いフィールド絶縁膜７０上にまで延
在し、前記層間絶縁膜２７０及び２１０に形成された接
続孔ＯＰ９，ＯＰ８を通して、配線（図示せず）が夫々
接続されている。

【００６７】上述したｎｐｎバイポーラトランジスタＴ
ｒ、ｐチャネルＭＯＳＦＥＴＱｐ及びｎチャネルＭＯＳ
ＦＥＴＱｎのそれぞれは、エピタキシャル層６０の主面
に選択的に設けられたフィ−ルド絶縁層７０及びその下
部に設けられた分離溝８０によって、アイソレ−ション
されている。フィ−ルド絶縁層７０のパタ−ンは図８に
おいて太い実線で示されている。また、フィ−ルド絶縁
層７０ａは、ｎｐｎバイポーラトランジスタＴｒのベ−
ス領域とコレクタ引出層１１０を分離するために設けら
れている。分離溝８０は、エピタキシャル層６０の主面
側から基板１０ａの深さ方向に向かって延在し、埋込層
５０ａ，５０ｂ及びゲッタリング層である多結晶シリコ
ン層４０を通して絶縁層３０に達している。分離溝８０
の内側表面には薄い絶縁膜９０が設けられ、さらに、そ
の中には多結晶シリコン１００が埋め込まれており誘電
分離構造をなしている。分離溝８０のパタ−ンは図８に
おいて一点鎖線で示されている。このように本実施例で
は、分離溝８０によってゲッタリング層をも分離してい
るので、ゲッタリング層内に内在する欠陥層で素子間に
リ−ク電流が発生する不都合が防止できるので、ＳＯＩ
構造を有する半導体集積回路装置の電気的信頼性を向上
することが可能である。また、前記ゲッタリング層は、
ｎｐｎバイポーラトランジスタＴｒ、ｐチャネルＭＯＳ
ＦＥＴＱｐ及びｎチャネルＭＯＳＦＥＴＱｎのそれぞれ
の形成領域の直下に設けられているのでベ−ス接合等の
ＰＮ接合に悪影響をおよぼす重金属原子がすばやく捕獲
されるためＳＯＩ構造を有する半導体集積回路装置の電
気的信頼性を向上することが可能である。

【００６８】次に、上述したＳＯＩ構造のＢｉ−ＣＭＯ
Ｓの製造方法の一例を図９（ａ）〜９（ｈ）を用いて簡
単に説明する。まず、図９（ａ）示すように上述した実
施例２と同様な半導体集積回路用基板１０ａを準備す
る。本実施例の場合、半導体集積回路用基板１０ａのシ
リコン薄膜２０ａの膜厚は１〜１．５μｍに設定する。
その後、ｎｐｎバイポーラトランジスタＴｒのコレクタ
抵抗、ｐチャネルＭＯＳＦＥＴＱｐ及びｎチャネルＭＯ
ＳＦＥＴＱｎの夫々のウェル抵抗を低減するために、高
濃度のｎ型不純物（例えばアンチモン，リン）及びｐ型
不純物（例えばボロン）を前記シリコン薄膜層２０ａ中
に夫々選択的に導入し、ｎ＋型埋込層５０ａ及びｐ＋型
埋込層５０ｂを形成する。前記ｎ＋型埋込層５０ａの
不純物を、ゲッタリング層となる多結晶シリコン層４０
まで到達させるか、到達させず単結晶シリコン薄膜層２
０ａ内にとどめるかは任意に選択できる。またｎ＋型埋
込層５０ａは、後に形成するエミッタやベース接合の空
乏層が、ゲッタリング層となる多結晶シリコン層４０ま
で到達しないよう、充分な不純物濃度と深さが必要であ
り、本実施例の場合、バイポーラトランジスタのｎ＋埋
込層５０ａの不純物濃度を２×１０¹⁵atoms／Ｃｍ²程度
に設定した。

【００６９】次に、図９（ｂ）に示すように前記シリコ
ン薄膜２０ａの上面にｎ−型エピタキシャル層６０を形
成する。前記エピタキシャル層６０は、例えば１．０μ
ｍの膜厚の単結晶シリコンで形成され、３．０オ−ムcm
度の抵抗値を有する。その後、ｎ型不純物（例えばリ
ン）及びｐ型不純物（例えばボロン）を前記エピタキシ
ャル層６０中に夫々選択的に導入し、ｎ型ウェル領域６
０ａ及びｐ型ウェル領域６０ｂを形成する。

【００７０】次に、図９（ｃ）に示すように前記エピタ
キシャル層６０の主面部にフィ−ルド絶縁層７０を選択
的に形成する。このフィ−ルド絶縁層７０は、窒化珪素
膜等の耐酸化性マスクをｎｐｎバイポーラトランジスタ
Ｔｒ、ｐチャネルＭＯＳＦＥＴＱｐ及びｎチャネルＭＯ
ＳＦＥＴＱｎの形成領域の前記エピタキシャル層６０上
に選択的に形成し、前記耐酸化性マスクから露出する前
記エピタキシャル層６０の主面を熱酸化することにより
形成される。前記フィ−ルド絶縁層７０は、１００℃程
度のスチ−ム酸化法を用い、５００ｎｍ程度の膜厚で形
成する。フィ−ルド絶縁層７０ａは後に形成されるｎｐ
ｎバイポーラトランジスタＴｒのベ−ス領域とコレクタ
引出層１１０とを分離するものであり前記フィ−ルド絶
縁層７０と同一工程により形成される。次に、図示し
ないシリコン酸化膜、ホトレジストなどのエッチングマ
スクを使用し、例えばＲＩＥ（Reactive Ion Etching）
等の異方性エッチングにより、前記フィ−ルド絶縁層７
０の表面から埋込酸化シリコン膜３０に到達する深い溝
８０を形成する。通常のバルクウエハを用いた溝アイソ
レ−ションプロセスと異なり、溝８０の深さは、上記エ
ピタキシャル層６０，ｎ＋埋込層５０ａ，ｐ＋型埋込層
５０ｂのみでなく、ゲッタリング層となる多結晶シリコ
ン層４０を分割し埋込酸化シリコン膜３０まで到達する
深さに設定する必要がある。次に、この溝８０の形成
により露出したシリコン側面に例えば熱酸化法によって
薄い酸化シリコン膜９０を形成して電気的にアイソレ−
ションした後、前記溝８０内に多結晶シリコン１００を
埋めこむ。前記薄い酸化シリコン膜９０の形成は、低圧
ＣＶＤ（Low pressure Chemical Vaper Deposition）法
で形成した堆積型の絶縁膜でもよい。前記多結晶シリ
コン１００は、前記溝８０上を含む前記エピタキシャル
層６０の全面上に例えばＣＶＤ（Chemical Vaper Depo
sition）法により多結晶シリコンを厚く堆積させた後、
前記堆積させた多結晶シリコンを前記エピタキシャル層
６０の表面までエッチバックすることにより前記溝８０
内に埋め込むことができる。もちろん溝８０内をすべて
ＣＶＤ法によりした堆積シリコン酸化膜で埋める方法な
ど通常の溝アイソレ−ションプロセスで用いられるバリ
エーションはすべて適用できる。上記溝８０の形成に
よってゲッタリング層となる多結晶シリコン層４０も各
領域（ＮＰＮ，ＰＭＯＳ，ＮＭＯＳ）ごとに分割される
ので前記ゲッタリング層を介して素子間にリ−ク電流が
流れることを防止できる。

【００７１】次に、図９（ｄ）に示すように前記堆積さ
せた多結晶シリコン９０の上面を選択的に熱酸化して、
前記フィ−ルド絶縁層７０と一体化した絶縁層（図示せ
ず）を形成する。次に、領域ＮＰＮのウェル領域６０ａ
の主面に、例えば１０¹⁵〜１０¹⁶atoms／Ｃｍ²程度の不
純物濃度のリン（ｐ）を８０ｋｅＶ程度のエネルギのイ
オン打ち込み法で選択的に導入することにより、ｎ＋型
コレクタ引出層１１０を形成する。

【００７２】次に、図９（ｅ）に示すように、ｎ型ウェ
ル領域６０ａ、ｐ型ウェル領域６０ｂの主面部にゲート
酸化膜１２０ａ，１２０ｂを夫々形成する。このゲート
酸化膜は、例えば、８００〜９００℃程度のスチーム酸
化法で前記ウェル領域６０ａ，６０ｂの表面を熱酸化す
ることによって、１５〜２５ｎｍ程度の膜厚で形成す
る。次に、前記ゲート酸化膜１２０ａ，１２０ｂ上を
含む基板の全面上に、例えば、ＣＶＤ法によって、多結
晶シリコン層、タングステンシリサイド層及び酸化シリ
コンからなる絶縁膜を順次堆積させ、前記堆積した複合
膜を例えばＲＩＥ等の異方性エッチングによりパターニ
ングし、ＭＯＳＦＥＴＱｐ及びＭＯＳＦＥＴＱｎのゲー
ト構造体ＧＰ，ＧＮを夫々形成する。前記ゲート構造体
ＧＰは、下からゲート絶縁膜１２０ａ，ゲート電極（ｐ
＋型多結晶シリコン層及びタングステンシリサイド層）
１３０ａ及び絶縁膜１４０ａで構成される。前記ゲート
構造体ＧＮは、下から、ゲート絶縁膜１２０ｂ，ゲート
電極（ｎ＋型多結晶シリコン層及びタングステンシリサ
イド層）１３０ｂ及び絶縁膜１４０ｂで構成される。前
記ゲート構造体ＧＰ，ＧＮのｐ＋型及びｎ＋型多結晶シ
リコン層は、前記複合膜のパターニングの前に、ｐ型及
びｎ型不純物を前記堆積した多結晶シリコン層中に選択
的に導入することによって形成する。次に、領域ＮＭＯ
Ｓにおいて、ｐ型ウェル領域の主面にｎ型不純物を選択
的に導入し、ＭＯＳＦＥＴＱｎの低濃度ソース・ドレイ
ン領域１５０を形成する。このｎ型不純物は、例えば１
×１０¹³atoms／Ｃｍ²程度の不純物濃度のリン（ｐ）を
使用し、５０ＫｅＶ程度のエネルギのイオン打込み法で
導入する。前記ｎ型不純物は、ゲート構造体ＧＮに対し
て、自己整合で導入される。次に、領域ＰＭＯＳにおい
て、ｎ型ウェル領域の主面にｐ型不純物を選択的に導入
し、ＭＯＳＦＥＴＱｐの低濃度ソース・ドレイン領域１
６０を形成する。このｐ型不純物は、例えば１×１０¹³
atoms／Ｃｍ²程度の不純物濃度のボロン（Ｂ）を使用
し、４０ＫｅＶ程度のエネルギのイオン打込法により導
入する。前記ｐ型不純物は、ゲート構造体ＧＰに対し
て、自己整合で導入される。

【００７３】次に、図９（ｆ）に示すように、前記ゲー
ト構造体ＧＰ，ＧＮの夫々の側部に、サイドウォールス
ペーサ１７０を形成する。サイドウォールスペーサ１７
０は、基板の全面上に酸化シリコン膜を堆積し、この酸
化シリコン膜を堆積した膜厚に相当する分、ＲＩＥ等の
異方性エッチングによってエッチバックすることにより
形成する。サイドウォールスペーサ１７０の酸化シリコ
ン膜は、無機シランガス及び酸化窒素ガスをソースガス
とするＣＶＤ法で形成する。サイドウォールスペーサ１
７０のゲート長方向（チャネル長方向）の長さは、約１
５０ｎｍである。

【００７４】また、前記異方性エッチングにより、前記
ゲート構造体ＧＰ，ＧＮの夫々から露出するゲート絶縁
膜及びバイポーラトランジスタＴｒの形成領域のゲート
絶縁膜がオーバーエッチングされ、除去される。このと
き、前記除去されたゲート絶縁膜の下地となっているｎ
型ウェル領域６０ａ及びｐ型ウェル領域６０ｂの主面部
のシリコン層も、少量オーバーエッチングされる。前記
サイドウォールスペーサ１７０を形成後、不活性ガス
（例えば、アルゴンガス）雰囲気中で、８００℃程度の
熱処理が施こされる。前記熱処理により、前記サイドウ
ォールスペーサ１７０を構成する酸化シリコン膜が緻密
化されるとともに、前記低濃度ソース・ドレイン領域１
５０，１６０を活性化させ、前記オーバーエッチングに
よるシリコン層のダメージを回復させる。

【００７５】次に、バイポーラトランジスタＴｒ及びｐ
チャネルＭＯＳＦＥＴＱｐの形成領域をフォトリソグラ
フィ技術を用いたフォトレジスト膜からなるマスク（図
示せず）で覆う。次に、前記マスクを不純物導入のマス
クとして、ｎ型不純物をｐ型ウェル領域６０ｂの主面部
に導入する。前記ｎ型不純物は、主に、ゲート構造体Ｇ
Ｎ及びサイドウォールスペーサ１７０に対して自己整合
で導入される。前記ｎ型不純物は、例えば１０¹⁵〜１０
¹⁶atoms／ｃｍ²程度の不純物濃度のヒ素（Ａｓ）を使用
し、７０〜９０ＫｅＶ程度のエネルギのイオン打込法で
導入する。前記ｎ型不純物の導入により前記ｐ型ウェル
領域６０ｂの主面に、ＮチャネルＭＯＳＦＥＴＱｎの高
濃度ソース・ドレイン領域１８０が形成される。この
後、前記マスクは除去する。

【００７６】次に、ＰチャネルＭＯＳＦＥＴＱｐの形成
領域が開口されたマスク（図示せず）を形成する。前記
マスクは、フォトグラフィ技術により形成されたフォト
レジスト膜からなる。その後、前記マスクを不純物導入
のマスクとして使用し、ｐ型不純物をｎ型ウェル領域６
０ａの主面に導入する。前記ｐ型不純物は、例えば１０
¹⁵〜１０¹⁶atoms／ｃｍ²程度の不純物濃度のフッ化ホウ
素（ＢＦ₂）を用い、７０〜９０ＫｅＶ程度のエネルギ
のイオン打込法で導入する。このＰ型不純物の導入によ
り、ＰチャネルＭＯＳＦＥＴＱｐの高濃度ソース・ドレ
イン領域１９０が形成される。この後、前記マスクを、
除去する。

【００７７】次に、前記ＭＯＳＦＥＴＱｎ，Ｑｐの高濃
度ソース・ドレイン領域のｎ型不純物及びｐ型不純物の
夫々に熱処理を施こすことにより、イオン打込みによる
ダメージ回復させるとともに、前記不純物を活性化させ
る。前記熱処理は、例えば、８５０℃程度の高温度で、
約１０分行う。この高濃度ソース・ドレイン領域１８
０，１９０を形成する工程により、図７に示したＮチャ
ネルＭＯＳＦＥＴＱｎ及びＰチャネルＭＯＳＦＥＴＱｐ
の夫々が実質的に完成する。

【００７８】次に、図９（ｇ）に示すように、バイポ−
ラトランジスタＴｒのベ−ス引出用電極２００を形成す
る。前記ベ−ス引出用電極２００の形成は、まず、基板
の全面上に例えば膜厚２００ｎｍ程度の多結晶シリコン
層をＣＶＤ法で堆積させた後、前記多結晶シリコン層中
にｐ型不純物を高濃度に導入する。前記ｐ型不純物は、
例えば１０¹⁵〜１０¹⁶atoms／ｃｍ²程度の不純物濃度の
ボロン（Ｂ）を使用し、１０〜１５〔ｋｅＶ〕程度のエ
ネルギのイオン打込法で導入する。その後、前記ｐ型不
純物が導入された多結晶シリコン層をＲＩＥ等の異方性
エッチングよりパターニングする。このパターニング
は、ベ−ス引出用電極２００の外側エッジを規定するも
のであり、この状態では、真性ベース２２０が形成され
るべき領域は、開口されずに残っている。次に、前記パ
ターニングされた多結晶シリコン層上を含む基板の全面
上に層間絶縁膜２１０を形成する。前記層間絶縁膜２１
０は、ＣＶＤ法で堆積させた酸化シリコン膜で形成す
る。その後、バイポーラトランジスタＴｒのベース引出
用電極２００を実質的にパターニングするためのフォト
レジストマスク（図示せず）を形成する。前記マスク
は、バイポーラトランジスタＴｒの真性ベース領域及び
エミッタ領域が形成されるべき領域が開口されたマスク
パターンである。その後、前記マスクをエッチングマス
クとして、前記層間絶縁膜２１０及び前記パターニング
された多結晶シリコン層を順次選択的にエッチングす
る。前記エッチングは、ＲＩＥ等の異方性エッチングを
使用する。このエッチングにより、バイポーラトランジ
スタＴｒのエミッタ，真性ベース領域を取り囲むよう
に、ベース引出用電極２００がパターニングされる。そ
の後、前記マスクは除去される。次に、真性ベース領域
２２０を形成するためのｐ型不純物を前記ｎ型ウェル領
域６０ａの主面部に導入する。前記ｐ型不純物は、例え
ば１０¹³〜１０¹⁴〔atoms／ｃｍ²〕程度の不純物濃度の
ボロン（Ｂ）を使用し、比較的低エネルギのイオン打込
法で導入する。前記ｐ型不純物は、ベース引出用電極２
００に対し自己整合で導入される。

【００７９】次に、図９（ｈ）に示すように、前記パタ
ーニングされたベース引出用電極２００の側部に絶縁膜
（酸化シリコン膜）からなるサイドウォールスペーサ２
４０を形成する。前記スペーサ２４０は、前記ＬＤＤ構
造のＭＯＳＦＥＴＱｎ，Ｑｐのサイドウォールスペーサ
１７０と同様にして形成することができる。

【００８０】その後、前記サイドウォールスペーサ２４
０によって規定された開口部を含む基板の全面上に、多
結晶シリコン層を形成する。前記多結晶シリコン層は、
例えばＣＶＤ法で形成され、１５０ｎｍ程度の膜厚で形
成される。次に、前記多結晶シリコン層中に、ｎ型不純
物を導入する。前記ｎ型不純物は、例えば１０¹⁶atoms
／ｃｍ²程度の高不純物濃度のヒ素（Ａｓ）を使用し、
イオン打込法で導入する。このｎ型不純物の導入によ
り、前記多結晶シリコン層は、ｎ＋型となり、導体化さ
れる。次に、領域ＮＰＮの前記多結晶シリコン層１５
上に、選択的にフォトレジストマスク（図示せず）を形
成する。前記マスクのパターンは、バイポーラトランジ
スタＴｒのエミッタ引出用電極の形成パターンである。
次に、前記マスクをエッチングマスクとして、前記ｎ型
不純物が導入された多結晶シリコン層を選択的にエッチ
ング除去する。前記エッチングは、例えばＲＩＥ等の異
方性エッチングを使用する。前記エッチングにより、バ
イポーラトランジスタＴｒのエミッタ引出用電極を所望
の形状に加工する。その後、基板に熱処理を施こすこと
によって、前記エミッタ引出用電極であるｎ＋型多結晶
シリコン層に導入されたｎ型不純物、前記ベース引出用
電極２００であるｐ＋型多結晶シリコン層に導入された
ｐ型不純物の夫々を前記ｎ型ウェル領域６０ａの主面部
にドライブ・イン拡散する。このドライブ・イン拡散に
よって、ｎ＋型半導体領域からなるバイポーラトランジ
スタＴｒのエミッタ領域２６０及びｐ＋型半導体領域か
らなる外部ベース領域２３０が夫々形成される。また、
前記ｎ型ウェル領域６０ａの主面部にあらかじめ導入さ
れた真性ベース領域のｐ型不純物も、前記熱処理によっ
て活性化される。前記外部ベース領域２３０及び真性ベ
ース領域２２０は、前記サイドウォールスペーサ２４０
下において電気的に接続され、一体となって形成され
る。前記熱処理工程により、実質的にバイポーラトラン
ジスタＴｒが完成する。

【００８１】次に、図７に示すように、前記バイポーラ
トランジスタＴｒ及びＭＯＳＦＥＴＱｎ，Ｑｐの各素子
上を含む基板全面に層間絶縁膜２７０を形成する。層間
絶縁膜２７０は例えば酸化珪素膜、ＢＰＳＧ（Boron-Ph
osphorus-Silicate Glass）膜の夫々を順次積層した２
層構造で構成されている。また、前記下層の酸化珪素膜
はシランガス及び酸化窒素ガスをソースガスとするＣＶ
Ｄ法で堆積する。前記下層の酸化珪素膜は、上層のＢＰ
ＳＧ膜からの不純物（Ｐ，Ｂの夫々）の漏れを防止する
ため、例えば１００ｎｍ程度の膜厚で形成する。上層の
ＢＰＳＧ膜は例えばＣＶＤ法で堆積する。前記上層の
ＢＰＳＧ膜は例えば３００〜５００〔ｎｍ〕程度の膜厚
で形成する。前記ＢＰＳＧ膜には窒素ガス雰囲気中にお
いて約９００〜１０００〔℃〕程度の温度でデンシファ
イ処理及びリフロー処理が施される。このリフローによ
り前記層間絶縁膜２７０を構成する上層のＢＰＳＧ膜の
表面は平坦化される。

【００８２】次に、通常のフォトリソグラフィー及びエ
ッチング技術を用いて、前記層間絶縁膜２７０，２１０
の夫々を順次、選択的にエッチングすることにより、バ
イポーラトランジスタＴｒのコレクタ引出領域１１０に
達する接続孔ＯＰ３，バイポーラトランジスタＴｒのエ
ミッタ引出用電極２５０及びベース引出用電極２００に
達する接続孔ＯＰ２，ＯＰ１、ＰチャネルＭＯＳＦＥＴ
Ｑｐのソース・ドレイン領域１９０に達する接続孔ＯＰ
４，ＯＰ５、ＮチャネルＭＯＳＦＥＴＱｎのソース・ド
レイン領域１８０に達する接続孔ＯＰ６，ＯＰ７を夫々
形成する。前記各接続孔を形成後、前記接続孔を通し
て、ベース引出用電極２００、エミッタ引出用電極２５
０、コレクタ引出領域１１０及び前記ソース・ドレイン
領域１８０，１９０の夫々に接続する配線層（電極）２
８０ａ〜２８０ｇを形成する。前記配線層２８０ａ〜２
８０ｇの夫々は、例えばＣＶＤ法で堆積させたタングス
テン層を通常のフォトリソグラフィー及びエッチング技
術によりパターニングすることで形成される。また、図
７には図示しないが、前記配線層は、前記層間絶縁膜２
７０，２１０に設けられた接続孔ＯＰ８，ＯＰ９を通し
て、ＰチャネルＭＯＳＦＥＴＱｐ及びＮチャネルＭＯＳ
ＦＥＴＱｎのゲート電極１３０ａ，１３０ｂにも接続さ
れる。その後、図示しないが、前記配線層（電極）２８
０ａ〜２８０ｇ上を含む基板の全面上に、酸化シリコン
膜等の絶縁膜を形成し、さらに、通常のフォトリソグラ
フィー及びエッチング技術により、第２層目の配線（例
えば、アルミニウム合金配線）が形成され、各半導体素
子間を電気的に接続する。以上の工程を施こすことによ
って、本発明のＳＯＩ構造のＢｉ−ＣＭＯＳがほぼ完成
する。（実施例４）図１０に本発明の実施例４であるＳ
ＯＩ構造の半導体集積回路装置の要部断面図を示す。同
図には、ＳＯＩ基板１１ａ上にＣＭＯＳトランジスタを
形成した例が示されている。

【００８３】前記ＳＯＩ基板１１ａは、単結晶シリコン
からなる半導体支持基板１０と、前記半導体支持基板１
０上に設けられたゲッタリング層となる多結晶シリコン
層４０と、さらにその上部に設けられた埋込絶縁膜とな
るシリコン酸化膜３０と、前記シリコン酸化膜３０上に
設けられた素子形成領域となる単結晶シリコン層２０ａ
とで構成されている。

【００８４】本実施例４の特徴点は、ゲッタリング層と
なる多結晶シリコン層４０が、絶縁層である酸化シリコ
ン層３０の下部（換言すれば、半導体支持基板１０側）
に設けられることである。上層単結晶シリコン層２０ａ
の主面には、ＣＭＯＳトランジスタを構成するｐチャネ
ルＭＯＳＦＥＴＱｐ及びｎチャネルＭＯＳＦＥＴＱｎの
夫々のゲート電極３００ａ，３００ｂがシリコン酸化膜
からなるゲート絶縁膜３１０ａ，３１０ｂを介して設け
られ、前記ゲート電極３００ａ，３００ｂの両端の前記
上層単結晶シリコン層２０ａの主面には、前記ｐチャネ
ルＭＯＳＦＥＴＱｐ及びｎチャネルＭＯＳＦＥＴＱｎの
夫々のソース・ドレイン領域３２０，３３０が形成され
ている。また、前記ｐチャネルＭＯＳＦＥＴＱｐ及びｎ
チャネルＭＯＳＦＥＴＱｎの夫々は、その底面が前記Ｓ
ＯＩ基板１１ａのシリコン酸化膜３０に達するフィール
ド絶縁膜２９０によってアイソレーションされている。

【００８５】多結晶シリコン膜４０の膜厚は上述した実
施例２と同様数千オングストロームから数μｍ程度が好
ましい。ここで、注目すべき点は、酸化シリコン膜３０
の膜厚は、素子形成領域である前記上層単結晶シリコン
層２０ａ中に入った重金属元子が埋込酸化膜３０中を拡
散して多結晶シリコン層４０に到達させるように、十分
に薄くする必要がある。本発明者は、バルクＳｉ中及び
酸化シリコン中の代表的な不純物原子の拡散係数につい
て詳細に検討した。その結果を表１及び表２に示す。表
１は、１０００℃における各不純物原子の拡散係数を示
し、表２は、９００℃における各不純物原子の拡散係数
を示している。同表１及び２から明らかなように各不純
物原子の酸化シリコンの拡散係数は、Ｓｉ中のそれに比
較してかなり遅い。これは、酸化シリコンの膜厚が厚い
場合には、各不純物原子がゲッタリング層である多結晶
シリコンに到達できないことを意味する。特に、Ｆｅ，
Ｃｕ等の重金属原子においては、この傾向が顕著であ
る。上述した検討結果を考慮して本実施例３では前記酸
化シリコン膜３０の膜厚を、重金属汚染の汚染源となる
Ｆｅ，Ｃｕ等の重金属原子においても透過可能な、概ね
１μｍ以下、より望ましくは０．５μｍ以下に設定し
た。尚、表１及び表２中のＣｕのＳｉＯ₂中の拡散係数
は、４５０℃における数値を示してある（注１，２）。
このように、ＳＯＩ構造の半導体集積回路用基板の絶縁
層を所定の膜厚まで薄く形成することによってゲッタリ
ング層を支持基板側に設けることが可能である。

【００８６】

【表１】

【００８７】

【表２】

【００８８】次に、前記ＣＭＯＳトランジスタの製造方
法を簡単に説明する。ＳＯＩ基板１１ａを形成する工程
は、上記実施例２に示したウェハ（基板）の張りあわせ
までは同一であるが、素子形成領域となる側のウェハの
薄膜化のために研削や研摩を行なう面が、実施例２とは
逆で埋込酸化膜３０側のウェハを削る点が異なってい
る。上記ウェハの研削・研摩によって、０．５〜０．１
μｍ程度のシリコン薄膜層２０ａを形成する。その後、
通常のＬＯＣＯＳ法によりフィールド酸化膜２９０を前
記シリコン薄膜層２０ａの主面に形成する。その後、上
記実施例３と同様に、ｐチャネルＭＯＳＦＥＴＱｐ及び
ｎチャネルＭＯＳＦＥＴＱｎのゲート酸化膜３１０ａ，
３１０ｂ及びゲート電極３００ａ，３００ｂを夫々形成
する。その後、前記シリコン薄膜層２０ａの主面の所定
の領域にｎ型不純物及びｐ型不純物を選択的に導入し、
ｎチャネルＭＯＳＦＥＴＱｎ及びｐチャネルＭＯＳＦＥ
ＴＱｐのソース・ドレイン領域３３０，３２０の夫々を
形成する。尚、符号３４０，３５０は、ｎ型ウェル領域
及びｐ型ウェル領域を示し、このウェル領域３４０，３
５０の夫々も上述した実施例３と同様な方法で形成する
ことができる。

【００８９】このＳＯＩ基板１１ａ上にＭＯＳＦＥＴ等
の半導体素子を形成する際であるが、上記実施例３では
半導体素子のＰＮ接合の空乏層が多結晶シリコン膜４０
に到達して接合リークを起こさないようにするため埋込
層５０ａ，５０ｂの濃度をある程度高くする必要があっ
たが、この実施例４では半導体素子形成のための単結晶
シリコン層２０ａの直下は酸化膜３０であるため、そう
した配慮が不要である。従って図１０に示したような薄
膜のＳＯＩ構造を実現するのに適している。

【００９０】もちろん実施例３に示したバイポーラデバ
イス等他のデバイスを形成することはなんら問題無い。
また、支持基板１０の材料は単結晶シリコンに限定され
ないが、デバイスの製造段階でＳＯＩ基板１１ａに加わ
る高温度の熱処理を考慮すると、前記半導体薄膜２０ａ
と同じ単結晶シリコンが望ましい。その理由は、支持基
板１０の材料に例えば多結晶シリコン等の異なる材料を
用いた場合、互いの熱膨張係数の違いにより、ＳＯＩ基
板１１ａに応力が発生し、前記半導体薄膜２０ａが歪ん
でしまう等の恐れがあるからである。

【００９１】（実施例５）図１１に本発明の実施例５で
あるＳＯＩ構造の半導体集積回路装置の要部断面図を示
す。同図には、ＳＯＩ基板１２ａ上にＣＭＯＳトランジ
スタを形成した例が示されている。

【００９２】前記ＳＯＩ基板１２ａは、高濃度欠陥層が
設けられた単結晶シリコンからなる半導体支持基板１
０’と、その上部に設けられた埋込絶縁膜となるシリコ
ン酸化膜３０と、前記シリコン酸化膜３０上に設けられ
た素子形成領域となる単結晶シリコン層２０ａとで構成
されている。その単結晶シリコン層２０ａの主面上に上
記実施例４と同様のＣＭＯＳトランジスタが形成されて
いる。

【００９３】本実施例５の特徴点は、上記実施例４のゲ
ッタリング層となる多結晶シリコン層４０の代わりに、
高濃度欠陥層が設けられた単結晶シリコンからなる半導
体支持基板１０’を用いたことにある。半導体支持基板
１０’中にはＩＧ（Intrins-ic gettering : 以下、Ｉ
Ｇと称する）層となる結晶内部欠陥が形成されており、
この結晶欠陥は半導体支持基板１０’の表面すなわち埋
込絶縁膜３０との界面まで伸びている。

【００９４】従来の通常ウェハを用いたＩＧ技術では例
えばウェハの初期酸素濃度が低いと結晶内部に形成され
る欠陥が少なく充分なＩＧ効果が得られず、初期酸素濃
度が高すぎるとウェハ表面（素子形成領域）に充分な無
欠陥層が形成されず欠陥が表面層まで伸びて、能動素子
のＰＮ接合を横切ることにより接合リークを引き起こし
て、逆に歩留を落すという問題があり、最適な結晶中の
酸素濃度，熱処理条件を決定するのが難しかった。特に
ＩＧを行なう場合の実用領域となっている中酸素濃度の
場合は、同一熱処理を施しても酸素析出量すなわち内部
欠陥量のバラツキが大きいという問題があった。それに
比べて本実施例５の場合には、支持基板１０’中の内部
欠陥がウェハ表面まで成長しても、埋込酸化膜３０があ
るため、欠陥がそれ以上成長して素子活性領域となる上
層シリコン膜２０ａにまで到達し、素子の接合を横切る
ことはない。従って充分に内部欠陥が成長する酸素濃度
及び熱処理条件を選択することができる。

【００９５】シリコン酸化膜３０の膜厚は、同様の目的
で実施例４と同じである。また素子形成領域である上層
シリコン層２０ａに形成するデバイスは実施例４と同様
任意に選択することができる。

【００９６】次にこのＳＯＩ基板１２ａの製造法の一例
を示す。まず半導体支持基板となる単結晶シリコンウェ
ハには高酸素濃度のものを用い、さらに内部欠陥の析出
核を形成するために７００℃〜８００℃で数時間の熱処
理を行なう。次にこのウェハを熱酸化し埋込酸化膜３０
を形成する。この熱酸化の際に先に形成した析出核から
内部欠陥を形成することができる。次にこのウェハを素
子活性層となる単結晶シリコンウェハと張りあわせた
後、接合強度向上のために例えば１１００℃１時間程度
の熱処理を行なう。この熱処理を酸化雰囲気中で行なえ
ば先程の内部欠陥はさらに成長しＩＧに充分なだけの欠
陥を得ることができる。その後は実施例４と同様の製造
方法であり、素子形成領域側の単結晶シリコンウェハを
所望の厚さまで薄膜化し素子を形成する。

【００９７】この実施例では工程をなるべく簡略化する
ために、埋込酸化膜３０を形成する熱処理及び接合強度
向上のための熱処理と、内部欠陥を成長させるための熱
処理を兼用したが、もちろんこれらを分けることも可能
であり、例えば通常の方法でＳＯＩウェハを形成してし
まった後にＩＧのための熱処理を行なっても良い。

【００９８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９９】即ち、絶縁膜上に半導体薄膜が形成され、
その上面近傍が素子形成領域とされている、いわゆるＳ
ＯＩ構造の半導体集積回路用基板において、素子形成領
域とゲッタリング層が近接して形成されているため、半
導体装置製造中に素子活性領域に侵入した重金属が、半
導体薄膜中を容易に拡散してゲッタリング層に到達して
ゲッターされる。従ってＳＯＩ構造の半導体集積回路用
基板を用いて形成した半導体装置の電気的信頼度の向上
や製造歩留の向上を図ることができる。

【０１００】このゲッタリング層を埋込酸化膜の上面、
即ち素子活性領域を有する半導体薄膜直下に、多結晶シ
リコンなどを用いて形成した場合には、素子活性領域と
ゲッタリング層との間にはごく薄い半導体薄膜しか存在
しないために重金属原子は特に容易にゲッタリング層に
到達してゲッターを行なうことができる。

【０１０１】また、前記半導体薄膜及びゲッタリング層
を、前記埋込酸化膜に達する溝を用いたアイソレーショ
ンによって互いに誘電分離すれば、ゲッタリング層の中
にできた接合でリークを起こすこと無く能動素子の分離
ができる。

【０１０２】ゲッタリング層を埋込酸化膜の直下、即ち
支持基板の上方に形成した場合には、埋込酸化膜により
重金属原子の拡散は多少阻害されるものの、前記埋込酸
化膜の厚さを所定の数値に設定することで、十分にゲッ
タリング効果を得ることができる。また、埋込酸化膜の
直下にゲッタリング層が存在するために従来のＥＧ法や
ＩＧ法の様にウェハ裏面やウェハ内部の中央付近にのみ
ゲッタリング層を設けた場合に比べれば比較的容易にゲ
ッタリング層に到達して前記効果を上げることができ
る。

【０１０３】また埋込酸化膜直下にゲッタリング層を形
成する方法としてまた、ゲッタリング層として多結晶シ
リコン層を用いる方法、支持基板表面まで伸びた内部欠
陥を用いる方法などがあるが、いずれの場合にも素子活
性領域に形成する素子はゲッタリング層を意識せず任意
の素子を形成できる利点がある。

【図面の簡単な説明】

【図１】本発明の実施例１であるＳＯＩ構造の半導体集
積回路用基板の要部断面図。

【図２（Ａ）】図１に示したＳＯＩ構造の半導体集積回
路用基板の製造方法を工程順に示す要部断面図。

【図２（Ｂ）】図１に示したＳＯＩ構造の半導体集積回
路用基板の製造方法を工程順に示す要部断面図。

【図２（Ｃ）】図１に示したＳＯＩ構造の半導体集積回
路用基板の製造方法を工程順に示す要部断面図。

【図２（Ｄ）】図１に示したＳＯＩ構造の半導体集積回
路用基板の製造方法を工程順に示す要部断面図。

【図３】本発明の実施例２であるＳＯＩ構造の半導体集
積回路用基板の要部断面図。

【図４（ａ）】図３に示したＳＯＩ構造の半導体集積回
路用基板の第一の製造方法を工程順に示す要部断面図。

【図４（ｂ）】図３に示したＳＯＩ構造の半導体集積回
路用基板の第一の製造方法を工程順に示す要部断面図。

【図５（ａ）】図３に示したＳＯＩ構造の半導体集積回
路用基板の第二の製造方法を工程順に示す要部断面図。

【図５（ｂ）】図３に示したＳＯＩ構造の半導体集積回
路用基板の第二の製造方法を工程順に示す要部断面図。

【図６（ａ）】図３に示したＳＯＩ構造の半導体集積回
路用基板の第三の製造方法を工程順に示す要部断面図。

【図６（ｂ）】図３に示したＳＯＩ構造の半導体集積回
路用基板の第三の製造方法を工程順に示す要部断面図。

【図７】本発明の実施例３であるＳＯＩ構造の半導体集
積回路装置の要部断面図。

【図８】図７に対応する本発明の実施例３であるＳＯＩ
構造の半導体集積回路装置の要部平面図。

【図９（ａ）】図７及び図８に示したＳＯＩ構造の半導
体集積回路装置の製造方法を工程順に示す要部断面図。

【図９（ｂ）】図７及び図８に示したＳＯＩ構造の半導
体集積回路装置の製造方法を工程順に示す要部断面図。

【図９（ｃ）】図７及び図８に示したＳＯＩ構造の半導
体集積回路装置の製造方法を工程順に示す要部断面図。

【図９（ｄ）】図７及び図８に示したＳＯＩ構造の半導
体集積回路装置の製造方法を工程順に示す要部断面図。

【図９（ｅ）】図７及び図８に示したＳＯＩ構造の半導
体集積回路装置の製造方法を工程順に示す要部断面図。

【図９（ｆ）】図７及び図８に示したＳＯＩ構造の半導
体集積回路装置の製造方法を工程順に示す要部断面図。

【図９（ｇ）】図７及び図８に示したＳＯＩ構造の半導
体集積回路装置の製造方法を工程順に示す要部断面図。

【図９（ｈ）】図７及び図８に示したＳＯＩ構造の半導
体集積回路装置の製造方法を工程順に示す要部断面図。

【図１０】本発明の実施例４であるＳＯＩ構造の半導体
集積回路装置の要部断面図。

【図１１】本発明の実施例５であるＳＯＩ構造の半導体
集積回路装置の要部断面図。

【符号の説明】

１，１０，１０’…半導体支持基板となる下層シリコン
単結晶ウェハ、２，３０…埋込絶縁膜（シリコン酸化
膜）、３ａ，４０…ゲッタリング層、３，２０，２０ａ
…素子形成層となる上層シリコン単結晶、３ｃ，１０ａ
…ＳＯＩ基板、５０ａ…高濃度Ｎ＋埋込層、５０ｂ…高
濃度Ｐ＋埋込層、６０…エピタキシャル層、６０ａ…Ｎ
型ウェル領域、６０ｂ…Ｐ型ウェル領域、７０，２９０
…フィールド絶縁膜、８０…素子分離溝、９０…酸化シ
リコン膜、１００…多結晶シリコン（埋込材料）、１１
０…Ｎ＋コレクタ引出層、１２０ａ，１２０ｂ…ゲート
酸化膜、１３０ａ，１３０ｂ…ゲート電極、１４０ａ，
１４０ｂ…酸化シリコン膜、１５０…低濃度Ｎ型半導体
領域、１６０…低濃度Ｐ型半導体領域、１７０，２４０
…サイドウォールスペーサ、１８０…高濃度Ｎ型半導体
領域、１９０…高濃度Ｐ型半導体領域、２００…ベース
引出層、２１０，２７０…層間絶縁膜、２２０…真正ベ
ース領域、２３０…外部ベース領域、２５０…エミッタ
引出層、２６０…エミッタ領域、２８０ａ…ベース電
極、２８０ｂ…エミッタ電極、２８０ｃ…コレクタ電
極、２８０ｄ，２８０ｅ…ソース・ドレイン電極、２８
０ｆ，２８０ｇ…ソース・ドレイン電極、ＮＰＮ…バイ
ポーラトランジスタ形成領域、ＰＭＯＳ…ｐチャネルＭ
ＯＳＦＥＴ形成領域、ＮＭＯＳ…ｎチャネルＭＯＳＦＥ
Ｔ形成領域、Ｑｐ…ｐチャネルＭＯＳＦＥＴ、Ｑｎ…ｎ
チャネルＭＯＳＦＥＴ、Ｔｒ…バイポーラトランジス
タ、ＯＰ１〜ＯＰ９…スルーホールである。

Claims

【特許請求の範囲】

【請求項１】半導体支持基板と、前記半導体支持基板上
に設けられた絶縁層と、前記絶縁層上に設けられ、か
つ、半導体素子が形成されるべき半導体薄膜層とを有す
る半導体集積回路用基板において、前記絶縁層と前記半
導体薄膜層との接合界面にゲッタリング層が設けられて
いることを特徴とする半導体集積回路用基板。
【請求項２】前記ゲッタリング層は、多結晶シリコン層
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路用基板。
【請求項３】前記ゲッタリング層は、前記半導体薄膜層
中に存在する重金属原子を実質的に捕獲することを特徴
とする特許請求の範囲第１項記載の半導体集積回路用基
板。
【請求項４】単結晶シリコン支持基板と、前記支持基板
上に設けられた絶縁層と、前記絶縁層上に設けられ、か
つ、半導体素子が形成されるべき単結晶シリコン薄膜層
とを有する半導体集積回路用基板において、前記支持基
板と前記絶縁層との接合界面にゲッタリング層が設けら
れていることを特徴とする半導体集積回路用基板。
【請求項５】前記ゲッタリング層は、多結晶シリコン層
であることを特徴とする特許請求の範囲第４項記載の半
導体集積回路用基板。
【請求項６】前記絶縁層の厚さは、１μｍ以下であるこ
とを特徴とする特許請求の範囲第４項記載の半導体集積
回路用基板。
【請求項７】前記ゲッタリング層は、前記単結晶シリコ
ン薄膜層中に存在する重金属原子を前記絶縁層を通して
実質的に捕獲することを特徴とする特許請求の範囲第６
項記載の半導体集積回路用基板。
【請求項８】単結晶シリコン支持基板と、前記支持基板
上に設けられた絶縁層と、前記絶縁層上に設けられ、か
つ、半導体素子が形成されるべき単結晶シリコン薄膜層
とを有する半導体集積回路用基板において、前記支持基
板中のほぼ全域にわたり高濃度欠陥層からなるゲッタリ
ング層が設けられ、前記絶縁層の厚さは、１μｍ以下で
あることを特徴とする半導体集積回路用基板。
【請求項９】前記ゲッタリング層は、前記単結晶シリコ
ン薄膜層中に存在する重金属原子を前記絶縁層を通して
実質的に捕獲することを特徴とする特許請求の範囲第８
項記載の半導体集積回路用基板。
【請求項１０】特許請求の範囲第１項記載の半導体集積
回路用基板と、前記半導体薄膜層の主表面に設けられた
ＰＮ接合を有する半導体素子とを含み、前記半導体素子
のＰＮ接合は前記ゲッタリング層と間隔をもって設けら
れていることを特徴とする半導体集積回路装置。
【請求項１１】特許請求の範囲第４項記載の半導体集積
回路用基板と、前記単結晶シリコン薄膜層の主表面に設
けられたＰＮ接合を有する半導体素子とを含むことを特
徴とする半導体集積回路装置。
【請求項１２】特許請求の範囲第８項記載の半導体集積
回路用基板と、前記単結晶シリコン薄膜層の主表面に設
けられたＰＮ接合を有する半導体素子とを含むことを特
徴とする半導体集積回路装置。
【請求項１３】半導体支持基板と、前記半導体支持基板
上に設けられた絶縁層と、前記絶縁層上に設けられた半
導体薄膜層と、前記半導体薄膜層の主表面に設けられた
ＰＮ接合を有する複数の半導体素子と、前記絶縁層と前
記半導体薄膜層との接合界面に設けられたゲッタリング
層と、前記半導体薄膜層の主表面に設けられ、かつ、前
記複数の半導体素子を互いに分離する分離溝とを有し、
前記分離溝は前記半導体薄膜層の表面から前記半導体支
持基板方向に向かって延在し、かつ、前記ゲッタリング
層を通して前記絶縁層に達していることを特徴とする半
導体集積回路装置。
【請求項１４】前記ゲッタリング層は、多結晶シリコン
層であることを特徴とする特許請求の範囲第１３項記載
の半導体集積回路装置。
【請求項１５】前記ゲッタリング層は、前記半導体薄膜
層中に存在する重金属原子を実質的に捕獲することを特
徴とする特許請求の範囲第１４項記載の半導体集積回路
装置。
【請求項１６】前記分離溝の表面は絶縁膜で覆われてい
ることを特徴とする特許請求の範囲第１３項記載の半導
体集積回路装置。
【請求項１７】前記複数の半導体素子のＰＮ接合のそれ
ぞれは前記ゲッタリング層と間隔をもって設けられてい
ることを特徴とする半導体集積回路装置。
【請求項１８】ほぼ平坦な第一主面とそれに対向する第
二主面とを有する第一半導体基板と、ほぼ平坦な第三主
面とそれに対向する第四主面とを有する第二半導体基板
とをそれぞれ準備する工程と、前記第一半導体基板の前
記第一主面上に絶縁層を形成する工程と、前記第二半導
体基板の前記第三主面上にほぼ均一な厚みを有するゲッ
タリング層を形成する工程と、前記第一半導体基板の前
記第一主面と前記第二半導体基板の前記第三主面とを接
合させる工程とを具備することを特徴とする半導体集積
回路用基板の製造方法。
【請求項１９】前記ゲッタリング層を形成する工程は、
前記第二半導体基板の前記第三主面上にほぼ均一な厚み
を有する多結晶シリコン層を形成する工程を含むことを
特徴とする特許請求の範囲第１８項記載の半導体集積回
路用基板の製造方法。
【請求項２０】特許請求の範囲第１８項記載の製造方法
によって形成された半導体集積回路用基板を準備する工
程と、前記第二半導体基板の前記第四主面側から前記第
三主面側に向かって前記第二半導体基板を所定の厚さま
で食刻することによって所定の厚さを有する半導体薄膜
層を形成する工程と、前記半導体薄膜層の主表面にＰＮ
接合を有する半導体素子を形成する工程とを具備するこ
とを特徴とする半導体集積回路装置の製造方法。