JPH0661289A - 半導体パッケージ及びこれを用いた半導体モジュール - Google Patents
半導体パッケージ及びこれを用いた半導体モジュールInfo
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- JPH0661289A JPH0661289A JP4211633A JP21163392A JPH0661289A JP H0661289 A JPH0661289 A JP H0661289A JP 4211633 A JP4211633 A JP 4211633A JP 21163392 A JP21163392 A JP 21163392A JP H0661289 A JPH0661289 A JP H0661289A
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- Japan
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- semiconductor
- semiconductor package
- semiconductor element
- lead
- electrode
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/688—Flexible insulating substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W70/415—Leadframe inner leads serving as die pads
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 この発明は、半導体パッケージの外形を小さ
くでき、基板の配線長を短くして実装面積の縮小化を図
り、処理の高速化が実現できる半導体パッケージ及びこ
れを用いた半導体モジュールを得ることを目的とする。 【構成】 半導体素子５の外周より内側の表面上には、
絶縁性テープ８を介して内部リード３が設けられてい
る。この内部リード３は、半導体素子５の中央部に２列
に配置された電極９の近傍まで引き回されており、内部
リード３と電極９とは金属細線７により結線されてい
る。また、半導体素子５はモールド樹脂１によりモール
ドされており、半導体パッケージ１Ａの短辺側の一方
に、外部リード４が設けられている。
くでき、基板の配線長を短くして実装面積の縮小化を図
り、処理の高速化が実現できる半導体パッケージ及びこ
れを用いた半導体モジュールを得ることを目的とする。 【構成】 半導体素子５の外周より内側の表面上には、
絶縁性テープ８を介して内部リード３が設けられてい
る。この内部リード３は、半導体素子５の中央部に２列
に配置された電極９の近傍まで引き回されており、内部
リード３と電極９とは金属細線７により結線されてい
る。また、半導体素子５はモールド樹脂１によりモール
ドされており、半導体パッケージ１Ａの短辺側の一方
に、外部リード４が設けられている。
Description
【０００１】
【産業上の利用分野】この発明は、半導体パッケージ及
びこの半導体パッケージを実装基板に実装した半導体モ
ジュールに関するものである。
びこの半導体パッケージを実装基板に実装した半導体モ
ジュールに関するものである。
【０００２】
【従来の技術】図８は、従来の半導体パッケージを示す
一部切り欠き斜視図である。図において、半導体素子５
は、接合剤６によってダイスパッド２上に載置されてお
り、半導体素子５上に形成された電極（図示しない）と
内部リード３とは、金属細線７により接続されている。
上記半導体素子５、内部リード３等は、モールド（封
止）樹脂１によりモールドされており、外部リード４だ
けがモールド樹脂１の外部に突出している。
一部切り欠き斜視図である。図において、半導体素子５
は、接合剤６によってダイスパッド２上に載置されてお
り、半導体素子５上に形成された電極（図示しない）と
内部リード３とは、金属細線７により接続されている。
上記半導体素子５、内部リード３等は、モールド（封
止）樹脂１によりモールドされており、外部リード４だ
けがモールド樹脂１の外部に突出している。
【０００３】
【発明が解決しようとする課題】従来の半導体パッケー
ジは上述したように構成され、大型の半導体素子を搭載
する場合、半導体パッケージ自体が大型化し、さらに基
板に実装する時にも実装面積が大きくなるという問題点
があった。さらに、大型の半導体パッケージを実装基板
に複数個搭載するような半導体モジュールでは、実装面
積の増大はさらに顕著であり、また、実装基板の配線長
も長くなるので、半導体モジュールの動作速度が遅くな
るという問題点もあった。
ジは上述したように構成され、大型の半導体素子を搭載
する場合、半導体パッケージ自体が大型化し、さらに基
板に実装する時にも実装面積が大きくなるという問題点
があった。さらに、大型の半導体パッケージを実装基板
に複数個搭載するような半導体モジュールでは、実装面
積の増大はさらに顕著であり、また、実装基板の配線長
も長くなるので、半導体モジュールの動作速度が遅くな
るという問題点もあった。
【０００４】この発明は、このような問題点を解決する
ためになされたもので、半導体パッケージの外形を小さ
くできる超高密度実装パッケージや高密度実装パッケー
ジを使用し、実装基板の配線長を短くして実装面積の縮
小化を図り、処理の高速化が実現できる半導体パッケー
ジ及び超高密度実装が可能な半導体モジュールを得るこ
とを目的とする。
ためになされたもので、半導体パッケージの外形を小さ
くできる超高密度実装パッケージや高密度実装パッケー
ジを使用し、実装基板の配線長を短くして実装面積の縮
小化を図り、処理の高速化が実現できる半導体パッケー
ジ及び超高密度実装が可能な半導体モジュールを得るこ
とを目的とする。
【０００５】
【課題を解決するための手段】この発明の請求項第１項
に係る半導体パッケージは、半導体素子の一主面の辺に
並列して複数個の電極を配設し、この電極に対応して上
記一主面上に絶縁体を介して互いに交叉しないように配
設されると共に、上記電極と電気的に接続されたその一
端が上記電極に近接して配置され、その他端が上記半導
体素子の短辺の一つに配列されて外部リードとされたリ
ードを設けたものである。
に係る半導体パッケージは、半導体素子の一主面の辺に
並列して複数個の電極を配設し、この電極に対応して上
記一主面上に絶縁体を介して互いに交叉しないように配
設されると共に、上記電極と電気的に接続されたその一
端が上記電極に近接して配置され、その他端が上記半導
体素子の短辺の一つに配列されて外部リードとされたリ
ードを設けたものである。
【０００６】また、この発明の請求項第２項に係る半導
体モジュールは、請求項第１項の半導体パッケージを、
複数個実装基板に対して垂直に実装したものである。
体モジュールは、請求項第１項の半導体パッケージを、
複数個実装基板に対して垂直に実装したものである。
【０００７】
【作用】この発明の請求項第１項においては、外部リー
ドを半導体パッケージの短辺側の一方のみに設けている
ので、半導体パッケージの大きさに対する半導体素子の
大きさの比率を大きくすることができる。
ドを半導体パッケージの短辺側の一方のみに設けている
ので、半導体パッケージの大きさに対する半導体素子の
大きさの比率を大きくすることができる。
【０００８】この発明の請求項第２項においては、半導
体パッケージの基板への実装面積効率を大きくできると
共に、基板の配線長を短くでき高速な処理速度の半導体
モジュールが得られる。
体パッケージの基板への実装面積効率を大きくできると
共に、基板の配線長を短くでき高速な処理速度の半導体
モジュールが得られる。
【０００９】
【実施例】図１は、この発明の一実施例による半導体パ
ッケージ１Ａを示す平面図である。この図では、モール
ド樹脂１の図示を省略してある。図２は、モールド樹脂
１でモールドした半導体パッケージ１Ａの平面図であ
る。なお、各図中、同一符号は同一又は相当部分を示し
ている。これらの図において、半導体素子５の外周より
内側の表面上には、絶縁性テープ８を介して内部リード
３が設けられている。この内部リード３は、半導体素子
５の中央部に２列に配設された電極９の近傍まで引き回
されており、内部リード３と電極９とは金属細線７によ
り結線されている。また、半導体素子５はモールド樹脂
１によりモールドされており、半導体パッケージ１Ａの
短辺側の一方に、外部リード４が設けられている。内部
リード３と外部リード４により、リード３Ａが構成され
ている。
ッケージ１Ａを示す平面図である。この図では、モール
ド樹脂１の図示を省略してある。図２は、モールド樹脂
１でモールドした半導体パッケージ１Ａの平面図であ
る。なお、各図中、同一符号は同一又は相当部分を示し
ている。これらの図において、半導体素子５の外周より
内側の表面上には、絶縁性テープ８を介して内部リード
３が設けられている。この内部リード３は、半導体素子
５の中央部に２列に配設された電極９の近傍まで引き回
されており、内部リード３と電極９とは金属細線７によ
り結線されている。また、半導体素子５はモールド樹脂
１によりモールドされており、半導体パッケージ１Ａの
短辺側の一方に、外部リード４が設けられている。内部
リード３と外部リード４により、リード３Ａが構成され
ている。
【００１０】上述したように構成された半導体パッケー
ジ１Ａにおいては、外部リード４が半導体パッケージの
短辺側の一方に設けられているので、半導体パッケージ
１Ａの大きさに対する半導体素子５の大きさの比率を大
きくすることができる。また、この半導体パッケージ１
Ａは、その短辺側で実装するために、より小さな基板面
積上に搭載でき、実装面積効率を向上させることができ
る。さらに、実装基板の配線長を短くすることができる
ので、処理の高速化が可能となる。
ジ１Ａにおいては、外部リード４が半導体パッケージの
短辺側の一方に設けられているので、半導体パッケージ
１Ａの大きさに対する半導体素子５の大きさの比率を大
きくすることができる。また、この半導体パッケージ１
Ａは、その短辺側で実装するために、より小さな基板面
積上に搭載でき、実装面積効率を向上させることができ
る。さらに、実装基板の配線長を短くすることができる
ので、処理の高速化が可能となる。
【００１１】なお、上述した実施例では、半導体素子５
上の電極９を半導体パッケージ１Ａの長手方向の中央部
に２列に配設したが、図３に示す半導体モジュール１Ｂ
のように、長手方向の両端に各１列の電極９Ａを配設し
てもよく、電極９Ａの配列を長手方向に複数、並列する
ことができ、上述と同様の効果を奏する。また、上述し
た実施例では、半導体素子５と内部リード３との間に
は、絶縁性テープ８を介在させる構成であったが、同じ
く図３に示すように、絶縁性テープ８の中に内部配線パ
ターン１１を組み込んだＴＡＢテープ１０を用いてもよ
く、上述と同様な効果を奏すると共に、さらに製造工程
が簡略化されるという効果を奏する。なお、ＴＡＢテー
プ１０等は、図４に示すように、電極９を半導体パッケ
ージ１Ｃの長手方向の中央部に配設した場合にも同様に
適用できる。また、図５に示すように、半導体パッケー
ジ１Ｄの長手方向に垂直な方向に電極９Ｂを並列させて
配設してもよい。
上の電極９を半導体パッケージ１Ａの長手方向の中央部
に２列に配設したが、図３に示す半導体モジュール１Ｂ
のように、長手方向の両端に各１列の電極９Ａを配設し
てもよく、電極９Ａの配列を長手方向に複数、並列する
ことができ、上述と同様の効果を奏する。また、上述し
た実施例では、半導体素子５と内部リード３との間に
は、絶縁性テープ８を介在させる構成であったが、同じ
く図３に示すように、絶縁性テープ８の中に内部配線パ
ターン１１を組み込んだＴＡＢテープ１０を用いてもよ
く、上述と同様な効果を奏すると共に、さらに製造工程
が簡略化されるという効果を奏する。なお、ＴＡＢテー
プ１０等は、図４に示すように、電極９を半導体パッケ
ージ１Ｃの長手方向の中央部に配設した場合にも同様に
適用できる。また、図５に示すように、半導体パッケー
ジ１Ｄの長手方向に垂直な方向に電極９Ｂを並列させて
配設してもよい。
【００１２】さらに、図６に示すように、半導体パッケ
ージ１Ａ、１Ｂ、１Ｃ、１Ｄの外部リード４の先端部を
外側に折り曲げ、図６に示すように多数の半導体パッケ
ージ１Ａ、１Ｂ、１Ｃ、１Ｄを実装基板１２上に垂直に
搭載して超高密度実装モジュールとすることができる。
また、図７では同一機種の半導体パッケージを用いた超
高密度モジュールを示したが、様々な性能を有する複数
のＬＳＩ半導体装置を搭載したマルチチップ半導体モジ
ュールを用いることもでき、上述と同様な効果が得られ
る。
ージ１Ａ、１Ｂ、１Ｃ、１Ｄの外部リード４の先端部を
外側に折り曲げ、図６に示すように多数の半導体パッケ
ージ１Ａ、１Ｂ、１Ｃ、１Ｄを実装基板１２上に垂直に
搭載して超高密度実装モジュールとすることができる。
また、図７では同一機種の半導体パッケージを用いた超
高密度モジュールを示したが、様々な性能を有する複数
のＬＳＩ半導体装置を搭載したマルチチップ半導体モジ
ュールを用いることもでき、上述と同様な効果が得られ
る。
【００１３】
【発明の効果】以上説明したとおり、請求項第１項に係
る発明は、矩形状の一主面を有する半導体素子と、この
半導体素子の一主面の辺に並列して配設された複数個の
電極と、この電極に対応して上記一主面上に絶縁体を介
して互いに交叉しないように配設されると共に、上記電
極と電気的に接続されたその一端が上記電極に近接して
配置され、その他端が上記半導体素子の短辺の一つに配
列されて外部リードとされたリードと、上記外部リード
を除いて上記半導体素子と、上記電極と、上記リードと
を封止する封止樹脂とを備えたので、半導体パッケージ
の大きさに対する半導体素子の大きさの比率を大きくす
ることができるという効果を奏する。
る発明は、矩形状の一主面を有する半導体素子と、この
半導体素子の一主面の辺に並列して配設された複数個の
電極と、この電極に対応して上記一主面上に絶縁体を介
して互いに交叉しないように配設されると共に、上記電
極と電気的に接続されたその一端が上記電極に近接して
配置され、その他端が上記半導体素子の短辺の一つに配
列されて外部リードとされたリードと、上記外部リード
を除いて上記半導体素子と、上記電極と、上記リードと
を封止する封止樹脂とを備えたので、半導体パッケージ
の大きさに対する半導体素子の大きさの比率を大きくす
ることができるという効果を奏する。
【００１４】請求項第２項に係る発明は、請求項第１項
記載の半導体パッケージを複数個、実装基板に対して垂
直に実装したので、半導体パッケージの基板への実装面
積効率を大きくできると共に、基板の配線長を短くでき
高速な処理速度の半導体モジュールが得られるという効
果を奏する。
記載の半導体パッケージを複数個、実装基板に対して垂
直に実装したので、半導体パッケージの基板への実装面
積効率を大きくできると共に、基板の配線長を短くでき
高速な処理速度の半導体モジュールが得られるという効
果を奏する。
【図１】この発明の一実施例による半導体パッケージを
モールド樹脂を除いて示す平面図である。
モールド樹脂を除いて示す平面図である。
【図２】この発明の一実施例による半導体パッケージを
示す平面図である。
示す平面図である。
【図３】この発明の他の実施例による半導体パッケージ
をモールド樹脂を除いて示す平面図である。
をモールド樹脂を除いて示す平面図である。
【図４】この発明のさらに他の実施例による半導体パッ
ケージをモールド樹脂を除いて示す平面図である。
ケージをモールド樹脂を除いて示す平面図である。
【図５】この発明のさらに他の実施例による半導体パッ
ケージをモールド樹脂を除いて示す平面図である。
ケージをモールド樹脂を除いて示す平面図である。
【図６】この発明の一実施例による半導体パッケージを
示す斜視図である。
示す斜視図である。
【図７】この発明の一実施例による半導体モジュールを
示す斜視図である。
示す斜視図である。
【図８】従来の半導体パッケージを示す一部切り欠き斜
視図である。
視図である。
１ モールド樹脂 １Ａ、１Ｂ、１Ｃ、１Ｄ 半導体パッケージ ３ 内部リード ３Ａ リード ４ 外部リード ５ 半導体素子 ７ 金属細線 ８ 絶縁性テープ ９、９Ａ 電極 １０ ＴＡＢテープ １１ 内部配線パターン １２ 実装基板
Claims (2)
- 【請求項１】 矩形状の一主面を有する半導体素子と、 この半導体素子の一主面の辺に並列して配設された複数
個の電極と、 この電極に対応して上記一主面上に絶縁体を介して互い
に交叉しないように配設されると共に、上記電極と電気
的に接続されたその一端が上記電極に近接して配置さ
れ、その他端が上記半導体素子の短辺の一つに配列され
て外部リードとされたリードと、 上記外部リードを除いて上記半導体素子と、上記電極
と、上記リードとを封止する封止樹脂と、 を備えた半導体パッケージ。 - 【請求項２】 請求項第１項記載の半導体パッケージを
複数個、実装基板に対して垂直に実装したことを特徴と
する半導体モジュール。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211633A JPH0661289A (ja) | 1992-08-07 | 1992-08-07 | 半導体パッケージ及びこれを用いた半導体モジュール |
| DE4239587A DE4239587A1 (de) | 1992-08-07 | 1992-11-25 | Halbleiterbaustein und mit diesem ausgestatteter Halbleitermodul |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211633A JPH0661289A (ja) | 1992-08-07 | 1992-08-07 | 半導体パッケージ及びこれを用いた半導体モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661289A true JPH0661289A (ja) | 1994-03-04 |
Family
ID=16609014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4211633A Pending JPH0661289A (ja) | 1992-08-07 | 1992-08-07 | 半導体パッケージ及びこれを用いた半導体モジュール |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0661289A (ja) |
| DE (1) | DE4239587A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163070A (en) * | 1997-06-02 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor package utilizing a flexible wiring substrate |
| US6585525B2 (en) | 2000-04-29 | 2003-07-01 | Samsung Electronics Co., Ltd. | Memory modules having conductors at edges thereof and configured to conduct signals to or from the memory modules via the respective edges |
| US11528967B2 (en) | 2018-11-22 | 2022-12-20 | Ykk Corporation | Male snap button and female snap button |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09107048A (ja) * | 1995-03-30 | 1997-04-22 | Mitsubishi Electric Corp | 半導体パッケージ |
| DE102007036048A1 (de) * | 2007-08-01 | 2009-02-05 | Siemens Ag | Anordnung mit zumindest einem Halbleiterbauelement, insbesondere einem Leistungshalbleiterbauelement zur Leistungssteuerung hoher Ströme |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975763A (en) * | 1988-03-14 | 1990-12-04 | Texas Instruments Incorporated | Edge-mounted, surface-mount package for semiconductor integrated circuit devices |
| US5025306A (en) * | 1988-08-09 | 1991-06-18 | Texas Instruments Incorporated | Assembly of semiconductor chips |
| JP2816239B2 (ja) * | 1990-06-15 | 1998-10-27 | 株式会社日立製作所 | 樹脂封止型半導体装置 |
-
1992
- 1992-08-07 JP JP4211633A patent/JPH0661289A/ja active Pending
- 1992-11-25 DE DE4239587A patent/DE4239587A1/de not_active Ceased
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163070A (en) * | 1997-06-02 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor package utilizing a flexible wiring substrate |
| US6585525B2 (en) | 2000-04-29 | 2003-07-01 | Samsung Electronics Co., Ltd. | Memory modules having conductors at edges thereof and configured to conduct signals to or from the memory modules via the respective edges |
| US11528967B2 (en) | 2018-11-22 | 2022-12-20 | Ykk Corporation | Male snap button and female snap button |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4239587A1 (de) | 1994-02-10 |
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