JPH0661342A - トレンチ素子分離膜製造方法 - Google Patents

トレンチ素子分離膜製造方法

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JPH0661342A
JPH0661342A JP5147750A JP14775093A JPH0661342A JP H0661342 A JPH0661342 A JP H0661342A JP 5147750 A JP5147750 A JP 5147750A JP 14775093 A JP14775093 A JP 14775093A JP H0661342 A JPH0661342 A JP H0661342A
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Abstract

(57)【要約】 【目的】 半導体素子の素子間隔離を遂行するフィール
ド酸化膜の形成工程として、特に半導体基板を蝕刻して
絶縁膜を基板に充入するトレンチ素子分離膜の製造方法
に関し、トレンチを形成した後、絶縁層を再充入し、平
坦化工程によりトレンチ内に素子分離膜を形成するとき
に発生する問題点を解決する。 【構成】 周辺部の幅が広い素子分離膜上に選択的に第
２ポリシリコン層１１からなる蝕刻バリア層を形成させ
ることにより、ウェハ内の均一性向上のための過度蝕刻
時に第２熱的酸化膜８が損失されることを防止し、湿式
化学蝕刻または湿式蝕刻処理時に酸化膜が損失されるの
を防止する。これにより、セル領域と周辺部の素子分離
膜の高さに差異が出ない。狭い幅の素子分離膜中央部の
間隙に因り配線間の短絡が発生する可能性を低下させ
る。周辺部地域の段差によりトランジスタの特性が劣化
したり、ゲート酸化膜が劣化するのを防止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高集積半導体素子のトレ
ンチ素子分離膜製造方法に関するもので、特に、トレン
チを形成した後、絶縁層を再充入し、平坦化工程により
トレンチ内に素子分離膜を形成するときに発生する問題
点を解決するためのトレンチ素子分離膜製造方法に関す
る。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９２−１０５５８号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】一般的なトレンチ素子分離膜形成方法
は、シリコン基板にトレンチを形成して、ＣＶＤ酸化膜
をトレンチに蒸着し、その上部面まで形成し、平坦化用
感光膜を塗布し表面を平坦化した後、エッチ−バック技
術により感光膜にＣＶＤ酸化膜が蝕刻比率が１：１の状
態で感光膜とＣＶＤ酸化膜を蝕刻して、トレンチ内にの
みＣＶＤ酸化膜を充たして素子分離膜を形成する技術を
利用してきた。
【０００４】添付した図１ないし図４を参照して上述の
従来の技術を説明すると、図１はシリコン基板１上部に
第１酸化膜２１，窒化膜２２および第１感光膜２３を順
次に形成し、第１感光膜２３の一定部分を除去して第１
感光膜２３のパターンを形成した後、第１感光膜２３が
除去された領域の窒化膜２２と第１酸化膜２１を蝕刻
し、継続してシリコン基板１を蝕刻して幅が狭いトレン
チ１０と周辺部に（トレンチ１０に比べて）幅が広いト
レンチ１０′を形成した状態の断面図である。
【０００５】図２は上記第１感光膜２３を除去した後、
露出されたトレンチ１０および１０′の壁面および底面
に第１熱的酸化膜２４を形成した後、全体構造上部に第
２酸化膜２５をシリコン基板１上部面まで覆うよう厚く
形成した状態の断面図である。
【０００６】ここで注意すべき点は、トレンチ内部の底
面および側壁で形成される第２酸化膜２５はトレンチ中
央部位で物理的に接するようになり、化学的に結合して
成長した他の部位に比べて弱いため、湿式化学洗浄（ｗ
ｅｔ ｃｈｅｍｉｃａｌ ｃｌｅａｎｉｎｇ）または湿
式蝕刻時に蝕刻比率が著しく増大するから、トレンチ上
部の第２酸化膜表面に間隙が形成されることである。
【０００７】図３は上記工程の後、第２酸化膜２５をシ
リコン基板１上部面で平坦化させるために、第２酸化膜
２５上部面に第２感光膜２６を平坦に塗布した状態の断
面図である。
【０００８】図４は上記第２感光膜２６と第２酸化膜２
５の蝕刻比率を１：１に設定した状態でエッチバック工
程により窒化膜２２上部面が露出されるまで第２感光膜
２６と第２酸化膜２５を蝕刻し、露出される窒化膜２２
およびその下部の第１酸化膜２１を窒酸溶液および弗酸
溶液で除去してトレンチ１０および１０′内部にのみ第
２酸化膜２５を残して素子分離膜２５Ａを形成した状態
の断面図であって、素子分離膜２５Ａに上記のエッチバ
ック工程と湿式蝕刻時に間隙３０が形成されたことを示
し、幅が広いトレンチ１０′に形成された素子分離膜２
５Ｂの上部面は“ｄ”程シリコン基板１上部面から段差
が形成されたことが分る。
【０００９】上記の通り、素子分離膜に間隙が生じる
と、配線間の短絡が起こる可能性が多い。さらに、上記
第２感光膜と第１ＣＶＤ酸化膜に対してエッチバック工
程時に蝕刻の均一性のために過度蝕刻を施すことによ
り、幅広のトレンチ上部面のＭＯＳトランジスタの特性
が低下する。
【００１０】さらに、素子分離膜上部に形成される配線
とシリコン基板間の寄生容量が増大して素子の高速化を
妨げる要因になる。
【００１１】従来技術の問題点を解決するため日本出願
（特願昭６２−２８９９５４号）ではＣＶＤ酸化膜を蒸
着してポリシリコンを蒸着した後、ポリシリコンを酸化
して溝を埋める方法を使用した。この日本出願の素子分
離酸化膜形成工程を図５ないし図１０を参照して説明す
ると、次の通りである。
【００１２】先ず、図５はシリコン基板１ａ上にマスク
層１ｂと第１レジスト層１ｃを形成して、所定の大きさ
にパターンした状態の断面図である。
【００１３】図６は上記パターンを用いてシリコン基板
１ａにトレンチを形成したもので、狭い幅と広い幅をそ
れぞれ有するトレンチを形成してレジスト層１ｃを除去
した断面図である。図７は上記マスク層１ｂを除去して
第１熱的酸化膜６とポリシリコン層７を順次に蒸着した
断面図である。
【００１４】図８は上記ポリシリコン層７を酸化させる
と同時にトレンチ内部を第２熱的酸化膜７′で充たした
状態の断面図である。図９は上記ポリシリコン層７を酸
化させることによる体積増加によりトレンチが第２熱的
酸化膜７′で充たされた状態で平坦化用レジスタ１ｄを
スピン塗布した状態の断面図である。
【００１５】図１０は上記レジスタ１ｄと第２熱的酸化
膜７′のエッチング速度がほとんど似た反応イオンを選
びＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎ
ｇ）によりエッチングをした状態の断面図である。
【００１６】
【発明が解決しようとする課題】しかし、上記従来の日
本特許出願の素子分離膜形成方法は、狭い幅を有するト
レンチに空隙（ｖｏｉｄ）が形成されることを防ぐこと
ができるが、広い幅を有するトレンチに過度の蝕刻に因
る段差が形成されることを防ぐことはできない。
【００１７】従って、本発明は上記従来技術の問題点を
解決するために、トレンチ内部にＣＶＤ酸化膜を予定さ
れた厚さで形成し、その上部にポリシリコン層を蒸着し
た後、このポリシリコン層を酸化させてトレンチ内部に
素子分離膜用酸化膜を形成することにより、湿式蝕刻ま
たは湿式洗浄工程で素子分離膜の上部に間隙が生じない
ようにすると共に、広い幅を有するトレンチで発生する
段差の形成を防ぐことができるトレンチ素子分離膜製造
方法を提供することにその目的がある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、トレンチ素子分離膜製造方法において、
シリコン基板上部に第１酸化膜，窒化膜，第１感光膜の
パターンを形成した後、予定された深さをもって、幅が
狭いトレンチと周辺部に幅が広いトレンチを形成する段
階と、上記形成されたトレンチの底面および壁面に第１
熱的酸化膜を形成し、全体構造上部に第２酸化膜を予定
された厚さであって、当該トレンチ内部を完全に充たさ
ないように形成する段階と、前記第２酸化膜上部に第１
ポリシリコン層を予定された厚さに形成した後、酸化工
程により当該第１ポリシリコン層を第２熱的酸化膜に成
長させて前記トレンチ内部を完全に充たすようにする段
階と、前記第２熱的酸化膜上部に第２ポリシリコン層を
予定された厚さに形成した後、全体構造上部面に第３酸
化膜を前記窒化膜から前記第２熱的酸化膜までの厚さに
塗布し、前記幅が広いトレンチに第２感光膜を塗布する
段階と、前記第２感光膜を蝕刻障壁物質として用いて前
記第３酸化膜を蝕刻する段階と、前記第２ポリシリコン
層と前記第２感光膜を除去した後、全体構造上部に第３
感光膜またはＢＰＳＧ膜を平坦に塗布する段階と、前記
第３感光膜またはＢＰＳＧ膜を蝕刻した後、前記幅が広
いトレンチにおける素子分離膜上の前記第２ポリシリコ
ン層と前記窒化膜が露出されるまで前記酸化膜をエッチ
バックする段階と、前記窒化膜と前記幅が広い素子分離
膜上の前記第２ポリシリコン層とを除去する段階とから
なり、前記幅が狭いトレンチにおいて、前記第１熱的酸
化膜、前記第２酸化膜、前記第２熱的酸化膜で充たされ
た素子分離膜が形成され、前記幅が広いトレンチにおい
て、前記第１熱的酸化膜、前記第２酸化膜、前記第２熱
的酸化膜で充たされた素子分離膜が形成されることを特
徴とする。
【００１９】
【実施例】以下、図１１ないし図１７を参照して本発明
を詳細に説明する。
【００２０】図１１はシリコン基板１上部に第１酸化膜
２，窒化膜３，第１感光膜４のパターンを形成するが、
周辺部に広い幅を有するトレンチ素子分離膜を形成する
ことができるよう第１感光膜４のパターンを形成し、シ
リコン基板１を蝕刻して多数のトレンチ１０および１
０′を０．４〜０．６μｍの深さに形成した状態の断面
図である。
【００２１】図１２は第１感光膜４のパターンを除去
し、シリコン基板１の損傷を除去するためにトレンチ１
０および１０′側面および底部に第１熱的酸化膜５を形
成し、全体構造上部に第２酸化膜６、例えば、ＴＥＯＳ
（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ），ＭＴＯ（Ｍ
ｅｄｉｕｍ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ），
ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄ
ｅ）膜を３０００〜４０００Åの厚さに蒸着して、トレ
ンチ１０および１０′内部が完全に充たされないように
した後、その上部面に沿って第１ポリシリコン層７を、
例えば、５００〜１０００Å程蒸着した状態の断面図で
ある。
【００２２】図１３は上記第１ポリシリコン層７を８５
０〜９５０℃の温度で酸化させ、第２熱的酸化膜８を形
成した後、その上部面にさらに第２ポリシリコン層１１
を、例えば５００〜１０００Å程蒸着させ、全体構造上
部面に第３酸化膜９を窒化膜３から第２熱的酸化膜８ま
での厚さＴ1 に蒸着する。次いで、幅が広いトレンチに
第２感光膜１２を塗布した状態の断面図である。
【００２３】上記の第１ポリシリコン層７を酸化させる
と、第２酸化膜６上部に第２熱的酸化膜８が形成される
が、このとき、第２熱的酸化膜８の高密度化が起こり、
トレンチ中央部でＴＥＯＳが物理的に当接する代りに、
化学的に結合した熱的酸化膜が形成されることにより、
トレンチ素子分離膜の形成工程が完了した後、湿式洗浄
や湿式蝕刻処理時に中央部が先ず蝕刻されて間隙が発生
する問題を解決することができる。
【００２４】図１４は周辺部のトレンチ１０′上部にの
み第２ポリシリコン層１１を選択的に残して置くため
に、第２感光膜１２をエッチバリアに用いて上記第３酸
化膜９をエッチバックして、セル（ｃｅｌｌ）地域と周
辺回路地域で幅が狭いトレンチの第３酸化膜９を蝕刻し
た状態の断面図である。第３酸化膜９と第２ポリシリコ
ン層１１間の蝕刻選択比は４０を超すため、過度の蝕刻
を進めて第３酸化膜９を完全に除去する。
【００２５】図１５は第２ポリシリコン層１１と第２感
光膜１２を除去し、全体構造上部に第３感光膜またはＢ
ＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）膜１４を塗布して平坦化した状態の断面図
である。このとき、十分に平坦になるようＢＰＳＧ膜１
４を３０００Å〜５０００Å位蒸着してフロー（ｆｌｏ
ｗ）させる。
【００２６】図１６は第２ポリシリコン層１１と窒化膜
３が露出されるまで蝕刻した状態の断面図である。第３
感光膜またはＢＰＳＧ膜１４を全面蝕刻（ｂｌａｎｋｅ
ｔｅｔｃｈ ｂａｃｋ）し、ＥＯＰ（ｅｎｄｏ ｏｆ
ｐｏｉｎｔ）信号が掴まれると、酸化膜蝕刻比率／感光
膜またはＢＰＳＧ膜の蝕刻比率が１〜２の条件で酸化膜
をエッチバックし、第２ポリシリコン層１１と窒化膜３
が露出してＥＯＰが検出されるときから適当に過度蝕刻
を進めて第２ポリシリコン層１１や窒化膜３上に酸化物
質が残らないようにする。このとき、第２ポリシリコン
層は広い周辺地域を過度蝕刻するとき、周辺部のトレン
チ１０′における第２熱的酸化膜８を蝕刻によって損失
しないように保護する蝕刻障壁の役割とＥＯＰ信号が掴
まれるようにする役割をする。
【００２７】図１７は窒化膜３と第２ポリシリコン層１
１を除去した状態の断面図である。第２ポリシリコン層
１１は乾式蝕刻で除去し、窒化膜３は高温Ｈ3 ＰＯ4 溶
液を用いて除去して、最終的な素子分離膜２７を形成し
た断面図である。
【００２８】
【発明の効果】本発明によれば、周辺部の幅が広い素子
分離膜ではシリコン基板上部面より低くなるおそれが多
いが、これら領域に選択的に蝕刻バリア層を形成させる
ことにより、ウェハ内の均一性向上のための過度蝕刻時
に酸化膜が損失されることを防止し、湿式化学蝕刻また
は湿式蝕刻処理時に酸化膜が損失されることを防止し
て、セル領域と周辺部の素子分離膜の高さに差異が出な
いようにし、狭い幅の素子分離膜中央部の間隙に因り配
線間の短絡が発生する可能性を低下させ、周辺部地域の
段差に因りトランジスタの特性が劣化したり、ゲート酸
化膜が劣化するのを防止することができる。
【図面の簡単な説明】
【図１】従来技術によりトレンチ素子分離膜を製造する
第１の段階を示す断面図である。
【図２】従来技術によりトレンチ素子分離膜を製造する
第２の段階を示す断面図である。
【図３】従来技術によりトレンチ素子分離膜を製造する
第３の段階を示す断面図である。
【図４】従来技術によりトレンチ素子分離膜を製造する
第４の段階を示す断面図である。
【図５】従来の他の技術によるトレンチ素子分離膜を製
造する第１の段階を示す断面図である。
【図６】従来の他の技術によるトレンチ素子分離膜を製
造する第２の段階を示す断面図である。
【図７】従来の他の技術によるトレンチ素子分離膜を製
造する第３の段階を示す断面図である。
【図８】従来の他の技術によるトレンチ素子分離膜を製
造する第４の段階を示す断面図である。
【図９】従来の他の技術によるトレンチ素子分離膜を製
造する第５の段階を示す断面図である。
【図１０】従来の他の技術によるトレンチ素子分離膜を
製造する第６の段階を示す断面図である。
【図１１】本発明によるトレンチ素子分離膜を製造する
第１の段階を示す断面図である。
【図１２】本発明によるトレンチ素子分離膜を製造する
第２の段階を示す断面図である。
【図１３】本発明によるトレンチ素子分離膜を製造する
第３の段階を示す断面図である。
【図１４】本発明によるトレンチ素子分離膜を製造する
第４の段階を示す断面図である。
【図１５】本発明によるトレンチ素子分離膜を製造する
第５の段階を示す断面図である。
【図１６】本発明によるトレンチ素子分離膜を製造する
第６の段階を示す断面図である。
【図１７】本発明によるトレンチ素子分離膜を製造する
第７の段階を示す断面図である。
【符号の説明】
１，１０ シリコン基板 １ｂ マスク層 １ｃ，１ｄ レジスト ２，２１ 第１酸化膜 ３，２２ 窒化膜 ４，２３ 第１感光膜 ５，２４ 第１熱的酸化膜 ６，２５ 第２酸化膜 ７，１１ ポリシリコン層 ７′，８ 第２熱的酸化膜 ９ 第３酸化膜 １０，１０′ トレンチ １２，２６ 第２感光膜 １４ 第３感光膜またはＢＰＳＧ膜 ２０，２０′，２５Ａ，２５Ｂ，２７ 素子分離膜 ３０ 間隙

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 トレンチ素子分離膜製造方法において、 シリコン基板上部に第１酸化膜，窒化膜，第１感光膜の
    パターンを形成した後、予定された深さをもって、幅が
    狭いトレンチと周辺部に幅が広いトレンチを形成する段
    階と、 上記形成されたトレンチの底面および壁面に第１熱的酸
    化膜を形成し、全体構造上部に第２酸化膜を予定された
    厚さであって、当該トレンチ内部を完全に充たさないよ
    うに形成する段階と、 前記第２酸化膜上部に第１ポリシリコン層を予定された
    厚さに形成した後、酸化工程により当該第１ポリシリコ
    ン層を第２熱的酸化膜に成長させて前記トレンチ内部を
    完全に充たすようにする段階と、 前記第２熱的酸化膜上部に第２ポリシリコン層を予定さ
    れた厚さに形成した後、全体構造上部面に第３酸化膜を
    前記窒化膜から前記第２熱的酸化膜までの厚さに塗布
    し、前記幅が広いトレンチに第２感光膜を塗布する段階
    と、 前記第２感光膜を蝕刻障壁物質として用いて前記第３酸
    化膜を蝕刻する段階と、 前記第２ポリシリコン層と前記第２感光膜を除去した
    後、全体構造上部に第３感光膜またはＢＰＳＧ膜を平坦
    に塗布する段階と、 前記第３感光膜またはＢＰＳＧ膜を蝕刻した後、前記幅
    が広いトレンチにおける素子分離膜上の前記第２ポリシ
    リコン層と前記窒化膜が露出されるまで前記酸化膜をエ
    ッチバックする段階と、 前記窒化膜と前記幅が広い素子分離膜上の前記第２ポリ
    シリコン層とを除去する段階とからなり、 前記幅が狭いトレンチにおいて、前記第１熱的酸化膜、
    前記第２酸化膜、前記第２熱的酸化膜で充たされた素子
    分離膜が形成され、前記幅が広いトレンチにおいて、前
    記第１熱的酸化膜、前記第２酸化膜、前記第２熱的酸化
    膜で充たされた素子分離膜が形成されることを特徴とす
    るトレンチ素子分離膜製造方法。
  2. 【請求項２】 請求項１において、 前記トレンチの深さを０．４〜０．６μｍに形成するこ
    とを特徴とするトレンチ素子分離膜製造方法。
  3. 【請求項３】 請求項１において、 前記第２酸化膜は３０００〜４０００Åの厚さで形成す
    ることを特徴とするトレンチ素子分離膜製造方法。
  4. 【請求項４】 請求項１において、 前記第１ポリシリコン層を５００〜１０００Åの厚さで
    形成することを特徴とするトレンチ素子分離膜製造方
    法。
  5. 【請求項５】 請求項１において、 前記第２ポリシリコン層を前記周辺部の幅の広いトレン
    チ上部にのみ残すために、前記狭い幅のトレンチ上部の
    前記第２ポリシリコン層上部に前記第３酸化膜を塗布
    し、前記周辺部の幅の広いトレンチ上部に前記第２感光
    膜を塗布した後、前記第２感光膜を蝕刻障壁として用い
    て前記第３酸化膜をエッチバックして露出される第２ポ
    リシリコン層を蝕刻することを特徴とするトレンチ素子
    分離膜製造方法。
JP5147750A 1992-06-18 1993-06-18 トレンチ素子分離膜製造方法 Expired - Fee Related JPH0779132B2 (ja)

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KR1992-10558 1992-06-18

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JPH0779132B2 JPH0779132B2 (ja) 1995-08-23

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100428805B1 (ko) * 2001-08-09 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
CN113410130A (zh) * 2021-06-15 2021-09-17 西安微电子技术研究所 一种沟槽填充介质后的平坦化回刻方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2717306B1 (fr) * 1994-03-11 1996-07-19 Maryse Paoli Procédé d'isolement de zones actives d'un substrat semi-conducteur par tranchées peu profondes, notamment étroites, et dispositif correspondant.
DE19538005A1 (de) * 1995-10-12 1997-04-17 Fraunhofer Ges Forschung Verfahren zum Erzeugen einer Grabenisolation in einem Substrat
US5872052A (en) 1996-02-12 1999-02-16 Micron Technology, Inc. Planarization using plasma oxidized amorphous silicon
US5923991A (en) * 1996-11-05 1999-07-13 International Business Machines Corporation Methods to prevent divot formation in shallow trench isolation areas
KR19980034610A (ko) * 1996-11-08 1998-08-05 문정환 반도체장치의 소자격리방법
US5721172A (en) * 1996-12-02 1998-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned polish stop layer hard masking method for forming planarized aperture fill layers
DE19719165A1 (de) * 1997-05-06 1998-11-12 Siemens Ag Halbleiterbauelement
US6136664A (en) * 1997-08-07 2000-10-24 International Business Machines Corporation Filling of high aspect ratio trench isolation
US7157385B2 (en) * 2003-09-05 2007-01-02 Micron Technology, Inc. Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry
US6479368B1 (en) 1998-03-02 2002-11-12 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device having a shallow trench isolating region
US6117740A (en) * 1998-04-07 2000-09-12 Vanguard International Semiconductor Corporation Method of forming a shallow trench isolation by using PE-oxide and PE-nitride multi-layer
KR100292616B1 (ko) 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
US6461932B1 (en) * 1998-12-14 2002-10-08 National Semiconductor Corporation Semiconductor trench isolation process that utilizes smoothening layer
US6204149B1 (en) * 1999-05-26 2001-03-20 Micron Technology, Inc. Methods of forming polished material and methods of forming isolation regions
JP2000349249A (ja) 1999-06-08 2000-12-15 Oki Electric Ind Co Ltd 半導体記憶装置の製造方法
US6300219B1 (en) * 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
JP2001085516A (ja) 1999-09-10 2001-03-30 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR100338767B1 (ko) 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
US6300220B1 (en) * 2000-01-06 2001-10-09 National Semiconductor Corporation Process for fabricating isolation structure for IC featuring grown and buried field oxide
US7125815B2 (en) * 2003-07-07 2006-10-24 Micron Technology, Inc. Methods of forming a phosphorous doped silicon dioxide comprising layer
US7053010B2 (en) * 2004-03-22 2006-05-30 Micron Technology, Inc. Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells
US7235459B2 (en) * 2004-08-31 2007-06-26 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry
US7217634B2 (en) * 2005-02-17 2007-05-15 Micron Technology, Inc. Methods of forming integrated circuitry
US7510966B2 (en) * 2005-03-07 2009-03-31 Micron Technology, Inc. Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines
US8012847B2 (en) * 2005-04-01 2011-09-06 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
US7552280B1 (en) 2006-06-28 2009-06-23 Emc Corporation Asymmetrically interleaving access to redundant storage devices
US8105956B2 (en) * 2009-10-20 2012-01-31 Micron Technology, Inc. Methods of forming silicon oxides and methods of forming interlevel dielectrics

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58223346A (ja) * 1982-06-22 1983-12-24 Fujitsu Ltd 素子分離領域の形成方法
JPS59191351A (ja) * 1983-04-13 1984-10-30 Mitsubishi Electric Corp 半導体装置における素子間分離酸化膜の形成方法
JPS61256649A (ja) * 1985-05-09 1986-11-14 Nec Corp 素子分離領域の形成方法
JPS63112831A (ja) * 1986-10-28 1988-05-17 Canon Inc 光学系駆動装置
JPS63144540A (ja) * 1986-12-09 1988-06-16 Toshiba Corp 半導体装置の製造方法
JPH0216752A (ja) * 1988-07-05 1990-01-19 Matsushita Electric Ind Co Ltd 半導体装置
US5190889A (en) * 1991-12-09 1993-03-02 Motorola, Inc. Method of forming trench isolation structure with germanium silicate filling

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100428805B1 (ko) * 2001-08-09 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
CN113410130A (zh) * 2021-06-15 2021-09-17 西安微电子技术研究所 一种沟槽填充介质后的平坦化回刻方法

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