JPH0661966A - ディジタルスタッフ制御回路 - Google Patents
ディジタルスタッフ制御回路Info
- Publication number
- JPH0661966A JPH0661966A JP4209347A JP20934792A JPH0661966A JP H0661966 A JPH0661966 A JP H0661966A JP 4209347 A JP4209347 A JP 4209347A JP 20934792 A JP20934792 A JP 20934792A JP H0661966 A JPH0661966 A JP H0661966A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- counter
- memory
- output
- Prior art date
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】本発明はディジタル伝送のディジタルスタッフ
制御回路に関し、各種のジッタを減少させ、伝送回線の
高い品質を維持することのできるディジタルスタッフ制
御回路を実現することを目的とする。 【構成】入力データを一時書き込んでおくメモリ１０
と、入力クロックからメモリ１０への書き込みパルスを
作成する書込カウンタ２０と、出力クロックからフレー
ムパルスとデータが必要なときだけクロックを発生させ
る歯抜けクロックとを作成するタイミング信号発生回路
３０と、タイミング信号発生回路３０の発生する歯抜け
クロックから、メモリ１０に書き込まれたデータを読み
出す読み出しパルスを作成する読出カウンタ４０と、書
込カウンタ２０の出力と、読出カウンタ４０の出力の減
算を行う減算回路５０と、減算回路５０の出力からスタ
ッフビット挿入の要否を判定する判定回路６０を備え構
成する。
制御回路に関し、各種のジッタを減少させ、伝送回線の
高い品質を維持することのできるディジタルスタッフ制
御回路を実現することを目的とする。 【構成】入力データを一時書き込んでおくメモリ１０
と、入力クロックからメモリ１０への書き込みパルスを
作成する書込カウンタ２０と、出力クロックからフレー
ムパルスとデータが必要なときだけクロックを発生させ
る歯抜けクロックとを作成するタイミング信号発生回路
３０と、タイミング信号発生回路３０の発生する歯抜け
クロックから、メモリ１０に書き込まれたデータを読み
出す読み出しパルスを作成する読出カウンタ４０と、書
込カウンタ２０の出力と、読出カウンタ４０の出力の減
算を行う減算回路５０と、減算回路５０の出力からスタ
ッフビット挿入の要否を判定する判定回路６０を備え構
成する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル通信のディジ
タルスタッフ制御回路に関する。近年、ディジタル通信
として新同期網と呼ばれる通信方式が採用されるように
なってきている。
タルスタッフ制御回路に関する。近年、ディジタル通信
として新同期網と呼ばれる通信方式が採用されるように
なってきている。
【０００２】図８はフレームフォーマットの例を説明す
る図である。図は４本のデータを多重する例であり、一
定のタイミングで付加ビットを挿入し、さらにスタッフ
ビットを挿入している。
る図である。図は４本のデータを多重する例であり、一
定のタイミングで付加ビットを挿入し、さらにスタッフ
ビットを挿入している。
【０００３】付加ビットは回線監視や、制御のために使
用するビットであり、スタッフビットは周波数整合のた
めに挿入するものである。また、ここで使用する付加ビ
ットは数バイトの連続する情報であってその間はデータ
の挿入は行えない。そのため、スタッフビット挿入の要
否を判定する回路に大きな影響を与えることになり、適
正なスタッフビットの挿入が行えなくなってしまい、デ
ータが本来あるべき位置からの微小な位相ズレであるジ
ッタ量が増大し、回線品質を劣化させる。
用するビットであり、スタッフビットは周波数整合のた
めに挿入するものである。また、ここで使用する付加ビ
ットは数バイトの連続する情報であってその間はデータ
の挿入は行えない。そのため、スタッフビット挿入の要
否を判定する回路に大きな影響を与えることになり、適
正なスタッフビットの挿入が行えなくなってしまい、デ
ータが本来あるべき位置からの微小な位相ズレであるジ
ッタ量が増大し、回線品質を劣化させる。
【０００４】かかる、ジッタを抑圧し、回線品質を高め
ることのできるスタッフ制御回路が要求されている。
ることのできるスタッフ制御回路が要求されている。
【０００５】
【従来の技術】図９は従来例を説明するブロック図を示
す。図中の１０はメモリ、１０Ａは多重回路、２０は書
込カウンタ、３０はタイミング信号発生回路、４０は読
出カウンタ、９０ＡはＡＮＤ回路、９０ＢはＳ−Ｒラッ
チ回路である。
す。図中の１０はメモリ、１０Ａは多重回路、２０は書
込カウンタ、３０はタイミング信号発生回路、４０は読
出カウンタ、９０ＡはＡＮＤ回路、９０ＢはＳ−Ｒラッ
チ回路である。
【０００６】この回路で、書込カウンタ２０は入力クロ
ックをカウントすることにより、メモリ１０への書き込
みパルス２ａと特定のメモリ１０に対する位相信号２ｂ
を発生する。タイミング信号発生回路３０は出力クロッ
クから各種タイミング信号３ａとデータの必要な部分の
みにクロックがある歯抜けクロック３ｂを発生する。
ックをカウントすることにより、メモリ１０への書き込
みパルス２ａと特定のメモリ１０に対する位相信号２ｂ
を発生する。タイミング信号発生回路３０は出力クロッ
クから各種タイミング信号３ａとデータの必要な部分の
みにクロックがある歯抜けクロック３ｂを発生する。
【０００７】読出カウンタ４０は読み出しパルス４ａと
特定のメモリ１０に対する位相信号４ｂを発生し、入力
データ１ａを書き込みパルス２ａでメモリ１０に保持し
ておき、読み出しパルス４ａで出力データ１ｂとして出
力する。多重回路１０Ａはタイミング信号３ａにより、
メモリ１０からの出力データ１ｂと付加ビット１ｃを多
重し、出力データ１ｄを作成する。
特定のメモリ１０に対する位相信号４ｂを発生し、入力
データ１ａを書き込みパルス２ａでメモリ１０に保持し
ておき、読み出しパルス４ａで出力データ１ｂとして出
力する。多重回路１０Ａはタイミング信号３ａにより、
メモリ１０からの出力データ１ｂと付加ビット１ｃを多
重し、出力データ１ｄを作成する。
【０００８】また、ＡＮＤ回路９０Ａは書き込みの特定
の位相信号２ｂと読み出しの特定の位相信号４ｂの重な
りを検出したとき検出パルス９ａを出力し、Ｓ−Ｒラッ
チ回路９０Ｂは検出パルス９ａを保持しておき、フレー
ム信号発生回路３０にスタッフビットの挿入を要求する
信号９ｂを入力して、歯抜けクロック３ｂを制御して、
スタッフビットの挿入を行うよう制御する。スタッフビ
ットの挿入を行った場合には、Ｓ−Ｒラッチ回路をクリ
アする信号３ｃを出力する。
の位相信号２ｂと読み出しの特定の位相信号４ｂの重な
りを検出したとき検出パルス９ａを出力し、Ｓ−Ｒラッ
チ回路９０Ｂは検出パルス９ａを保持しておき、フレー
ム信号発生回路３０にスタッフビットの挿入を要求する
信号９ｂを入力して、歯抜けクロック３ｂを制御して、
スタッフビットの挿入を行うよう制御する。スタッフビ
ットの挿入を行った場合には、Ｓ−Ｒラッチ回路をクリ
アする信号３ｃを出力する。
【０００９】このような動作でスタッフビットの挿入を
行い、スタッフされているかどうかは、図８で説明した
付加ビットの一部を使用して表示している。図１０は従
来例のスタッフ制御動作を説明する図である。図は図９
に示すメモリ１０内での位相状態を示すものであり、横
軸が時間の経過ｔ、縦軸が位相の進み／遅れの大きさを
示し、点線はスタッフビット挿入の判定基準を示す。
行い、スタッフされているかどうかは、図８で説明した
付加ビットの一部を使用して表示している。図１０は従
来例のスタッフ制御動作を説明する図である。図は図９
に示すメモリ１０内での位相状態を示すものであり、横
軸が時間の経過ｔ、縦軸が位相の進み／遅れの大きさを
示し、点線はスタッフビット挿入の判定基準を示す。
【００１０】書き込みパルスと読み出しパルスの周波数
の差により位相は緩やかに変化し、判定基準を超えた場
合にはスタッフビットを挿入し位相を戻す。図の矢印
は、図８で説明したように、スタッフビットを挿入する
位置はフレームの中で決まっているので、判定基準を超
えた場合、直ちに、スタッフビットの挿入を行うのでは
なく、スタッフビットのタイミングがくるまで待ち、そ
の位置で挿入を行う。
の差により位相は緩やかに変化し、判定基準を超えた場
合にはスタッフビットを挿入し位相を戻す。図の矢印
は、図８で説明したように、スタッフビットを挿入する
位置はフレームの中で決まっているので、判定基準を超
えた場合、直ちに、スタッフビットの挿入を行うのでは
なく、スタッフビットのタイミングがくるまで待ち、そ
の位置で挿入を行う。
【００１１】
【発明が解決しようとする課題】上述の従来例において
は、メモリ段数とフレームの形状には関係なく、メモリ
の特定位相に対して、付加ビット挿入のためのクロック
の歯抜けは非同期に発生するので、各判定時点での付加
ビット挿入の影響は一定していない。
は、メモリ段数とフレームの形状には関係なく、メモリ
の特定位相に対して、付加ビット挿入のためのクロック
の歯抜けは非同期に発生するので、各判定時点での付加
ビット挿入の影響は一定していない。
【００１２】このため、図１０で示したような、短い時
間だけ判定基準を超えるフレーム形式では、検出が不規
則になり、待ち合わせジッタが大きくなり、発生周期も
ランダムなものとなってしまう。
間だけ判定基準を超えるフレーム形式では、検出が不規
則になり、待ち合わせジッタが大きくなり、発生周期も
ランダムなものとなってしまう。
【００１３】また、スタッフを行うかどうかを表示する
のに付加ビットの一部を使用するので、スタッフを行う
ことを決めてから、実際にスタッフを行うまで一定の時
間が必要になるが、その間に次のフレームでスタッフす
るか否かの検出は始まっているので、２回連続でスタッ
フビットの挿入が行われがちである。そうなると、位相
が必要以上に戻ることとなり、次のスタッフビットの挿
入までの時間が長くなり、スタッフジッタは振幅が大き
く周期も長くなってしまう。
のに付加ビットの一部を使用するので、スタッフを行う
ことを決めてから、実際にスタッフを行うまで一定の時
間が必要になるが、その間に次のフレームでスタッフす
るか否かの検出は始まっているので、２回連続でスタッ
フビットの挿入が行われがちである。そうなると、位相
が必要以上に戻ることとなり、次のスタッフビットの挿
入までの時間が長くなり、スタッフジッタは振幅が大き
く周期も長くなってしまう。
【００１４】さらに、このデータの受信側では、付加ビ
ットとスタッフビットを除いた後、位相同期ループ（以
下ＰＬＬと称する）回路でクロックを再生して、メモリ
を通してデータを出力しているが、ＰＬＬ回路はローパ
スフィルタの特性をもっていることから、付加ビットに
よるジッタは繰り返し周波数が短いので充分抑圧できる
が、待ち合わせジッタとスタッフジッタが、振幅が大き
く、繰り返し周波数が長いものになると、充分な抑圧が
できず、出力信号に残ってしまい、回線品質を低下させ
る原因となる。
ットとスタッフビットを除いた後、位相同期ループ（以
下ＰＬＬと称する）回路でクロックを再生して、メモリ
を通してデータを出力しているが、ＰＬＬ回路はローパ
スフィルタの特性をもっていることから、付加ビットに
よるジッタは繰り返し周波数が短いので充分抑圧できる
が、待ち合わせジッタとスタッフジッタが、振幅が大き
く、繰り返し周波数が長いものになると、充分な抑圧が
できず、出力信号に残ってしまい、回線品質を低下させ
る原因となる。
【００１５】本発明は振幅が大きくランダムな周期をも
つ待ち合わせジッタや、スタッフを連続して行うことに
よる振幅が大きく繰り返し周期の長いジッタを減少さ
せ、伝送回線の高い品質を維持することのできるディジ
タルスタッフ制御回路を実現しようとする。
つ待ち合わせジッタや、スタッフを連続して行うことに
よる振幅が大きく繰り返し周期の長いジッタを減少さ
せ、伝送回線の高い品質を維持することのできるディジ
タルスタッフ制御回路を実現しようとする。
【００１６】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１００はディジタルス
タッフ制御回路であり、１０Ａは第１のクロック周波数
ｆ１の複数Ｎ本のデータに付加ビットをつけて、第２の
クロック周波数ｆ２の信号に多重する多重回路であり、
１０は入力データを一時書き込んでおくメモリであり、
２０は周波数が第１のクロック周波数ｆ１の入力クロッ
クからメモリ１０への書き込みパルスを作成する書込カ
ウンタであり、３０は周波数が第２のクロック周波数ｆ
２の出力クロックからフレームパルスとデータが必要な
ときだけクロックを発生させる歯抜けクロックとを作成
するタイミング信号発生回路であり、４０はタイミング
信号発生回路３０の発生する歯抜けクロックから、メモ
リ１０に書き込まれたデータを読み出す読み出しパルス
を作成する読出カウンタである。
明するブロック図である。図中の１００はディジタルス
タッフ制御回路であり、１０Ａは第１のクロック周波数
ｆ１の複数Ｎ本のデータに付加ビットをつけて、第２の
クロック周波数ｆ２の信号に多重する多重回路であり、
１０は入力データを一時書き込んでおくメモリであり、
２０は周波数が第１のクロック周波数ｆ１の入力クロッ
クからメモリ１０への書き込みパルスを作成する書込カ
ウンタであり、３０は周波数が第２のクロック周波数ｆ
２の出力クロックからフレームパルスとデータが必要な
ときだけクロックを発生させる歯抜けクロックとを作成
するタイミング信号発生回路であり、４０はタイミング
信号発生回路３０の発生する歯抜けクロックから、メモ
リ１０に書き込まれたデータを読み出す読み出しパルス
を作成する読出カウンタである。
【００１７】また、５０は書込カウンタ２０の出力と、
読出カウンタ４０の出力の減算を行う減算回路であり、
６０は減算回路５０の出力からスタッフビットの挿入の
要否を判定する判定回路であり、メモリ１０の書き込み
の位相を示す書込カウンタ２０のカウント値とメモリ１
０の読み出しの位相を示す読出カウンタ４０のカウント
値との減算を減算回路５０で行いその結果を判定回路６
０に入力し、位相差が所定の値より小さいと判定された
場合にはタイミング信号発生回路３０を制御してスタッ
フビットの挿入を行う。
読出カウンタ４０の出力の減算を行う減算回路であり、
６０は減算回路５０の出力からスタッフビットの挿入の
要否を判定する判定回路であり、メモリ１０の書き込み
の位相を示す書込カウンタ２０のカウント値とメモリ１
０の読み出しの位相を示す読出カウンタ４０のカウント
値との減算を減算回路５０で行いその結果を判定回路６
０に入力し、位相差が所定の値より小さいと判定された
場合にはタイミング信号発生回路３０を制御してスタッ
フビットの挿入を行う。
【００１８】
【作用】図において、書込カウンタ２０で入力クロック
からメモリ書き込み用の書き込みパルスを発生させると
ともに、メモリ１０の書き込み位相を示すカウンタ値を
出力し、減算回路５０の一方の端子に入力する。
からメモリ書き込み用の書き込みパルスを発生させると
ともに、メモリ１０の書き込み位相を示すカウンタ値を
出力し、減算回路５０の一方の端子に入力する。
【００１９】タイミング信号発生回路３０は出力クロッ
クからフレーム作成のためのフレームタイミング信号、
メモリ読み出し用の歯抜けクロックを作成し、読出カウ
ンタ４０に入力する。
クからフレーム作成のためのフレームタイミング信号、
メモリ読み出し用の歯抜けクロックを作成し、読出カウ
ンタ４０に入力する。
【００２０】読出カウンタ４０では、歯抜けクロックか
らメモリ読み出し用のパルスとメモリ１０の読み出し位
相を示すカウンタ値を出力し、減算回路５０の他方の端
子に入力する。
らメモリ読み出し用のパルスとメモリ１０の読み出し位
相を示すカウンタ値を出力し、減算回路５０の他方の端
子に入力する。
【００２１】入力データはメモリ１０に書き込みパルス
で書き込まれ、読み出しパルスにより読み出され、多重
回路１０Ａでメモリ１０から出力したデータと付加ビッ
トとをタイミング信号により多重して出力データとして
出力する。
で書き込まれ、読み出しパルスにより読み出され、多重
回路１０Ａでメモリ１０から出力したデータと付加ビッ
トとをタイミング信号により多重して出力データとして
出力する。
【００２２】減算回路５０は書き込み位相を示すカウン
タ値と、読み出し位相を示すカウンタ値との減算を行
い、その結果を判定回路６０に入力し、位相差が所定の
値より小さいことを検出した場合には、スタッフを行う
制御信号を出力し、タイミング信号発生回路３０は歯抜
けクロックを制御してスタッフビットの挿入を行うか否
かを制御する。このような動作により、ジッタを抑圧
し、回線品質を高めることが可能となる。
タ値と、読み出し位相を示すカウンタ値との減算を行
い、その結果を判定回路６０に入力し、位相差が所定の
値より小さいことを検出した場合には、スタッフを行う
制御信号を出力し、タイミング信号発生回路３０は歯抜
けクロックを制御してスタッフビットの挿入を行うか否
かを制御する。このような動作により、ジッタを抑圧
し、回線品質を高めることが可能となる。
【００２３】
【実施例】図２は本発明の信号の流れを説明する図であ
る。図２の構成は原理図の構成にＦＦ回路２０Ａを加え
たものである。
る。図２の構成は原理図の構成にＦＦ回路２０Ａを加え
たものである。
【００２４】図において、入力クロックで書込カウンタ
２０を回して、書き込みパルス２ａとメモリ１０の位相
を示す位相信号２ｂを発生する。タイミング信号発生回
路３０は出力クロックから各種タイミング信号３ａとデ
ータの必要な部分のみにクロックがある歯抜けクロック
３ｂを発生し、読出カウンタ４０は読み出しパルス４ａ
とメモリ１０の位相を示す位相信号４ｂを発生する。
２０を回して、書き込みパルス２ａとメモリ１０の位相
を示す位相信号２ｂを発生する。タイミング信号発生回
路３０は出力クロックから各種タイミング信号３ａとデ
ータの必要な部分のみにクロックがある歯抜けクロック
３ｂを発生し、読出カウンタ４０は読み出しパルス４ａ
とメモリ１０の位相を示す位相信号４ｂを発生する。
【００２５】入力データ１ａを書き込みパルス２ａでメ
モリ１０上に保持しておき、読み出しパルス４ａで出力
データ１ｂを出力する。多重回路１０Ａはタイミング信
号３ａにより、メモリ１０からの出力データ１ｂと付加
ビット１ｃを多重し、出力データ１ｄを作成する。
モリ１０上に保持しておき、読み出しパルス４ａで出力
データ１ｂを出力する。多重回路１０Ａはタイミング信
号３ａにより、メモリ１０からの出力データ１ｂと付加
ビット１ｃを多重し、出力データ１ｄを作成する。
【００２６】また、入力クロックと出力クロックは非同
期であるので、書込カウンタ２０のカウント値をＦＦ回
路２０Ａで出力クロックに同期させ位相信号２ｃとして
出力する。
期であるので、書込カウンタ２０のカウント値をＦＦ回
路２０Ａで出力クロックに同期させ位相信号２ｃとして
出力する。
【００２７】減算回路５０はタイミング信号発生回路３
０から特定タイミング信号３ｄが入力されたときの、Ｆ
Ｆ回路２０Ａの出力する位相信号２ｃと読出カウンタ４
０の出力する位相信号４ｂとの減算を行い、その差を信
号５ａとして出力する。
０から特定タイミング信号３ｄが入力されたときの、Ｆ
Ｆ回路２０Ａの出力する位相信号２ｃと読出カウンタ４
０の出力する位相信号４ｂとの減算を行い、その差を信
号５ａとして出力する。
【００２８】判定回路６０はこの信号５ａが予め設定し
た値より大きいか否かを判定し、小さい場合には、スタ
ッフ制御を行う制御信号６ａを出力し、タイミング信号
発生回路３０を制御して、スタッフビットの挿入を行
う。
た値より大きいか否かを判定し、小さい場合には、スタ
ッフ制御を行う制御信号６ａを出力し、タイミング信号
発生回路３０を制御して、スタッフビットの挿入を行
う。
【００２９】図３は本発明の実施例を説明する図であ
る。図は３本の入力データ１〜３を多重する例であり、
図中の１０１〜１０３はディジタルスタッフ制御回路、
１１〜１ｎはＦＦ回路（図中ＭＭと示す）により構成し
たメモリ、１０Ａは多重回路（図中ＭＵＸと示す）、１
０Ｂはｎ：１セレクタ（図中ＳＥＬと示す）、２１、４
１はループカウンタ（図中ＬＣと示す）、２２、４２は
エンコーダ（図中ＥＮＣと示す）、２３はＦＦ回路（図
中ＦＦと示す）、３０はタイミング信号発生回路（図中
ＴＭＧと示す）、５０は減算回路（図中ＳＵＢと示
す）、６０は判定回路（図中ＤＥＴ）と示す。
る。図は３本の入力データ１〜３を多重する例であり、
図中の１０１〜１０３はディジタルスタッフ制御回路、
１１〜１ｎはＦＦ回路（図中ＭＭと示す）により構成し
たメモリ、１０Ａは多重回路（図中ＭＵＸと示す）、１
０Ｂはｎ：１セレクタ（図中ＳＥＬと示す）、２１、４
１はループカウンタ（図中ＬＣと示す）、２２、４２は
エンコーダ（図中ＥＮＣと示す）、２３はＦＦ回路（図
中ＦＦと示す）、３０はタイミング信号発生回路（図中
ＴＭＧと示す）、５０は減算回路（図中ＳＵＢと示
す）、６０は判定回路（図中ＤＥＴ）と示す。
【００３０】ここで、書き込みパルスの作成はループカ
ウンタ２１にて行い、メモリ１１〜１ｎの位相を示すた
めにエンコーダ２２で、ｎ本のパルスから２進数に変換
している。原理図で説明したメモリ１０としてはメモリ
１１〜１ｎとｎ：１セレクタ１０Ｂから構成している。
ウンタ２１にて行い、メモリ１１〜１ｎの位相を示すた
めにエンコーダ２２で、ｎ本のパルスから２進数に変換
している。原理図で説明したメモリ１０としてはメモリ
１１〜１ｎとｎ：１セレクタ１０Ｂから構成している。
【００３１】ＦＦ回路２３はクロック乗り換えのための
ものであり、ｍ個のＦＦ回路から構成しており、減算回
路５０は通常の減算ではなく、書き込みパルスと読み出
しパルスの位相差から位相余裕度を示す数値を出力す
る。この数値を判定回路６０に入力し、位相差が予め定
められた値より小さい場合には、スタッフビットの挿入
を行うようにタイミング信号発生回路３０を制御する。
ものであり、ｍ個のＦＦ回路から構成しており、減算回
路５０は通常の減算ではなく、書き込みパルスと読み出
しパルスの位相差から位相余裕度を示す数値を出力す
る。この数値を判定回路６０に入力し、位相差が予め定
められた値より小さい場合には、スタッフビットの挿入
を行うようにタイミング信号発生回路３０を制御する。
【００３２】図３に示す実施例では、書き込みパルス、
読み出しパルスの発生にエンコーダ２２、４２を使用し
ているが、これを２進カウンタとし、メモリ側への信号
に２進から順序パルスに変換するデコーダを使用するこ
ともできる。また、書き込みパルス、読み出しパルスの
発生にループカウンタ２１、４１を使用し、エンコーダ
２２、４２を削除し、減算回路５０を順序パルスから位
相余裕度を求めるように構成することも可能である。
読み出しパルスの発生にエンコーダ２２、４２を使用し
ているが、これを２進カウンタとし、メモリ側への信号
に２進から順序パルスに変換するデコーダを使用するこ
ともできる。また、書き込みパルス、読み出しパルスの
発生にループカウンタ２１、４１を使用し、エンコーダ
２２、４２を削除し、減算回路５０を順序パルスから位
相余裕度を求めるように構成することも可能である。
【００３３】図４は本発明の実施例のスタッフ制御動作
を説明する図である。図中の細い矢印はスタッフビット
の挿入の要否を判定するタイミングであり、太い矢印は
スタッフビットの挿入を行ったことを示す。このように
本発明では判定タイミングがデータフレームの特定点と
なっているので、付加ビット挿入によるクロックの歯抜
けの影響は毎回同じであり、各回の判定はメモリの位相
の進み遅れを正確に反映することができ、適切なスタッ
フビットの挿入を行える。このような動作からスタッフ
ビット挿入による待ち合わせジッタは振幅が小さくほぼ
均等に発生することになる。
を説明する図である。図中の細い矢印はスタッフビット
の挿入の要否を判定するタイミングであり、太い矢印は
スタッフビットの挿入を行ったことを示す。このように
本発明では判定タイミングがデータフレームの特定点と
なっているので、付加ビット挿入によるクロックの歯抜
けの影響は毎回同じであり、各回の判定はメモリの位相
の進み遅れを正確に反映することができ、適切なスタッ
フビットの挿入を行える。このような動作からスタッフ
ビット挿入による待ち合わせジッタは振幅が小さくほぼ
均等に発生することになる。
【００３４】したがって、受信側ではＰＬＬ回路のクロ
ック再生において、ローパスフィルタの効果でジッタを
十分抑圧することが可能となる。図５は本発明の実施例
の減算処理を説明する図である。図において、横方向が
書き込みパルスの位相（Ｗと示す）を示し、縦方向が読
み出しパルスの位相（Ｒと示す）を示す。
ック再生において、ローパスフィルタの効果でジッタを
十分抑圧することが可能となる。図５は本発明の実施例
の減算処理を説明する図である。図において、横方向が
書き込みパルスの位相（Ｗと示す）を示し、縦方向が読
み出しパルスの位相（Ｒと示す）を示す。
【００３５】ここで、例えばＷ＝０、Ｒ＝０の場合、位
相余裕度は０となる。また、Ｗ＝１、Ｒ＝０の場合、位
相余裕度は１となる。逆に、Ｗ＝０、Ｒ＝１の場合、位
相余裕度は最大のｎ−１となる。
相余裕度は０となる。また、Ｗ＝１、Ｒ＝０の場合、位
相余裕度は１となる。逆に、Ｗ＝０、Ｒ＝１の場合、位
相余裕度は最大のｎ−１となる。
【００３６】図６は本発明のその他の実施例を説明する
図（１）である。図は４本の入力データ１〜４を多重す
る例であり、図中の１０１〜１０４はディジタルスタッ
フ制御回路であり、ここでは、原理図で説明したメモリ
１０として、アドレス空間がｎ以上のデュアルポートラ
ム１０Ｃを使用した例である。この構成では、デュアル
ポートラム１０Ｃへの書き込み、読み出しともにアドレ
スで行うので、カウンタ２１Ａ、４１Ａは２進カウンタ
を使用するのみで、エンコーダ２２、４２あるいはデコ
ーダは必要でなくなる。
図（１）である。図は４本の入力データ１〜４を多重す
る例であり、図中の１０１〜１０４はディジタルスタッ
フ制御回路であり、ここでは、原理図で説明したメモリ
１０として、アドレス空間がｎ以上のデュアルポートラ
ム１０Ｃを使用した例である。この構成では、デュアル
ポートラム１０Ｃへの書き込み、読み出しともにアドレ
スで行うので、カウンタ２１Ａ、４１Ａは２進カウンタ
を使用するのみで、エンコーダ２２、４２あるいはデコ
ーダは必要でなくなる。
【００３７】図７は本発明のその他の実施例を説明する
図（２）である。ここでは、データの多重は行わず、付
加ビットの挿入のみを行う例であり、既存の回線を新同
期網に取り込む場合に使用される構成である。
図（２）である。ここでは、データの多重は行わず、付
加ビットの挿入のみを行う例であり、既存の回線を新同
期網に取り込む場合に使用される構成である。
【００３８】図３の実施例との構成の差はループカウン
タ２１Ｂ、４１Ｂにあり、書き込みパルス、読み出しパ
ルスを発生すると同時に、特定位相信号ΦX 、ΦY を発
生する。
タ２１Ｂ、４１Ｂにあり、書き込みパルス、読み出しパ
ルスを発生すると同時に、特定位相信号ΦX 、ΦY を発
生する。
【００３９】また、ＮＯＲ回路７１、７２でＳ−Ｒラッ
チ回路７０を構成し、特定位相信号ΦX 、ΦY をＳ−Ｒ
ラッチ回路７０に入力することによりデューティ比信号
を発生している。このデューティ比信号をＦＦ回路７３
で出力クロックに同期させ、カウンタ８０でアップカウ
ント／ダウンカウントを行うことによりデューティ比信
号を積分し、メモリの位相の進み遅れ状態を判定回路９
０で検出してスタッフビットの挿入を行うか否かの制御
信号を作成している。
チ回路７０を構成し、特定位相信号ΦX 、ΦY をＳ−Ｒ
ラッチ回路７０に入力することによりデューティ比信号
を発生している。このデューティ比信号をＦＦ回路７３
で出力クロックに同期させ、カウンタ８０でアップカウ
ント／ダウンカウントを行うことによりデューティ比信
号を積分し、メモリの位相の進み遅れ状態を判定回路９
０で検出してスタッフビットの挿入を行うか否かの制御
信号を作成している。
【００４０】このような動作により、付加ビット挿入に
よる歯抜けを、カウンタ８０でアップカウント／ダウン
カウントをおこなうことによる積分効果で相殺してお
り、メモリの位相の進み遅れを正確に判定することがで
き、ジッタを抑圧することが可能となる。
よる歯抜けを、カウンタ８０でアップカウント／ダウン
カウントをおこなうことによる積分効果で相殺してお
り、メモリの位相の進み遅れを正確に判定することがで
き、ジッタを抑圧することが可能となる。
【００４１】以上の説明ではスタッフビットを１ビット
としているが、スタッフビットを複数のＮビットとと
し、その中のｎビットを挿入することも可能である。こ
の場合には、判定回路９０を複数のＮビットの中の何ビ
ットを挿入するかを制御するようにすれば良い。
としているが、スタッフビットを複数のＮビットとと
し、その中のｎビットを挿入することも可能である。こ
の場合には、判定回路９０を複数のＮビットの中の何ビ
ットを挿入するかを制御するようにすれば良い。
【００４２】
【発明の効果】本発明によれば、大量の付加ビットを挿
入するフレーム形式で、スタッフビットの挿入で周波数
の調整を行う場合、待ち合わせジッタやスタッフジッタ
の振幅を小さくし、繰り返し周期も短くすることができ
るので、受信側でのデータ出力に残るるジッタを抑え、
高い回線品質を維持することができる。
入するフレーム形式で、スタッフビットの挿入で周波数
の調整を行う場合、待ち合わせジッタやスタッフジッタ
の振幅を小さくし、繰り返し周期も短くすることができ
るので、受信側でのデータ出力に残るるジッタを抑え、
高い回線品質を維持することができる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の信号の流れを説明する図
【図３】 本発明の実施例を説明する図
【図４】 本発明の実施例のスタッフ制御動作を説明す
る図
る図
【図５】 本発明の実施例の減算処理を説明する図
【図６】 本発明のその他の実施例を説明する図（１）
【図７】 本発明のその他の実施例を説明する図（２）
【図８】 フレームフォーマットの例を説明する図
【図９】 従来例を説明するブロック図
【図１０】 従来例のスタッフ制御動作を説明する図
１００、１０１〜１０４ ディジタルスタッフ制御回路 １０、１１〜１ｎ メモリ １０Ａ 多重回路 １０Ｂ ｎ：１セレクタ １０Ｃ デュアルポートラム ２０ 書込カウンタ ２０Ａ、２３、７３ ＦＦ回路 ２１、４１、２１Ｂ、４１Ｂ ループカウンタ ２１Ａ、４１Ａ、８０ カウンタ ２２、４２ エンコーダ ３０ タイミング信号発生回路 ４０ 読出カウンタ ５０ 減算回路 ６０、９０ 判定回路 ７０、９０Ｂ Ｓ−Ｒラッチ回路 ７１、７２ ＮＯＲ回路 ９０Ａ ＡＮＤ回路
Claims (2)
- 【請求項１】 ディジタル伝送において、多重回路（１
０Ａ）で第１のクロック周波数（ｆ１）の複数（Ｎ本）
のデータに付加ビットをつけて、第２のクロック周波数
（ｆ２）の信号に多重する際のディジタルスタッフ制御
回路（１００）であって、 入力データを一時書き込んでおくメモリ（１０）と、 周波数が第１のクロック周波数（ｆ１）の入力クロック
から前記メモリ（１０）への書き込みパルスを作成する
書込カウンタ（２０）と、 周波数が第２のクロック周波数（ｆ２）の出力クロック
からフレームパルスとデータが必要なときだけクロック
を発生させる歯抜けクロックとを作成するタイミング信
号発生回路（３０）と、 前記タイミング信号発生回路（３０）の発生する歯抜け
クロックから、前記メモリ（１０）に書き込まれたデー
タを読み出す読み出しパルスを作成する読出カウンタ
（４０）と、 前記書込カウンタ（２０）の出力と、前記読出カウンタ
（４０）の出力の減算を行う減算回路（５０）と、 前記減算回路（５０）の出力からスタッフビット挿入の
要否を判定する判定回路（６０）を備えたことを特徴と
するディジタルスタッフ制御回路。 - 【請求項２】 入力データを一時書き込んでおくメモリ
（１０）と、 周波数が第１のクロック周波数（ｆ１）の入力クロック
から前記メモリ（１０）への書き込みパルスを作成する
書込カウンタ（２０）と、 周波数が第２のクロック周波数（ｆ２）の出力クロック
からフレームパルスとデータが必要なときだけクロック
を発生させる歯抜けクロックとを作成するタイミング信
号発生回路（３０）と、 前記タイミング信号発生回路（３０）の発生する歯抜け
クロックから、前記メモリ（１０）に書き込まれたデー
タを読み出す読み出しパルスを作成する読出カウンタ
（４０）と、 前記書込カウンタ（２０）と、前記読出カウンタ（４
０）の特定の位相のパルスを入力として、前記メモリ
（１０）への書き込みと読み出しの進み遅れ状態をデュ
ーティ比として出力するＳ−Ｒラッチ回路（７０）と、 前記Ｓ−Ｒラッチ回路（７０）の出力をアップ／ダウン
の制御入力とし、進み遅れ状態をカウントするカウンタ
（８０）と、 前記カウンタ（８０）の出力からスタッフビット挿入の
要否を判定する判定回路（９０）を備えたことを特徴と
するディジタルスタッフ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209347A JPH0661966A (ja) | 1992-08-06 | 1992-08-06 | ディジタルスタッフ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209347A JPH0661966A (ja) | 1992-08-06 | 1992-08-06 | ディジタルスタッフ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661966A true JPH0661966A (ja) | 1994-03-04 |
Family
ID=16571452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209347A Withdrawn JPH0661966A (ja) | 1992-08-06 | 1992-08-06 | ディジタルスタッフ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661966A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6557109B1 (en) | 1998-12-07 | 2003-04-29 | Nec Corporation | Synchronizing device and method that adjusts readout speed according to remaining quantity of data in memory while operating decoder on fixed frequency system clock |
| JP2008135464A (ja) * | 2006-11-27 | 2008-06-12 | Matsushita Electric Works Ltd | 配線用板の処理装置とそれを用いた処理方法 |
| JP2013121002A (ja) * | 2011-12-06 | 2013-06-17 | Fujitsu Ltd | データ乗せ換え回路及びデータ乗せ換え方法 |
-
1992
- 1992-08-06 JP JP4209347A patent/JPH0661966A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6557109B1 (en) | 1998-12-07 | 2003-04-29 | Nec Corporation | Synchronizing device and method that adjusts readout speed according to remaining quantity of data in memory while operating decoder on fixed frequency system clock |
| JP2008135464A (ja) * | 2006-11-27 | 2008-06-12 | Matsushita Electric Works Ltd | 配線用板の処理装置とそれを用いた処理方法 |
| JP2013121002A (ja) * | 2011-12-06 | 2013-06-17 | Fujitsu Ltd | データ乗せ換え回路及びデータ乗せ換え方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |