JPH0662031A

JPH0662031A - Ａｔｍ通信の交換装置

Info

Publication number: JPH0662031A
Application number: JP21437092A
Authority: JP
Inventors: Naoaki Yamanaka; 直明山中; Kanichi Endo; 乾一遠藤; Koichi Genda; 浩一源田; Yukihiro Doi; 幸浩土井
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1992-08-11
Filing date: 1992-08-11
Publication date: 1994-03-04
Anticipated expiration: 2015-05-08
Also published as: JP3039828B2

Abstract

(57)【要約】【目的】ＡＴＭ通信の交換装置において、セルの競合
制御に要する時間に影響されることなくセル転送時間を
短縮する。【構成】競合制御系を２系統設けて、２セル分の競合
制御を同時に並列して行う。【効果】交換装置の高速化。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル情報通信に利用
する。特に、ＡＴＭ（非同期転送モード）交換装置の高
速化技術に関する。

【０００２】

【従来の技術】ＩＳＤＮ網の普及によりデジタル情報通
信もさまざまな方式が実用化されている。その中でもＡ
ＴＭはどのような通信情報でも扱える優れた方式であ
る。

【０００３】図１４および図１５を参照して従来例を説
明する。図１４は従来例装置の構成図である。図１５は
リクエストテーブルを示す図である。図１４において入
力ポート２₁〜２₄は、到着するセルをバッファリング
する。セル制御部９₁〜９₄では、到着したセルのヘッ
ダからＶＰＩ (Virtual Pass Identifier)番号またはＶ
ＣＩ(Virtual Channel Identifier)番号によりそのセル
の宛先を読取る。スイッチ回路１２内に配置された切替
回路１₁₁〜１₄₄はマトリクス状に配置され、その主な作
用は入力ポート２₁〜２₄と出力ポート３₁〜３₄を入
力ハイウェイ４₁〜４₄および出力ハイウェイ５₁〜５
₄を介して接続し、入力ポート２₁〜２₄に入力された
セルを出力ポート３₁〜３₄に出力させることである。
その他にリクエスト信号線６₁〜６₄および競合制御信
号線７₁〜７₄によりセル制御部９₁〜９₄からのリク
エスト信号を受信し、それに対する転送許可信号（以
下、ａｃｋという）または転送不許可信号（以下、ｎａ
ｃｋという）を返送することである。セル制御部９₁〜
９₄は、それぞれ図１５に示すリクエストテーブル１３
を含む競合制御プログラムが書込まれたＣＰＵで構成さ
れている。リクエスト信号線６₁〜６₄および競合制御
信号線７₁〜７₄を介して競合制御プログラムの手順に
したがって競合制御情報の送受信を行う。リクエストテ
ーブル１３は、競合制御プログラムを実行するときにセ
ル制御部９₁〜９₄からのリクエストと、それに対する
切替回路１₁₁〜１₄₄からのａｃｋまたはｎａｃｋを記録
するメモリである。

【０００４】次に、図１６を参照して入力ポート２₁〜
２₄の動作を説明する。図１６は入力ポート２₁〜２₄
の動作を示す図である。入力ポート２₁〜２₄から実際
にセルを転送する前に、出力宛先で他の入力ポート２₁
〜２₄からのセルとの競合を避けるために、事前にリク
エスト信号線６₁〜６₄および競合制御信号線７₁〜７
₄により競合制御を行っている。図１７に示すようにあ
るセル時間（ｔ＝０）でリクエストを行った後に、競合
していない宛先のセルもしくは競合制御により送出許可
を得たセルに関しては、次のセル時間（ｔ＝１）で送出
する。このように、セルを送出すると同時に、順に次の
セル時間での送出セルのリクエストを送出している。

【０００５】図１７を参照して入力ポート２₁に関する
動作を説明する。図１７は入力ポート２₁の動作を示す
タイムチャートである。送出したリクエストに対するａ
ｃｋおよびｎａｃｋに基づき、ａｃｋの場合は次のセル
時間でセルを送出し、ｎａｃｋの場合は次のセル時間で
空セルを送出する。ｎａｃｋとなったセルについてはこ
れをａｃｋがもらえるまで何度でも繰り返す。

【０００６】

【発明が解決しようとする課題】従来例装置は、それぞ
れのセル制御部が独立してセル転送制御を行い分散制御
を実現しているため構造が簡単で優れた装置である。し
かし、前述した手順のセル転送制御プログラムを用いて
セル転送制御を行っているため、例えば超高速デバイス
や光スイッチを用いてセル転送時間が短縮できたとして
も、１セル時間前に行う事前の競合制御が高速化を困難
にしいてる。

【０００７】セル転送と競合制御を１セル時間内に行っ
ているので、切替スイッチの速度はその内の時間を要す
る方すなわち、競合制御に要する時間に合わせなければ
ならない。

【０００８】本発明は、このような背景に行われたもの
であり競合制御に要する時間に影響されることなくセル
時間を短縮できるＡＴＭの交換装置を提供することを目
的とする。

【０００９】

【課題を解決するための手段】本発明は、到来するセル
の入力ポートと、この入力ポートに到来したセルを入力
ポート毎に一時蓄積するバッファと、このバッファの出
力に接続された入力ハイウェイと、送出するセルの出力
ポートと、この出力ポートに接続された出力ハイウェイ
と、この出力ハイウェイと前記入力ハイウェイとを相互
に接続するスイッチ回路と、前記バッファに蓄積された
次に出力するセルのラベルを読む手段と、そのラベルの
内容にしたがって前記スイッチ回路に接続要求を送出す
る手段とを含むセル制御部とを備え、前記スイッチ回路
には、その接続要求に応じて接続の可否情報を前記セル
制御部に応答する手段を含み、さらに前記セル制御部に
は、この可否情報を受け前記バッファに蓄積されたセル
を取り出し前記入力ハイウェイに送出する手段とを含む
ＡＴＭ通信の交換装置である。

【００１０】ここで、本発明の特徴とするところは前記
セル制御部には、前記次に出力するセルのラベルに加
え、さらにその後につづいて出力する一または二以上の
セルのラベルを読む手段と、この出力するセルの複数に
ついて並行して前記接続要求を送出する手段とを含み、
前記スイッチ回路には、この接続要求に対して複数の出
力するセルについての接続の可否情報を並行して応答す
る手段を含むことである。前記スイッチ回路はマトリク
ススイッチ回路であることが望ましい。

【００１１】このＡＴＭ通信の交換装置において、前記
出力するセルは二個であり、前記セル制御部には、この
二個の出力するセルについての接続の可否情報を受信し
たとき、先に送信すべきセルが可であれば先に送信すべ
きセルを送信する手段を含むことが望ましい。

【００１２】または、この二個の出力するセルについて
の接続可否情報を受信したとき、その二個のセルの少な
くとも一方について否であれば送信を差し控える手段を
含むことが望ましい。

【００１３】または、この二個の出力するセルについて
の接続可否情報を受信したとき、その二個のセルの先に
送信すべきセルについて否であれば次に送信すべきセル
の送信を差し控える手段を含むことが望ましい。

【００１４】または、次に送信すべきセルが可であって
も先に送信すべき否であったセルと同一出力ポートを利
用するときには送信を差し控える手段を含むことが望ま
しい。

【００１５】または、先に送信すべきセルが否であって
も次に送信すべき可であるセルと同一出力ポートを利用
するときには先に送信すべきセルを次に送信すべきセル
に代えて送信する手段を含むことが望ましい。

【００１６】前記スイッチ回路はセルフルーチングスイ
ッチであることが望ましい。

【００１７】

【作用】競合制御時間の短縮をはからずに、セル転送時
間だけを短縮することはできない。セル転送時間の短縮
をはかるには、同じタイミングにより行われる競合制御
に要する時間も一緒に短縮させなければならない。

【００１８】セル転送時間は競合制御時間よりも短縮で
きるが、しかし、短縮されたセル転送時間を用いても競
合制御時間は２セル転送時間を越えることはない。

【００１９】そこで、競合制御系を２系統設け、２セル
時間内に２セル分の競合制御を並列して行う。したがっ
て、１系統の場合に１セル分の競合制御を行う時間内に
２セル分の競合制御を同時に行うことができる。すなわ
ち、１系統の場合の１セル分の競合制御時間内に２セル
転送することが可能となり、１系統のときの競合制御時
間≦２セル転送時間という範囲内でセル転送時間の短縮
がはかれる。これによりＡＴＭ通信の交換装置の高速化
が競合制御に要する時間に起因して、妨げられることが
なくなる。

【００２０】

【実施例】本発明第一実施例の構成を図１を参照して説
明する。図１は本発明第一実施例装置の構成図である。

【００２１】本発明は、到来するセルの入力ポート２₁
〜２₄と、この入力ポート２₁〜２₄に到来したセルを
入力ポート２₁〜２₄毎に一時蓄積するバッファと、こ
のバッファの出力に接続された入力ハイウェイ４₁〜４
₄と、送出するセルの出力ポート３₁〜３₄と、この出
力ポート３₁〜３₄に接続された出力ハイウェイ５₁〜
５₄と、この出力ハイウェイ５₁〜５₄と入力ハイウェ
イ４₁〜４₄とを相互に接続するスイッチ回路１２と、
前記バッファに蓄積された次に出力するセルのラベルを
読む手段と、そのラベルの内容にしたがってスイッチ回
路１２に接続要求を送出する手段とを含むセル制御部９
₁〜９₄とを備え、スイッチ回路１２には、その接続要
求に応じて接続の可否情報をセル制御部９₁〜９₄に応
答する手段を切替回路１₁₁〜１₄₄に含み、さらにセル制
御部９₁〜９₄には、この可否情報を受け前記バッファ
に蓄積されたセルを取り出し入力ハイウェイ４₁〜４₄
に送出する手段を含むＡＴＭ通信の交換装置である。

【００２２】ここで、本発明の特徴とするところはセル
制御部９₁〜９₄のＣＰＵには、前記次に出力するセル
のラベルに加え、さらにその後につづいて出力するセル
のラベルを読む手段と、この出力するセルの二個につい
て並行して前記接続要求を送出する手段とを含み、スイ
ッチ回路１２の切替回路１₁₁〜１₄₄には、この接続要求
に対して二個の出力するセルについての接続の可否情報
を並行して応答する手段を含むことである。本発明第一
実施例装置ではスイッチ回路１２は切替回路１₁₁〜１₄₄
によりマトリクススイッチ回路を構成している。

【００２３】本発明第一実施例の動作を図２および図３
を参照して説明する。図２は本発明第一実施例装置にお
ける入力ポート２₁の動作を示すタイムチャートであ
る。図３は本発明第一実施例装置のセルの流れを示すフ
ローチャートである。図１において、セル制御部９₁〜
９₄のＣＰＵにそれぞれプログラムされたリクエストテ
ーブルを含む競合制御プログラムは、切替回路１₁₁〜１
₄₄に対して２セル時間用いて２つのセルに関する競合制
御をそれぞれ２系統ずつ備えられリクエスト信号線６₁
〜６₄および競合制御信号線７₁〜７₄を介して同時並
列に行う。その際、図３に示すようにｔ＝２のタイミン
グで送出予定のセルは、他の入力ポートのやはりｔ＝２
のタイミングのセルとの間で競合制御を行う。同様にｔ
＝３でもｔ＝３で送出予定のセルどうし競合制御を行
う。

【００２４】ｎａｃｋの返ってきたセルは、次のタイミ
ング（ｔ＝２および３）で再びリクエストとして送出す
る。このような構成であるため競合制御に２セル時間用
い、２セル分同時並列に行い２セル分のセル転送時間が
１回の競合制御時間より短縮されない範囲で高速化する
ことができる。入力ポート２₁はＦＩＦＯ（Ｆirst-In-
Firsr-Out)ではなく、ＦＩＲＯ(First-In-Randam-Out)
で構成されている。

【００２５】図３にセルの流れをフローチャートで示し
た。ｉ番目のセルをｃｅｌｌ（ｉ）、ｉ番目のセルの宛
先をＤ（ｉ）、ｉ番目のセルに対するａｃｋをＡｃｋ
（ｉ）、（ただし、ｉ＝１、２、３、…、ｎ）とする。
ｉ番目のセルの宛先Ｄ（ｉ）およびｉ＋１番目のセルの
宛先Ｄ（ｉ＋１）のリクエスト信号を該当する切替回路
１₁₁〜１₄₄に送出する（Ｓ１）。Ｄ（ｉ）についてａｃ
ｋを受け取り（Ｓ２）、Ｄ（ｉ＋１）についてもａｃｋ
を受け取った場合は（Ｓ３）、ｉ番目のセルｃｅｌｌ
（ｉ）およびｉ＋１番目のセルｃｅｌｌ（ｉ＋１）をそ
れぞれＤ（ｉ）およびＤ（ｉ＋１）に送出する（Ｓ４、
Ｓ５）。続いて、ｉ＋２番目およびｉ＋３番目のセルに
ついて同様な競合制御を行う（Ｓ６）。

【００２６】Ｄ（ｉ）についてａｃｋを受け取ったが
（Ｓ２）、Ｄ（ｉ＋１）についてｎａｃｋを受け取った
場合は（Ｓ３）、ｉ番目のセルｃｅｌｌ（ｉ）および空
セルを送出する（Ｓ７、Ｓ８）。続いて、再度ｉ＋１番
目のセルの転送処理を行うとともにｉ＋２番目のセルの
競合制御を行う（Ｓ９）。

【００２７】Ｄ（ｉ）についてｎａｃｋを受け取り（Ｓ
２）、Ｄ（ｉ＋１）についてａｃｋを受け取った場合は
（Ｓ１０）、空セルおよびｉ＋１番目のセルｃｅｌｌ
（ｉ＋１）をＤ（ｉ＋１）に送出する（Ｓ１１、Ｓ１
２）。続いて、再度ｉ番目のセルの転送処理を行うとと
もにｉ＋２番目のセルの競合制御を行う（Ｓ１３）。

【００２８】Ｄ（ｉ）についてｎａｃｋを受け取り（Ｓ
２）、Ｄ（ｉ＋）についてもｎａｃｋを受け取った場合
は（Ｓ１０）、空セルを２セル送出する（Ｓ１４、Ｓ１
５）。続いて、再びｉ番目およびｉ＋１番目のセルの競
合制御を行う（Ｓ１６）。

【００２９】次に、本発明第二実施例の動作を図４およ
び図５を参照して説明する。図４は本発明第二実施例装
置における入力ポート２₁の動作を示すタイムチャート
である。図５は本発明第二実施例装置のセルの流れを示
すフローチャートである。図４において、装置構成は本
発明第一実施例装置と同じである。本発明第二実施例装
置の特徴とするところは、セル制御部９₁〜９₄のＣＰ
Ｕにそれぞれプログラムされたリクエストテーブルを含
む競合制御プログラムの制御手順であり、２セル分の競
合制御を行い、どちらか一方がｎａｃｋの場合は、つづ
くｔ＝２および３のセルタイミングでは、両者ともにセ
ルを送出しないことである。

【００３０】本発明第二実施例の利点は、セルを識別す
るために付与される同じＶＰＩ番号またはＶＣＩ番号の
セル中での時間順序に逆転が生じないことであり、さら
に入力ポート２₁〜２₄は単純なＦＩＦＯで構成でき
る。

【００３１】図５にセルの流れをフローチャートで示し
た。ｉ番目のセルの宛先Ｄ（ｉ）およびｉ＋１番目のセ
ルの宛先Ｄ（ｉ＋１）のリクエスト信号を該当する切替
回路１₁₁〜１₄₄に送出する（Ｓ１）。Ｄ（ｉ）について
ａｃｋを受け取り（Ｓ２）、Ｄ（ｉ＋１）についてもａ
ｃｋを受け取った場合は（Ｓ３）、ｉ番目のセルｃｅｌ
ｌ（ｉ）およびｉ＋１番目のセルｃｅｌｌ（ｉ＋１）を
それぞれＤ（ｉ）およびＤ（ｉ＋１）に送出する（Ｓ
４、Ｓ５）。続いて、ｉ＋２番目およびｉ＋３番目のセ
ルについて同様な競合制御を行う（Ｓ６）。

【００３２】Ｄ（ｉ）またはＤ（ｉ＋１）のどちらか一
方についてｎａｃｋを受け取った場合は（Ｓ２、Ｓ
３）、空セルを２セル送出する（Ｓ７、Ｓ８）。続い
て、再びｉ番目およびｉ＋１番目のセルの競合制御を行
う（Ｓ９）。

【００３３】次に、本発明第三実施例の動作を図６およ
び図７を参照して説明する。図６は本発明第三実施例装
置における入力ポート２₁の動作を示すタイムチャート
である。図７は本発明第三実施例装置のセルの流れを示
すフローチャートである。図６において、装置構成は本
発明第一および第二実施例装置と同じである。本発明第
三実施例装置の特徴とするところは、セル制御部９₁〜
９₄のＣＰＵにそれぞれプログラムされたリクエストテ
ーブルを含む競合制御プログラムの制御手順であり、２
セル分の競合制御を行い、ｉ番目のセルがａｃｋをもら
い、ｉ＋１番目のセルがｎａｃｋであった場合は、ｉの
みを送出し、ここで、ｉ番目のセルがｎａｃｋとなった
場合は、ｉ以降のセルはａｃｋまたはｎａｃｋのいかん
にかかわらず送出しない。Ｋ個同時並列におこなった場
合は、ａｃｋが続いている所までは送出し、ｎａｃｋが
あった場合はそれ以降のセルはすべてａｃｋまたはｎａ
ｃｋのいかんにかかわらず送出しないことである。

【００３４】本発明第三実施例の利点は、セル順序を保
存し、かつ本発明第二実施例よりもさらに多くのセルを
送出できる可能性を持つことである。

【００３５】図７にセルの流れをフローチャートで示し
た。ｉ番目のセルの宛先Ｄ（ｉ）およびｉ＋１番目のセ
ルの宛先Ｄ（ｉ＋１）のリクエスト信号を該当する切替
回路１₁₁〜１₄₄に送出する（Ｓ１）。Ｄ（ｉ）について
ａｃｋを受け取り（Ｓ２）、Ｄ（ｉ＋１）についてもａ
ｃｋを受け取った場合は（Ｓ３）、ｉ番目のセルｃｅｌ
ｌ（ｉ）およびｉ＋１番目のセルｃｅｌｌ（ｉ＋１）を
それぞれＤ（ｉ）およびＤ（ｉ＋１）に送出する（Ｓ
４、Ｓ５）。続いて、ｉ＋２番目およびｉ＋３番目のセ
ルについて同様な競合制御を行う（Ｓ６）。

【００３６】Ｄ（ｉ）についてａｃｋを受け取ったが
（Ｓ２）、Ｄ（ｉ＋１）についてｎａｃｋを受け取った
場合は（Ｓ３）、ｉ番目のセルｃｅｌｌ（ｉ）および空
セルを送出する（Ｓ７、Ｓ８）。続いて、再度ｉ＋１番
目のセルの転送処理を行うとともにｉ＋２番目のセルの
競合制御を行う（Ｓ９）。

【００３７】Ｄ（ｉ）についてｎａｃｋを受け取った場
合は（Ｓ２）、Ｄ（ｉ＋１）のａｃｋまたはｎａｃｋに
係わらず空セルを２セル送出する（Ｓ１０、Ｓ１１）。
続いて、再度ｉ番目およびｉ＋１番目のセルの競合制御
を行う（Ｓ１２）。

【００３８】次に、本発明第四実施例の動作を図８を参
照して説明する。図８は本発明第四実施例装置のセルの
流れを示すフローチャートである。本発明第四実施例装
置における入力ポート２₁の動作を示すタイムチャート
は図６に示した本発明第三実施例装置のものと見かけは
同様であるから図６を参照して説明する。本発明第四実
施例の装置構成は本発明第一ないし第三実施例装置と同
じである。本発明第四実施例装置の特徴とするところ
は、セル制御部９₁〜９₄のＣＰＵにそれぞれプログラ
ムされたリクエストテーブルを含む競合制御プログラム
の制御手順であり、２セル分の競合制御を行い、ｉ番目
のセルがそれ以前にｎａｃｋとなったセルの宛先の出力
ポート３₁〜３₄に出力しようとしている場合は送出せ
ず、出力ポート３₁〜３₄が異なっていれば送出するこ
とである。この制御は、出力ポート３₁〜３₄の番号で
はなくＶＰＩ番号またはＶＣＩ番号で制御し、ある許可
をもらったセルはそれ以前に送出すべきセルと同一のＶ
ＰＩ番号またはＶＣＩ番号である場合は送出しない。

【００３９】本発明第四実施例の利点は、セル順序も保
存でき、かつ相互に干渉してスループットを落とすこと
は少ない。

【００４０】図８にセルの流れをフローチャートで示し
た。ｉ番目のセルの宛先Ｄ（ｉ）およびｉ＋１番目のセ
ルの宛先Ｄ（ｉ＋１）のリクエスト信号を該当する切替
回路１₁₁〜１₄₄に送出する（Ｓ１）。Ｄ（ｉ）について
ａｃｋを受け取り（Ｓ２）、Ｄ（ｉ＋１）についてもａ
ｃｋを受け取った場合は（Ｓ３）、ｉ番目のセルｃｅｌ
ｌ（ｉ）およびｉ＋１番目のセルｃｅｌｌ（ｉ＋１）を
それぞれＤ（ｉ）およびＤ（ｉ＋１）に送出する（Ｓ
４、Ｓ５）。続いて、ｉ＋２番目およびｉ＋３番目のセ
ルについて同様な競合制御を行う（Ｓ６）。

【００４１】Ｄ（ｉ）についてａｃｋを受け取ったが
（Ｓ２）、Ｄ（ｉ＋１）についてｎａｃｋを受け取った
場合は（Ｓ３）、ｉ番目のセルｃｅｌｌ（ｉ）および空
セルを送出する（Ｓ７、Ｓ８）。続いて、再度ｉ＋１番
目のセルの転送処理を行うとともにｉ＋２番目のセルの
競合制御を行う（Ｓ９）。

【００４２】Ｄ（ｉ）についてｎａｃｋを受け取り（Ｓ
２）、Ｄ（ｉ＋１）についてａｃｋを受け取り、しかも
ｉ番目のセルの宛先Ｄ（ｉ）とｉ＋１番目のセルの宛先
Ｄ（ｉ＋１）が同じでなければ（Ｓ１０）、空セルおよ
びｉ＋１番目のセルｃｅｌｌ（ｉ＋１）を送出する（Ｓ
１１、Ｓ１２）。続いて、再度ｉ番目のセルの転送処理
を行うとともにｉ＋２番目のセルの競合制御を行う（Ｓ
１３）。

【００４３】Ｄ（ｉ）についてｎａｃｋを受け取り（Ｓ
２）、Ｄ（ｉ＋１）についてもｎａｃｋを受け取り、し
かもｉ番目のセルの宛先Ｄ（ｉ）とｉ＋１番目のセルの
宛先Ｄ（ｉ＋１）が同じならば（Ｓ１０）、空セルを２
セル送出する（Ｓ１４、Ｓ１５）。続いて、再びｉ番目
およびｉ＋１番目のセルの競合制御を行う（Ｓ１６）。

【００４４】次に、本発明第五実施例の動作を図９およ
び図１０を参照して説明する。図９は本発明第五実施例
装置における入力ポート２₁の動作を示すタイムチャー
トである。図１０は本発明第五実施例装置のセルの流れ
を示すフローチャートである。図９において、装置構成
は本発明第一ないし第四実施例装置と同じである。本発
明第五実施例装置の特徴とするところは、セル制御部９
₁〜９₄のＣＰＵにそれぞれプログラムされたリクエス
トテーブルを含む競合制御プログラムの制御手順であ
り、２セル分の競合制御を行い、ｎａｃｋをもらったセ
ルの出力ポート３₁〜３₄の宛先と同一の宛先でａｃｋ
をもらったセルが以降に存在したら、そのｎａｃｋのセ
ルを以降でａｃｋをもらったタイミングで送出すること
である。このことにより時間順序を保存しつつ、送出で
きる確率を向上できる。

【００４５】図１０にセルの動きをフローチャートで示
した。ｉ番目のセルの宛先Ｄ（ｉ）およびｉ＋１番目の
セルの宛先Ｄ（ｉ＋１）のリクエスト信号を該当する切
替回路１₁₁〜１₄₄に送出する（Ｓ１）。Ｄ（ｉ）につい
てａｃｋを受け取り（Ｓ２）、Ｄ（ｉ＋１）についても
ａｃｋを受け取った場合は（Ｓ３）、ｉ番目のセルｃｅ
ｌｌ（ｉ）およびｉ＋１番目のセルｃｅｌｌ（ｉ＋１）
をそれぞれＤ（ｉ）およびＤ（ｉ＋１）に送出する（Ｓ
４、Ｓ５）。続いて、ｉ＋２番目およびｉ＋３番目のセ
ルについて同様な競合制御を行う（Ｓ６）。

【００４６】Ｄ（ｉ）についてａｃｋを受け取ったが
（Ｓ２）、Ｄ（ｉ＋１）についてｎａｃｋを受け取った
場合は（Ｓ３）、ｉ番目のセルｃｅｌｌ（ｉ）および空
セルを送出する（Ｓ７、Ｓ８）。続いて、再度ｉ＋１番
目のセルの転送処理を行うとともにｉ＋２番目のセルの
競合制御を行う（Ｓ９）。

【００４７】Ｄ（ｉ）についてｎａｃｋを受け取り（Ｓ
２）、Ｄ（ｉ＋１）についてａｃｋを受け取り（Ｓ１
０）、しかもｉ番目のセルの宛先Ｄ（ｉ）とｉ＋１番目
のセルの宛先Ｄ（ｉ＋１）が同じであれば（Ｓ１１）、
ｉ番目のセルｃｅｌｌ（ｉ）を空セルの後のタイミング
で送出する（Ｓ１２、Ｓ１３）。続いて、再度ｉ番目の
セルの競合制御を行うとともにｉ＋２番目のセルの競合
制御を行う（Ｓ１３）。ｉ番目のセルの宛先Ｄ（ｉ）と
ｉ＋１番目のセルの宛先Ｄ（ｉ＋１）が異なっていれば
（Ｓ１１）、次にＤ（ｉ）がａｃｋになり、Ｄ（ｉ＋
１）がｎａｃｋになるタイミングでｉ番目のセルｃｅｌ
ｌ（ｉ）を送出する（Ｓ７、Ｓ８）。続いて、再度ｉ＋
１番目およびｉ＋２番目の競合制御を行う（Ｓ９）。

【００４８】Ｄ（ｉ）についてｎａｃｋを受け取り（Ｓ
２）、Ｄ（ｉ＋１）についてもｎａｃｋを受け取った場
合は（Ｓ１０）、空セルを２セル送出する（Ｓ１５、Ｓ
１６）。続いて、再びｉ番目およびｉ＋１番目のセルの
競合制御を行う（Ｓ１７）。

【００４９】次に、本発明第六実施例を図１１を参照し
て説明する。図１１はバーニアンスイッチの構成図であ
る。本発明第六実施例の特徴は切替回路１₁₁〜１₃₄に図
１２に示すバーニアンスイッチを用いたことである。切
替回路１₁₁〜１₁₄、１₂₁〜１₂₄、１₃₁〜₃₄のそれぞれで
入力されたセルのヘッダの１ビットづつを読出し宛先に
送出する構成である。

【００５０】次に、本発明第七実施例を図１２を参照し
て説明する。図１２は本発明第七実施例の構成図であ
る。本発明第七実施例装置の特徴は、セル制御部９を一
つにまとめた構成である。入力ポート２₁〜２₄にはセ
ルの宛先を識別する識別回路１１₁〜１１₄が設けられ
ている。セル制御部９にはリクエストテーブルを含む競
合制御プログラムが格納されたＣＰＵが備えられてい
る。このＣＰＵの動作によって送出しようとするセルの
競合制御および送出が行われる。

【００５１】また、スイッチ回路１２はマトリクススイ
ッチ回路またはバーニアンスイッチを用いて、図１２に
示すようにセルフルーティングスイッチ１０として構成
することもできる。

【００５２】次に、図１３を参照して同時に６個のセル
の競合制御を行う場合における動作を説明する。図１３
は同時に６個のセルの競合制御を行う場合のセル送出状
態を示す図である。図１３において、競合状態の「○」
は「競合なし」を意味し、「×」は「競合あり」を意味
する。送出状態の「○」はセルが「送出された」ことを
意味し、「×」はセルが「送出されない」ことを意味す
る。また、図１３（ｄ）において、「○」および「×」
の中にあるアルファベットＡ〜Ｆは、送出されたセルま
たは送出されなかったセルの種類Ａ〜Ｆを表す。

【００５３】図１３（ａ）は、本発明第二実施例の動作
と同様であり、送出順が３番目のセルがｎａｃｋとなっ
ていれば、他のセルは競合状態がａｃｋでも６個とも送
出されない。

【００５４】図１３（ｂ）は、本発明第三実施例の動作
と同様であり、先頭からａｃｋが続いている間はセルを
送出しているが、ｎａｃｋが一つでもあればその先のセ
ルは送出しない。

【００５５】図１３（ｃ）は、本発明第四実施例の動作
と同様であり、６セル分の競合制御を行い、４番目のセ
ルがそれ以前にｎａｃｋとなった２番目のセルの宛先に
出力しようとしている場合は送出せず、異なっていれば
送出する。

【００５６】図１３（ｄ）は、本発明第五実施例の動作
と同様であり、６セル分の競合制御を行い、ｎａｃｋを
もらった２番目のセルの宛先と同一の宛先でａｃｋをも
らったセルが以降に存在したら、そのｎａｃｋのセルを
以降でａｃｋをもらったタイミングで送出する。

【００５７】このように複数セルに対しても同様な動作
により処理する構成とすることができる。

【００５８】

【発明の効果】以上説明したよに、本発明によれば競合
制御に要する時間に影響されることなくセル時間を短縮
できる。

【図面の簡単な説明】

【図１】本発明第一実施例装置の構成図。

【図２】本発明第一実施例装置の動作を示すタイムチャ
ート。

【図３】本発明第一実施例装置のセルの流れを示すフロ
ーチャート。

【図４】本発明第二実施例装置の動作を示すタイムチャ
ート。

【図５】本発明第二実施例装置のセルの流れを示すフロ
ーチャート。

【図６】本発明第三実施例装置の動作を示すタイムチャ
ート。

【図７】本発明第三実施例装置のセルの流れを示すフロ
ーチャート。

【図８】本発明第四実施例装置のセルの流れを示すフロ
ーチャート。

【図９】本発明第五実施例装置の動作を示すタイムチャ
ート。

【図１０】本発明第五実施例装置のセルの流れを示すフ
ローチャート。

【図１１】バーニアンスイッチ回路を示す図。

【図１２】本発明第七実施例を示す図。

【図１３】６個のセルの競合制御を行う場合のセル送出
状態を示す図。

【図１４】従来例装置の構成図。

【図１５】リクエストテーブルを示す図。

【図１６】入力ポートの動作を示す図。

【図１７】従来例装置の動作を示すタイムチャート。

【符号の説明】

１₁₁〜１₄₄ 切替回路２₁〜２₄ 入力ポート３₁〜３₄ 出力ポート４₁〜４₄ 入力ハイウェイ５₁〜５₄ 出力ハイウェイ６₁〜６₄ リクエスト信号線７₁〜７₄ 競合制御信号線９、９₁〜９₄セル制御部１０セルフルーチングスイッチ１１₁〜１１₄識別回路１２スイッチ回路１３リクエストテーブル

───────────────────────────────────────────────────── フロントページの続き (72)発明者土井幸浩東京都千代田区内幸町一丁目１番６号日本電信電話株式会社内

Claims

【特許請求の範囲】

【請求項１】到来するセルの入力ポートと、この入力
ポートに到来したセルを入力ポート毎に一時蓄積するバ
ッファと、このバッファの出力に接続された入力ハイウ
ェイと、送出するセルの出力ポートと、この出力ポート
に接続された出力ハイウェイと、この出力ハイウェイと
前記入力ハイウェイとを相互に接続するスイッチ回路
と、前記バッファに蓄積された次に出力するセルのラベ
ルを読む手段と、そのラベルの内容にしたがって前記ス
イッチ回路に接続要求を送出する手段とを含むセル制御
部とを備え、前記スイッチ回路には、その接続要求に応じて接続の可
否情報を前記セル制御部に応答する手段を含み、さらに前記セル制御部には、この可否情報を受け前記バ
ッファに蓄積されたセルを取り出し前記入力ハイウェイ
に送出する手段とを含むＡＴＭ通信の交換装置におい
て、前記セル制御部には、前記次に出力するセルのラベルに加え、さらにその後に
つづいて出力する一または二以上のセルのラベルを読む
手段と、この出力するセルの複数について並行して前記接続要求
を送出する手段とを含み、前記スイッチ回路には、この接続要求に対して複数の出
力するセルについての接続の可否情報を並行して応答す
る手段を含むことを特徴とするＡＴＭ通信の交換装置。
【請求項２】前記スイッチ回路はマトリクススイッチ
回路である請求項１記載のＡＴＭ通信の交換装置。
【請求項３】請求項１記載のＡＴＭ通信の交換装置に
おいて、前記出力するセルは二個であり、前記セル制御部には、この二個の出力するセルについて
の接続の可否情報を受信したとき、先に送信すべきセル
が可であれば先に送信すべきセルを送信する手段を含む
ことを特徴とするＡＴＭ通信の交換装置。
【請求項４】請求項１記載のＡＴＭ通信の交換装置に
おいて、前記出力するセルは二個であり、前記セル制御部には、この二個の出力するセルについて
の接続可否情報を受信したとき、その二個のセルの少な
くとも一方について否であれば送信を差し控える手段を
含むことを特徴とするＡＴＭ通信の交換装置。
【請求項５】請求項１記載のＡＴＭ通信の交換装置に
おいて、前記出力するセルは二個であり、前記セル制御部には、この二個の出力するセルについて
の接続可否情報を受信したとき、その二個のセルの先に
送信すべきセルについて否であれば次に送信すべきセル
の送信を差し控える手段を含むことを特徴とするＡＴＭ
通信の交換装置。
【請求項６】請求項１記載のＡＴＭ通信の交換装置に
おいて、前記出力するセルは二個であり、前記セル制御部には、次に送信すべきセルが可であって
も先に送信すべき否であったセルと同一出力ポートを利
用するときには送信を差し控える手段を含むことを特徴
とするＡＴＭ通信の交換装置。
【請求項７】請求項１記載のＡＴＭ通信の交換装置に
おいて、前記出力するセルは二個であり、前記セル制御部には、先に送信すべきセルが否であって
も次に送信すべき可であるセルと同一出力ポートを利用
するときには先に送信すべきセルを次に送信すべきセル
に代えて送信する手段を含むことを特徴とするＡＴＭ通
信の交換装置。
【請求項８】前記スイッチ回路はセルフルーチングス
イッチである請求項１記載のＡＴＭ通信の交換装置。