JPH066205A - 低電力、雑音排除ｔｔｌ・ｃｍｏｓ入力バッファ - Google Patents
低電力、雑音排除ｔｔｌ・ｃｍｏｓ入力バッファInfo
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- JPH066205A JPH066205A JP5024418A JP2441893A JPH066205A JP H066205 A JPH066205 A JP H066205A JP 5024418 A JP5024418 A JP 5024418A JP 2441893 A JP2441893 A JP 2441893A JP H066205 A JPH066205 A JP H066205A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
-
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- H03—ELECTRONIC CIRCUITRY
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
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- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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Abstract
(57)【要約】
【目的】 低電力で、かつ、雑音排除特性を有する、Ｔ
ＴＬ・ＣＭＯＳ入力バッファを提供する。 【構成】 低電力でかつ雑音排除特性を有するＴＴＬ・
ＣＭＯＳ入力バッファは、レベル・シフト作用を行うＣ
ＭＯＳ反転器と、４トランジスタＣＭＯＳリセット・セ
ット・フリップ・フロップと、２入力ＣＭＯＳ ＮＯＲ
ゲートと、出力の駆動を行うための第２ＣＭＯＳ反転器
と、Ｐチヤンネル・プル・アップ・トランジスタとで構
成される。リセット・セット・フリップ・フロップの
「セット」入力はＴＴＬレベル入力に接続され、および
「リセット」入力はＴＴＬ入力の反転されたものに接続
される。このＴＴＬ・ＣＭＯＳ入力バッファにより、直
流ＴＴＬ信号に対し、論理低レベルを 0.8ボルトより小
さいとして認識し、かつ、論理高レベルを 2.0ボルトよ
り大きいとして認識する特性を有し、かつ、同時に大振
幅入力信号雑音を排除する特性が得られる。このバッフ
ァは、電流を消費する電圧基準を使用しない。
ＴＬ・ＣＭＯＳ入力バッファを提供する。 【構成】 低電力でかつ雑音排除特性を有するＴＴＬ・
ＣＭＯＳ入力バッファは、レベル・シフト作用を行うＣ
ＭＯＳ反転器と、４トランジスタＣＭＯＳリセット・セ
ット・フリップ・フロップと、２入力ＣＭＯＳ ＮＯＲ
ゲートと、出力の駆動を行うための第２ＣＭＯＳ反転器
と、Ｐチヤンネル・プル・アップ・トランジスタとで構
成される。リセット・セット・フリップ・フロップの
「セット」入力はＴＴＬレベル入力に接続され、および
「リセット」入力はＴＴＬ入力の反転されたものに接続
される。このＴＴＬ・ＣＭＯＳ入力バッファにより、直
流ＴＴＬ信号に対し、論理低レベルを 0.8ボルトより小
さいとして認識し、かつ、論理高レベルを 2.0ボルトよ
り大きいとして認識する特性を有し、かつ、同時に大振
幅入力信号雑音を排除する特性が得られる。このバッフ
ァは、電流を消費する電圧基準を使用しない。
Description
【０００１】
【産業上の利用分野】本発明は、全体的には、ＴＴＬ・
ＣＭＯＳ入力バッファに関する。さらに詳細にいえば、
本発明は、典型的なＴＴＬ高入力レベルを有する場合で
も、なお高周波数雑音および大振幅雑音を排除すること
が可能である、ＣＭＯＳ形の低い静止電流を保持するバ
ッファに関する。
ＣＭＯＳ入力バッファに関する。さらに詳細にいえば、
本発明は、典型的なＴＴＬ高入力レベルを有する場合で
も、なお高周波数雑音および大振幅雑音を排除すること
が可能である、ＣＭＯＳ形の低い静止電流を保持するバ
ッファに関する。
【０００２】
【従来の技術および問題点】最近、多くの電子装置に
は、それらのチップ、マイクロチップ、集積回路（Ｉ
Ｃ）、モノリシック回路、半導体装置、およびマイクロ
電子装置の中に、２個以上のディジタル論理装置技術を
用いた部品が組み込まれている。例えば、トランジスタ
・トランジスタ論理装置（ＴＴＬ）部品、および相補的
金属・酸化物・半導体（ＣＭＯＳ）部品は、典型的に
は、印刷回路基板レベルの製品において組み合わせて用
いられる。これら２種類の部品は、直接にはインタフェ
−ス接続することができない。それは、ＴＴＬ部品はバ
イポーラ・トランジスタ処理工程を利用しており、そし
てＣＭＯＳ部品は電界効果トランジスタ処理工程を利用
しているからである。異なるスイッチング閾値特性およ
び異なる入力および出力特性は、最小限、バイポーラ・
トランジスタと電界効果トランジスタとの間によく知ら
れた固有の非互換性の問題点を生ずる。したがって、装
置の設計者は、ＣＭＯＳチップをＴＴＬチップで駆動す
るために、ＣＭＯＳチップは、標準的ＴＴＬレベルの信
号を受け入れることができなくてはならない。
は、それらのチップ、マイクロチップ、集積回路（Ｉ
Ｃ）、モノリシック回路、半導体装置、およびマイクロ
電子装置の中に、２個以上のディジタル論理装置技術を
用いた部品が組み込まれている。例えば、トランジスタ
・トランジスタ論理装置（ＴＴＬ）部品、および相補的
金属・酸化物・半導体（ＣＭＯＳ）部品は、典型的に
は、印刷回路基板レベルの製品において組み合わせて用
いられる。これら２種類の部品は、直接にはインタフェ
−ス接続することができない。それは、ＴＴＬ部品はバ
イポーラ・トランジスタ処理工程を利用しており、そし
てＣＭＯＳ部品は電界効果トランジスタ処理工程を利用
しているからである。異なるスイッチング閾値特性およ
び異なる入力および出力特性は、最小限、バイポーラ・
トランジスタと電界効果トランジスタとの間によく知ら
れた固有の非互換性の問題点を生ずる。したがって、装
置の設計者は、ＣＭＯＳチップをＴＴＬチップで駆動す
るために、ＣＭＯＳチップは、標準的ＴＴＬレベルの信
号を受け入れることができなくてはならない。
【０００３】論理「ゼロ」を保証するための標準的最大
ＴＴＬ出力電圧レベルは 0.4ボルトであり、そして論理
「１」を保証するための標準的最小ＴＴＬ出力電圧レベ
ルは2.4ボルトである。しかし、一定の設計上の余裕と
雑音に敏感でない性質を得るために、ＴＴＬ出力を受け
取る回路は、 0.8ボルト以下または 0.8ボルトに等しい
電圧として、論理ゼロを認識できなければならない。同
様に、ＴＴＬ出力を受け取る回路は、 2.0ボルト以上ま
たは 2.0ボルトに等しい電圧として、論理１を認識しな
ければならない。（この場合の雑音余裕度は 400ミリボ
ルトである）
ＴＴＬ出力電圧レベルは 0.4ボルトであり、そして論理
「１」を保証するための標準的最小ＴＴＬ出力電圧レベ
ルは2.4ボルトである。しかし、一定の設計上の余裕と
雑音に敏感でない性質を得るために、ＴＴＬ出力を受け
取る回路は、 0.8ボルト以下または 0.8ボルトに等しい
電圧として、論理ゼロを認識できなければならない。同
様に、ＴＴＬ出力を受け取る回路は、 2.0ボルト以上ま
たは 2.0ボルトに等しい電圧として、論理１を認識しな
ければならない。（この場合の雑音余裕度は 400ミリボ
ルトである）
【０００４】ＣＭＯＳ部品は、アースと正電源電圧との
間で、それらの個別の論理素子出力をスイッチし、実効
的に、「レール」から「レール」へスイッチする。ＣＭ
ＯＳチップとＴＴＬチップとが混合して用いなければな
らない時、インタフェース回路は、通常、標準的ＴＴＬ
出力電圧レベルをＣＭＯＳチップが利用することができ
る電圧レベルへ転換しなければならない。例えば、正電
源電圧が公称 5ボルトである装置では、 2.0ボルトまた
はそれ以上の信号入力は、 5ボルト信号レベルに転換し
なければならない。そして、 0.8ボルト以下の入力はゼ
ロ・ボルトに転換しなければならない。このタスクを行
うインタフェース回路は、通常、ＴＴＬ・ＣＭＯＳ入力
バッファと呼ばれる。
間で、それらの個別の論理素子出力をスイッチし、実効
的に、「レール」から「レール」へスイッチする。ＣＭ
ＯＳチップとＴＴＬチップとが混合して用いなければな
らない時、インタフェース回路は、通常、標準的ＴＴＬ
出力電圧レベルをＣＭＯＳチップが利用することができ
る電圧レベルへ転換しなければならない。例えば、正電
源電圧が公称 5ボルトである装置では、 2.0ボルトまた
はそれ以上の信号入力は、 5ボルト信号レベルに転換し
なければならない。そして、 0.8ボルト以下の入力はゼ
ロ・ボルトに転換しなければならない。このタスクを行
うインタフェース回路は、通常、ＴＴＬ・ＣＭＯＳ入力
バッファと呼ばれる。
【０００５】ＴＴＬ・ＣＭＯＳ入力バッファはゼロ・ボ
ルトないし 3ボルトのＴＴＬ「ＡＣ」入力を受け取り、
そしてそれをできるだけ高速に、ゼロ・ボルトないし 5
ボルトのＣＭＯＳ出力に変換しなければならない。標準
的ＴＴＬ入力の仕様によれば、この同じバッファは、
2.0ボルト以上のＴＴＬ「ＤＣ」入力を論理１として認
識するために、そして 0.8ボルト以下の「ＤＣ」入力を
論理０として認識するために、必要である。このような
バッファを構築する最も簡単な方法は、図１Ａに示され
たようなＣＭＯＳ反転器１２を用いることである。この
ＣＭＯＳ反転器１２では、Ｎチヤンネル・トランジスタ
１４およびＰチヤンネル・トランジスタ１６の寸法が適
切に選定される。
ルトないし 3ボルトのＴＴＬ「ＡＣ」入力を受け取り、
そしてそれをできるだけ高速に、ゼロ・ボルトないし 5
ボルトのＣＭＯＳ出力に変換しなければならない。標準
的ＴＴＬ入力の仕様によれば、この同じバッファは、
2.0ボルト以上のＴＴＬ「ＤＣ」入力を論理１として認
識するために、そして 0.8ボルト以下の「ＤＣ」入力を
論理０として認識するために、必要である。このような
バッファを構築する最も簡単な方法は、図１Ａに示され
たようなＣＭＯＳ反転器１２を用いることである。この
ＣＭＯＳ反転器１２では、Ｎチヤンネル・トランジスタ
１４およびＰチヤンネル・トランジスタ１６の寸法が適
切に選定される。
【０００６】典型的なＣＭＯＳ処理工程では、Ｎチヤン
ネル閾値電圧は約 0.8ボルトであり、そしてＰチヤンネ
ル閾値電圧は約−1.1 ボルトであるであろう。Ｎチヤン
ネル・トランジスタの利得は、単位面積当たり、Ｐチヤ
ンネル・トランジスタの利得の約２倍であるから、要求
された電気的特性を有するＴＴＬ・ＣＭＯＳ入力バッフ
ァ１２を作成するために、トランジスタ１４のようなＮ
チヤンネル・トランジスタの幅と長さの比（Ｗ／Ｌ）
を、トランジスタ１６のようなＰチヤンネル・トランジ
スタのＷ／Ｌの約４倍に作成することにより、図１Ａの
入力バッファを実施するのが通常であった。これらの比
は、反転器の入力電圧が約 1.4ボルトである時、実際に
スイッチングを行うように、反転器が設計される。（反
転器のこの入力電圧は、典型的には、Ｖinと書かれ
る。）スイッチング点は、標準的ＴＴＬ低レベル（ 0.8
ボルト）とＴＴＬ高レベル（ 2.0ボルト）との中間の点
である。
ネル閾値電圧は約 0.8ボルトであり、そしてＰチヤンネ
ル閾値電圧は約−1.1 ボルトであるであろう。Ｎチヤン
ネル・トランジスタの利得は、単位面積当たり、Ｐチヤ
ンネル・トランジスタの利得の約２倍であるから、要求
された電気的特性を有するＴＴＬ・ＣＭＯＳ入力バッフ
ァ１２を作成するために、トランジスタ１４のようなＮ
チヤンネル・トランジスタの幅と長さの比（Ｗ／Ｌ）
を、トランジスタ１６のようなＰチヤンネル・トランジ
スタのＷ／Ｌの約４倍に作成することにより、図１Ａの
入力バッファを実施するのが通常であった。これらの比
は、反転器の入力電圧が約 1.4ボルトである時、実際に
スイッチングを行うように、反転器が設計される。（反
転器のこの入力電圧は、典型的には、Ｖinと書かれ
る。）スイッチング点は、標準的ＴＴＬ低レベル（ 0.8
ボルト）とＴＴＬ高レベル（ 2.0ボルト）との中間の点
である。
【０００７】反転器１２に対し、Ｖinが 0.8ボルト以下
である時、Ｎチヤンネル・トランジスタ１４は完全にオ
フになるであろう。それは、そのゲート・ソース電圧
（Ｖgs）がＮチヤンネル・トランジスタ閾値電圧
（Ｖtn）より小さいからである。そして、Ｐチヤンネル
・トランジスタ１６はにオンになるであろう。それは、
そのＶgsが−4.2 ボルトより小さいからである。Ｎチヤ
ンネル・トランジスタ１４がオフであり、かつ、Ｐチヤ
ンネル・トランジスタ１６がオンである場合、反転器出
力接続点はＶcc（それは、公称＋5 ボルトにある）にま
で引き上げられる。この場合、Ｖccから引き出される直
流電流は非常に小さい（例えば、わずかの漏洩電流の
み）であるであろう。
である時、Ｎチヤンネル・トランジスタ１４は完全にオ
フになるであろう。それは、そのゲート・ソース電圧
（Ｖgs）がＮチヤンネル・トランジスタ閾値電圧
（Ｖtn）より小さいからである。そして、Ｐチヤンネル
・トランジスタ１６はにオンになるであろう。それは、
そのＶgsが−4.2 ボルトより小さいからである。Ｎチヤ
ンネル・トランジスタ１４がオフであり、かつ、Ｐチヤ
ンネル・トランジスタ１６がオンである場合、反転器出
力接続点はＶcc（それは、公称＋5 ボルトにある）にま
で引き上げられる。この場合、Ｖccから引き出される直
流電流は非常に小さい（例えば、わずかの漏洩電流の
み）であるであろう。
【０００８】ＭＯＳトランジスタの利得βは、下記の式
で表すことができる。
で表すことができる。
【０００９】
【数１】
【００１０】したがって、図１Ａにおいて、Ｖin＝ 2.0
ボルトである時、Ｎチヤンネル・トランジスタ１４がオ
ンになるであろう。それは、Ｖgs＞Ｖtnであるからであ
る。Ｐチヤンネル・トランジスタ１６はまたオンになる
であろう。それは、Ｖgs＝−3.0 ボルトであるからであ
る。図１Ｂを見よ。けれども、Ｎチヤンネル・トランジ
スタ１４の実効オン抵抗値（Ｒon）は、Ｐチヤンネル・
トランジスタ１６の実効オン抵抗値よりも小さい。
ボルトである時、Ｎチヤンネル・トランジスタ１４がオ
ンになるであろう。それは、Ｖgs＞Ｖtnであるからであ
る。Ｐチヤンネル・トランジスタ１６はまたオンになる
であろう。それは、Ｖgs＝−3.0 ボルトであるからであ
る。図１Ｂを見よ。けれども、Ｎチヤンネル・トランジ
スタ１４の実効オン抵抗値（Ｒon）は、Ｐチヤンネル・
トランジスタ１６の実効オン抵抗値よりも小さい。
【００１１】このことは、通常、下記の理由による。 （イ）
【数２】 （ロ） Ｎチヤンネル・トランジスタ１４は、本来、大
きなキャリア移動度を有しているので、したがって、Ｎ
チヤンネル・トランジスタ１４の利得は、Ｐチヤンネル
・トランジスタ１６の利得より大きい。
きなキャリア移動度を有しているので、したがって、Ｎ
チヤンネル・トランジスタ１４の利得は、Ｐチヤンネル
・トランジスタ１６の利得より大きい。
【００１２】Ｎチヤンネル・トランジスタ１４のオン抵
抗値が小さいことにより、Ｖout は論理ゼロである 0.8
ボルトより小さい。 2ボルトの論理１入力に付随する問
題点は、Ｐチヤンネル・トランジスタ１６とＮチヤンネ
ル・トランジスタ１４のいずれも完全にはオフにならな
い。このことにより、Ｖccからかなりの直流電流が流れ
ることが可能になる。この電流は実際のトランジスタの
寸法の関数であり、その典型的な値は、0.1 ミリアンペ
ア程度の小さな値から１ミリアンペア程度の値までの範
囲にわたることができる。
抗値が小さいことにより、Ｖout は論理ゼロである 0.8
ボルトより小さい。 2ボルトの論理１入力に付随する問
題点は、Ｐチヤンネル・トランジスタ１６とＮチヤンネ
ル・トランジスタ１４のいずれも完全にはオフにならな
い。このことにより、Ｖccからかなりの直流電流が流れ
ることが可能になる。この電流は実際のトランジスタの
寸法の関数であり、その典型的な値は、0.1 ミリアンペ
ア程度の小さな値から１ミリアンペア程度の値までの範
囲にわたることができる。
【００１３】多くのＴＴＬ・ＣＭＯＳ入力バッファを有
する回路に対し、ＴＴＬ論理１入力に対して累積待機電
流はかなりの大きさになることができる。このような待
機電流は余分の熱を発生する。この熱は発散しなければ
ならなく、そして装置冷却機（ファンまたは空気還流装
置のいづれかであることができる）に対し付加的な負担
となる。この待機電流は、もしこの装置の電力が電池に
より供給されているならば、特に好ましくないのは明ら
かである。この待機電流により生ずるまた別の問題点
は、装置設計者が直面するというよりは、チップ設計者
が直面する問題点である。チップの内部電力バスの物理
的寸法は、この電流を収容するために大きく作成しなけ
ればならなく、そのために、チップの大きな領域を必要
とする。
する回路に対し、ＴＴＬ論理１入力に対して累積待機電
流はかなりの大きさになることができる。このような待
機電流は余分の熱を発生する。この熱は発散しなければ
ならなく、そして装置冷却機（ファンまたは空気還流装
置のいづれかであることができる）に対し付加的な負担
となる。この待機電流は、もしこの装置の電力が電池に
より供給されているならば、特に好ましくないのは明ら
かである。この待機電流により生ずるまた別の問題点
は、装置設計者が直面するというよりは、チップ設計者
が直面する問題点である。チップの内部電力バスの物理
的寸法は、この電流を収容するために大きく作成しなけ
ればならなく、そのために、チップの大きな領域を必要
とする。
【００１４】ＴＴＬ論理１入力に対する前記待機電流を
小さくすることを目的として、図１Ａの回路よりも複雑
な種々の回路が提案されている。けれども、この直流電
流を漏洩電流程度にまで完全に減少させることは、いず
れも成功していない。１つのＴＴＬ・ＣＭＯＳ入力バッ
ファが、ノーフアほか名の米国特許第４，４７１，２４
２号に開示されている。この入力バッファはＴＴＬレベ
ルをＣＭＯＳレベルに転換し、一方、図１Ａに示されて
いるような先行技術の入力バッファの直流電流経路をな
くしている。ノーフアほかは、ＴＴＬ論理１信号の最低
レベルに整合する基準電圧を導入した。入力反転器はＰ
チヤンネル・トランジスタを有し、そしてこのＰチヤン
ネル・トランジスタは、ソースがこの基準電圧にあるこ
とにより、ＴＴＬ信号が論理１の最低レベルにある時、
オンになる。この基準電圧は、論理１の最低レベルから
Ｐチヤンネル・トランジスタの閾値電圧を減算した値よ
りも小さく選定される。けれども、ノーフアほかは、Ｐ
チヤンネル・トランジスタを通してその交差接続反転器
へのフイードバックを行う、ＣＭＯＳＮＯＲゲートの利
用を提案していない。さらに好ましくないことに、ノー
フアほかの回路では、基準電圧発生器がまた電流を必要
とする。
小さくすることを目的として、図１Ａの回路よりも複雑
な種々の回路が提案されている。けれども、この直流電
流を漏洩電流程度にまで完全に減少させることは、いず
れも成功していない。１つのＴＴＬ・ＣＭＯＳ入力バッ
ファが、ノーフアほか名の米国特許第４，４７１，２４
２号に開示されている。この入力バッファはＴＴＬレベ
ルをＣＭＯＳレベルに転換し、一方、図１Ａに示されて
いるような先行技術の入力バッファの直流電流経路をな
くしている。ノーフアほかは、ＴＴＬ論理１信号の最低
レベルに整合する基準電圧を導入した。入力反転器はＰ
チヤンネル・トランジスタを有し、そしてこのＰチヤン
ネル・トランジスタは、ソースがこの基準電圧にあるこ
とにより、ＴＴＬ信号が論理１の最低レベルにある時、
オンになる。この基準電圧は、論理１の最低レベルから
Ｐチヤンネル・トランジスタの閾値電圧を減算した値よ
りも小さく選定される。けれども、ノーフアほかは、Ｐ
チヤンネル・トランジスタを通してその交差接続反転器
へのフイードバックを行う、ＣＭＯＳＮＯＲゲートの利
用を提案していない。さらに好ましくないことに、ノー
フアほかの回路では、基準電圧発生器がまた電流を必要
とする。
【００１５】
【問題点を解決するための手段】したがって、本発明の
１つの目的は、直流ＴＴＬレベルの論理低レベル入力ま
たは高レベル入力の両方に対し、非常に小さな待機電源
電流を有する、ＴＴＬ・ＣＭＯＳ入力バッファを得るこ
とである。
１つの目的は、直流ＴＴＬレベルの論理低レベル入力ま
たは高レベル入力の両方に対し、非常に小さな待機電源
電流を有する、ＴＴＬ・ＣＭＯＳ入力バッファを得るこ
とである。
【００１６】本発明のまた別の目的は、高い偽入力雑音
排除レベルを有する、ＴＴＬ・ＣＭＯＳ入力バッファを
得ることである。
排除レベルを有する、ＴＴＬ・ＣＭＯＳ入力バッファを
得ることである。
【００１７】本発明のさらに別の目的は、電流を消費す
る基準電圧回路を使用しないで、低い待機電流消費と、
雑音排除とを得ることである。
る基準電圧回路を使用しないで、低い待機電流消費と、
雑音排除とを得ることである。
【００１８】また別の利点は、電流を消費するＴＴＬ・
ＣＭＯＳ入力バッファを保持するのに要求されるチップ
領域消費電力バスが、小さいことである。
ＣＭＯＳ入力バッファを保持するのに要求されるチップ
領域消費電力バスが、小さいことである。
【００１９】要約すれば、本発明は、低電力で、かつ、
雑音特性を有するＴＴＬ・ＣＭＯＳ入力バッファに関す
る。このＴＴＬ・ＣＭＯＳ入力バッファは、レベル・シ
フト作用を行うＣＭＯＳ反転器と、４トランジスタＣＭ
ＯＳリセット・セット（ＲＳ）フリップ・フロップと、
２入力ＣＭＯＳ ＮＯＲゲートと、出力を駆動するため
の第２ＣＭＯＳ反転器と、Ｐチヤンネル・プル・アップ
・トランジスタとを有する。ＲＳフリップ・フロップ
「セット」入力はＴＴＬレベル入力に接続され、そして
「リセット」入力はＴＴＬ入力の反転されたものに接続
される。用いられるすべてのトランジスタは、バッファ
入力信号が、 0.8ボルトより小さいまたは2.0ボルトよ
り大きい、直流レベルにある時、電源とアースとの間の
すべての導電路がオフになるように、適切なゲートの幅
と長さを有する。入力バッファ特性は、高周波数で大振
幅の雑音を排除するためにそのスイッチング点が移動す
るように、入力信号を急速に変えるよう動的に適応す
る。
雑音特性を有するＴＴＬ・ＣＭＯＳ入力バッファに関す
る。このＴＴＬ・ＣＭＯＳ入力バッファは、レベル・シ
フト作用を行うＣＭＯＳ反転器と、４トランジスタＣＭ
ＯＳリセット・セット（ＲＳ）フリップ・フロップと、
２入力ＣＭＯＳ ＮＯＲゲートと、出力を駆動するため
の第２ＣＭＯＳ反転器と、Ｐチヤンネル・プル・アップ
・トランジスタとを有する。ＲＳフリップ・フロップ
「セット」入力はＴＴＬレベル入力に接続され、そして
「リセット」入力はＴＴＬ入力の反転されたものに接続
される。用いられるすべてのトランジスタは、バッファ
入力信号が、 0.8ボルトより小さいまたは2.0ボルトよ
り大きい、直流レベルにある時、電源とアースとの間の
すべての導電路がオフになるように、適切なゲートの幅
と長さを有する。入力バッファ特性は、高周波数で大振
幅の雑音を排除するためにそのスイッチング点が移動す
るように、入力信号を急速に変えるよう動的に適応す
る。
【００２０】本発明の１つの利点は、直流ＴＴＬレベル
の論理低レベル入力または高レベル入力に対し、非常に
小さな待機電流が得られることである。
の論理低レベル入力または高レベル入力に対し、非常に
小さな待機電流が得られることである。
【００２１】本発明のまた別の利点は、改良された入力
雑音排除特性が得られることである。
雑音排除特性が得られることである。
【００２２】本発明のさらに別の利点は、先行技術によ
るＴＴＬ・ＣＭＯＳ入力バッファが有する、電流を消費
する、基準電圧回路がないことである。
るＴＴＬ・ＣＭＯＳ入力バッファが有する、電流を消費
する、基準電圧回路がないことである。
【００２３】本発明のさらに別の利点は、多数個のＴＴ
Ｌ互換可能入力を有するチップに関して、表面領域の節
約が実現されることである。
Ｌ互換可能入力を有するチップに関して、表面領域の節
約が実現されることである。
【００２４】本発明のこれらの目的および利点、および
多数の他の目的および利点は、添付図面に示された好ま
しい実施例についての下記の詳細な説明により、当業者
にはすぐに理解されるであろう。
多数の他の目的および利点は、添付図面に示された好ま
しい実施例についての下記の詳細な説明により、当業者
にはすぐに理解されるであろう。
【００２５】
【実施例】本発明の第１実施例は、図２に示されたバッ
ファ２０である。この第１実施例は、複数個のＮＭＯＳ
トランジスタおよびＰＭＯＳトランジスタ２１〜３５を
有する。これらのトランジスタの参照番号および省略名
が、下記の表Ｉに示されている。しばらくの間、これら
のＮＭＯＳトランジスタは閾値電圧Ｖtn＝＋0.8 ボルト
を有し、そしてＰＭＯＳトランジスタは閾値電圧Ｖtp＝
−1.1 ボルトを有すると仮定する。表Ｉは、用いられる
装置に対する最近の典型的なサブミクロンＣＭＯＳ処理
工程のための、トランジスタの寸法の表である。
ファ２０である。この第１実施例は、複数個のＮＭＯＳ
トランジスタおよびＰＭＯＳトランジスタ２１〜３５を
有する。これらのトランジスタの参照番号および省略名
が、下記の表Ｉに示されている。しばらくの間、これら
のＮＭＯＳトランジスタは閾値電圧Ｖtn＝＋0.8 ボルト
を有し、そしてＰＭＯＳトランジスタは閾値電圧Ｖtp＝
−1.1 ボルトを有すると仮定する。表Ｉは、用いられる
装置に対する最近の典型的なサブミクロンＣＭＯＳ処理
工程のための、トランジスタの寸法の表である。
【００２６】
【表１】
【００２７】図２に例として示された回路の中のすべて
のトランジスタは、Ｐチヤンネル・トランジスタ３０お
よびＰチヤンネル・トランジスタ３１を除いて、描画ゲ
−ト長は１ミクロンである。製造中の横方向の拡散効果
により、１ミクロンの描画ゲ−ト長は、完成したチップ
では結果として、実効ゲ−ト長が約 0.7ミクロンになる
であろう。図２のすべてのＮチヤンネル・トランジスタ
およびＰチヤンネル・トランジスタ（これらのおのおの
は、ゲート端子と、ドレイン端子と、ソース端子とを有
する）は、標準的３端子ＭＯＳＦＥＴ記号を用いて示さ
れている。けれども、この分野の通常の当業者にはよく
知られているように、バルクＣＭＯＳ処理工程では、Ｎ
チヤンネル・トランジスタはＰ形基板の中に形成され、
そしてＰチヤンネル・トランジスタはＮ形基板の中に形
成されるであろう。Ｐ形のＮチヤンネル・トランジスタ
基板がアースに接続され、そしてＮ形のＰチヤンネル・
トランジスタ基板がＶccに接続されることが好ましい。
選定されたＣＭＯＳ処理工程がＮ形ウエル処理工程であ
る場合、もしＰチヤンネル・トランジスタ２７およびＰ
チヤンネル・トランジスタ２８が個別のＮ形ウエル（図
示されていない）を有するならば、そしてさらに、それ
らのソース（接続点４０および接続点４２）がそれらそ
れぞれの基板に接続されるならば、その場合には、わず
かに速い特性を得ることができる。
のトランジスタは、Ｐチヤンネル・トランジスタ３０お
よびＰチヤンネル・トランジスタ３１を除いて、描画ゲ
−ト長は１ミクロンである。製造中の横方向の拡散効果
により、１ミクロンの描画ゲ−ト長は、完成したチップ
では結果として、実効ゲ−ト長が約 0.7ミクロンになる
であろう。図２のすべてのＮチヤンネル・トランジスタ
およびＰチヤンネル・トランジスタ（これらのおのおの
は、ゲート端子と、ドレイン端子と、ソース端子とを有
する）は、標準的３端子ＭＯＳＦＥＴ記号を用いて示さ
れている。けれども、この分野の通常の当業者にはよく
知られているように、バルクＣＭＯＳ処理工程では、Ｎ
チヤンネル・トランジスタはＰ形基板の中に形成され、
そしてＰチヤンネル・トランジスタはＮ形基板の中に形
成されるであろう。Ｐ形のＮチヤンネル・トランジスタ
基板がアースに接続され、そしてＮ形のＰチヤンネル・
トランジスタ基板がＶccに接続されることが好ましい。
選定されたＣＭＯＳ処理工程がＮ形ウエル処理工程であ
る場合、もしＰチヤンネル・トランジスタ２７およびＰ
チヤンネル・トランジスタ２８が個別のＮ形ウエル（図
示されていない）を有するならば、そしてさらに、それ
らのソース（接続点４０および接続点４２）がそれらそ
れぞれの基板に接続されるならば、その場合には、わず
かに速い特性を得ることができる。
【００２８】Ｎチヤンネル・トランジスタ２１と、Ｐチ
ヤンネル・トランジスタ２７と、Ｐチヤンネル・トラン
ジスタ２８と、Ｐチヤンネル・トランジスタ２９は、
2.0ボルト＜Ｖin＜ 0.8ボルトに対し、漏洩電流のみを
有する特別の種類の反転器を構成する。このことは、Ｐ
チヤンネル・トランジスタ２８とＰチヤンネル・トラン
ジスタ２９が、公称 5.0ボルトのＶccを２個のＶtpだけ
引き下げ、接続点４０において約 2.8ボルトに降下させ
る（5 −1.1 −1.1 ＝2.8 ）単純なレベル・シフタとし
て動作するように接続されていることによる。接続点４
０はＰチヤンネル・トランジスタ２７のソースである。
したがって、Ｖinが 2.0ボルトより大きい時、Ｐチヤン
ネル・トランジスタ２７は−0.8 ボルトより大きいゲー
ト・ソース電圧（Ｖgs）を有するであろう。この電圧
は、Ｐチヤンネル・トランジスタ２７をオフにする電圧
−1.1 ボルトより大きい。Ｖinが0.8 ボルトより小さい
時、Ｎチヤンネル・トランジスタ２１はオフになるであ
ろう。この反転器の出力である接続点４４は、Ｖinが
0.8ボルトより小さい電圧から 2.0ボルトより大きい電
圧にまで変化する時、2.8 ボルトからアースにまで変化
するであろう。Ｐチヤンネル・トランジスタ２７および
Ｎチヤンネル・トランジスタ２１は0.8 ボルトから2.0
ボルトへのＶinの変化に対しゲートをほとんど駆動しな
いけれども、接続点４４は１ナノ秒より短い時間でなお
スイッチされる。それは、Ｎチヤンネル・トランジスタ
２２のゲートの小さな静電容量だけを駆動しなければな
らないからである。ＴＴＬレベル入力信号は、本発明の
入力バファにより受け取られる前に、入力保護回路を通
る。交差結合反転器４６および４８の対は、Ｖinおよび
接続点４４としてそれぞれ記される「セット」入力およ
び「リセット」入力を有する、ＲＳフリップ・フロップ
として見ることができる。ＴＲＵＥ出力は接続点５０で
ある。Ｎチヤンネル・トランジスタ２２および２３は、
Ｐチヤンネル・トランジスタ３０および３１よりもはる
かに大きな利得を有するように作成される。実際、Ｐチ
ヤンネル・トランジスタ３０および３１は、内部的に、
非常に長くかつ細く作成され、したがって、接続点５０
および５２の信号立上がり時間は比較的遅いであろう。
ヤンネル・トランジスタ２７と、Ｐチヤンネル・トラン
ジスタ２８と、Ｐチヤンネル・トランジスタ２９は、
2.0ボルト＜Ｖin＜ 0.8ボルトに対し、漏洩電流のみを
有する特別の種類の反転器を構成する。このことは、Ｐ
チヤンネル・トランジスタ２８とＰチヤンネル・トラン
ジスタ２９が、公称 5.0ボルトのＶccを２個のＶtpだけ
引き下げ、接続点４０において約 2.8ボルトに降下させ
る（5 −1.1 −1.1 ＝2.8 ）単純なレベル・シフタとし
て動作するように接続されていることによる。接続点４
０はＰチヤンネル・トランジスタ２７のソースである。
したがって、Ｖinが 2.0ボルトより大きい時、Ｐチヤン
ネル・トランジスタ２７は−0.8 ボルトより大きいゲー
ト・ソース電圧（Ｖgs）を有するであろう。この電圧
は、Ｐチヤンネル・トランジスタ２７をオフにする電圧
−1.1 ボルトより大きい。Ｖinが0.8 ボルトより小さい
時、Ｎチヤンネル・トランジスタ２１はオフになるであ
ろう。この反転器の出力である接続点４４は、Ｖinが
0.8ボルトより小さい電圧から 2.0ボルトより大きい電
圧にまで変化する時、2.8 ボルトからアースにまで変化
するであろう。Ｐチヤンネル・トランジスタ２７および
Ｎチヤンネル・トランジスタ２１は0.8 ボルトから2.0
ボルトへのＶinの変化に対しゲートをほとんど駆動しな
いけれども、接続点４４は１ナノ秒より短い時間でなお
スイッチされる。それは、Ｎチヤンネル・トランジスタ
２２のゲートの小さな静電容量だけを駆動しなければな
らないからである。ＴＴＬレベル入力信号は、本発明の
入力バファにより受け取られる前に、入力保護回路を通
る。交差結合反転器４６および４８の対は、Ｖinおよび
接続点４４としてそれぞれ記される「セット」入力およ
び「リセット」入力を有する、ＲＳフリップ・フロップ
として見ることができる。ＴＲＵＥ出力は接続点５０で
ある。Ｎチヤンネル・トランジスタ２２および２３は、
Ｐチヤンネル・トランジスタ３０および３１よりもはる
かに大きな利得を有するように作成される。実際、Ｐチ
ヤンネル・トランジスタ３０および３１は、内部的に、
非常に長くかつ細く作成され、したがって、接続点５０
および５２の信号立上がり時間は比較的遅いであろう。
【００２９】トランジスタ２４および２５と、トランジ
スタ３３および３４は、図２に示されているように、Ｖ
inおよび接続点５０により供給を受ける入力を有する、
２入力ＮＯＲゲート５４を構成する。ＮＯＲゲート５４
の中のトランジスタの寸法は、Ｖinが約 2.5ボルトにあ
りかつ接続点５０がアース（ゼロボルト）にある時、そ
の出力接続点５６がスイッチするように調整される。Ｐ
チヤンネル・トランジスタ３２は、接続点５０を急速に
かつ完全にＶccに引き込む。いったん、接続点５６が低
レベルに進むことを開始すると、接続点５６の降下時間
が短くなる。Ｐチヤンネル・トランジスタ３５およびＮ
チヤンネル・トランジスタ２６は、静電容量性負荷の駆
動に対し、単にバッファ作用を行う反転器である。
スタ３３および３４は、図２に示されているように、Ｖ
inおよび接続点５０により供給を受ける入力を有する、
２入力ＮＯＲゲート５４を構成する。ＮＯＲゲート５４
の中のトランジスタの寸法は、Ｖinが約 2.5ボルトにあ
りかつ接続点５０がアース（ゼロボルト）にある時、そ
の出力接続点５６がスイッチするように調整される。Ｐ
チヤンネル・トランジスタ３２は、接続点５０を急速に
かつ完全にＶccに引き込む。いったん、接続点５６が低
レベルに進むことを開始すると、接続点５６の降下時間
が短くなる。Ｐチヤンネル・トランジスタ３５およびＮ
チヤンネル・トランジスタ２６は、静電容量性負荷の駆
動に対し、単にバッファ作用を行う反転器である。
【００３０】本発明の第２実施例が図３に示されてい
る。トランジスタ２８および２９（図２）の電圧降下機
能を、他の方法により達成することができる。図３にお
いて、直列に接続された３個のダイオード６０、６２、
および６４の組の順方向電圧降下が、電圧降下機能のた
めに用いられる。
る。トランジスタ２８および２９（図２）の電圧降下機
能を、他の方法により達成することができる。図３にお
いて、直列に接続された３個のダイオード６０、６２、
および６４の組の順方向電圧降下が、電圧降下機能のた
めに用いられる。
【００３１】図４は、本発明の第３実施例を示す。この
第３実施例において、トランジスタ２８および２９の電
圧降下機能は、Ｎチヤンネル・トランジスタ７０および
７２の対により達成される。トランジスタ７０および７
２のゲートは、それぞれ、それらのドレインに接続され
る。
第３実施例において、トランジスタ２８および２９の電
圧降下機能は、Ｎチヤンネル・トランジスタ７０および
７２の対により達成される。トランジスタ７０および７
２のゲートは、それぞれ、それらのドレインに接続され
る。
【００３２】図５は、本発明の第４実施例を示す。この
第４実施例において、トランジスタ２８およびトランジ
スタ２９の電圧降下機能は、Ｎチヤンネル・トランジス
タ８２と直列に接続されたＰチヤンネル・トランジスタ
８０により達成される。この実施例では、Ｐチヤンネル
・トランジスタ２８が、実質的に、Ｎチヤンネル・トラ
ンジスタ８２で置き換えられている。
第４実施例において、トランジスタ２８およびトランジ
スタ２９の電圧降下機能は、Ｎチヤンネル・トランジス
タ８２と直列に接続されたＰチヤンネル・トランジスタ
８０により達成される。この実施例では、Ｐチヤンネル
・トランジスタ２８が、実質的に、Ｎチヤンネル・トラ
ンジスタ８２で置き換えられている。
【００３３】本発明の第５実施例では、電圧降下機能
は、そのゲートおよびドレインが正電圧源に接続され、
かつ、そのソースがＰチヤンネル・トランジスタのドレ
インに接続された、Ｎチヤンネル・トランジスタにより
達成することができる。このＰチヤンネル・トランジス
タのゲートとドレインは、共通に接続されるであろう。
は、そのゲートおよびドレインが正電圧源に接続され、
かつ、そのソースがＰチヤンネル・トランジスタのドレ
インに接続された、Ｎチヤンネル・トランジスタにより
達成することができる。このＰチヤンネル・トランジス
タのゲートとドレインは、共通に接続されるであろう。
【００３４】動作の説明 図６において、図２の回路が動作する際の１組の波形の
シュミレーションの結果が示されている。信号電圧入力
（Ｖin）波形１００は、シュミレーションのための１つ
の入力として用いられる。このＶin波形１００は、標準
的な直流ＴＴＬ信号状態をシュミレートするために、
0.8ボルトと 2.0ボルトとの間で変化する。このＶin波
形１００は、ＡＣ状態をシュミレートするために、ゼロ
・ボルトと3.0ボルトとの間で駆動される。波形１０２
は、接続点４４（図２）の時間変化する電圧を表す。波
形１０４は、接続点５０（図２）の時間変化する電圧を
表す。波形１０６は、接続点５８（図２）の時間変化す
る電圧を表す。
シュミレーションの結果が示されている。信号電圧入力
（Ｖin）波形１００は、シュミレーションのための１つ
の入力として用いられる。このＶin波形１００は、標準
的な直流ＴＴＬ信号状態をシュミレートするために、
0.8ボルトと 2.0ボルトとの間で変化する。このＶin波
形１００は、ＡＣ状態をシュミレートするために、ゼロ
・ボルトと3.0ボルトとの間で駆動される。波形１０２
は、接続点４４（図２）の時間変化する電圧を表す。波
形１０４は、接続点５０（図２）の時間変化する電圧を
表す。波形１０６は、接続点５８（図２）の時間変化す
る電圧を表す。
【００３５】図６に示されているように、Ｖinが 0.8ボ
ルトで開始する時、接続点４４の電圧は約 2.8ボルトで
あり、接続点５０の電圧はゼロ・ボルトであり、接続点
５２および５６の電圧はほぼＶccに等しく、および接続
点５８の電圧はゼロ・ボルトであることが分かる。また
図に示されているように、Ｖinが 2.0ボルトに急速に増
大すると、接続点４４の電圧は急速にゼロ・ボルトに降
下し、および接続点５２の電圧は急速にゼロ・ボルトに
降下する。接続点５２がゼロ・ボルトにあると、Ｐチヤ
ンネル・トランジスタ３０はオンになり、その結果、接
続点４４の電圧はゆっくりと増大する。ＮＯＲゲート５
４の出力は、直ちに低レベルに進むことはないであろ
う。それは、もし１つの入力が 2.0ボルトにありそして
他の入力がゼロ・ボルトにあるならば、そのトランジス
タがスイッチしないように作成されているからである。
けれども、約 20 ナノ秒の後、接続点５０の電圧が増大
する時、接続点５６の電圧は低レベルに進むことを開始
するであろう。接続点５６の電圧が降下を開始する時、
Ｐチヤンネル・トランジスタ３２はオンになり、接続点
５０の電圧のＶccへの立上がりを加速するであろう。こ
のことは、接続点５６および５８が変化をいったん開始
すれば、それらの急速スイッチングを可能にする。シュ
ミレーションのこの部分から、約 2.0ボルトより小さく
かつ約 20 ナノ秒より短い正に進むＶin雑音パルスは、
バッファの出力に到達しないであろう、ということを結
論することができる。さらに、約 2.0ボルトまたはそれ
以上の直流Ｖinはこのバッファの出力をスイッチするこ
とができる、ことが分かるであろう。次に、Ｖinは 2.0
ボルトから 0.8ボルトに降下する。バッファ入力信号に
対するこの変化により、接続点４４の電圧は約 2.8ボル
トにまで増大する。接続点４４の電圧を立上がらせるＶ
inの正確なスイッチング電圧は、Ｎチヤンネル・トラン
ジスタ２１およびＰチヤンネル・トランジスタ２７のそ
れぞれの設計により決定されるであろう。典型的には、
この電圧は 1.4ボルトに設定される。接続点４４の電圧
が 2.8ボルトに到達する時、Ｐチヤンネル・トランジス
タ３２がオンであっても、接続点５０の電圧は強制的に
低レベルにされるであろう。それは、Ｎチヤンネル・ト
ランジスタ２２の寸法がＰチヤンネル・トランジスタ３
２よりも１０倍大きく設計されているからである。接続
点５０の電圧とＶinが低レベルにある時、Ｎチヤンネル
・トランジスタ２４およびＮチヤンネル・トランジスタ
２５はオフになり、そしてＰチヤンネル・トランジスタ
３３およびＰチヤンネル・トランジスタ３４はオンにな
る。このことにより、接続点５６の電圧は急速に立上が
り、そして接続点５８の電圧は急速に降下する。接続点
５６の電圧がＶccにまで増大した後、Ｐチヤンネル・ト
ランジスタ３２はオフになる。
ルトで開始する時、接続点４４の電圧は約 2.8ボルトで
あり、接続点５０の電圧はゼロ・ボルトであり、接続点
５２および５６の電圧はほぼＶccに等しく、および接続
点５８の電圧はゼロ・ボルトであることが分かる。また
図に示されているように、Ｖinが 2.0ボルトに急速に増
大すると、接続点４４の電圧は急速にゼロ・ボルトに降
下し、および接続点５２の電圧は急速にゼロ・ボルトに
降下する。接続点５２がゼロ・ボルトにあると、Ｐチヤ
ンネル・トランジスタ３０はオンになり、その結果、接
続点４４の電圧はゆっくりと増大する。ＮＯＲゲート５
４の出力は、直ちに低レベルに進むことはないであろ
う。それは、もし１つの入力が 2.0ボルトにありそして
他の入力がゼロ・ボルトにあるならば、そのトランジス
タがスイッチしないように作成されているからである。
けれども、約 20 ナノ秒の後、接続点５０の電圧が増大
する時、接続点５６の電圧は低レベルに進むことを開始
するであろう。接続点５６の電圧が降下を開始する時、
Ｐチヤンネル・トランジスタ３２はオンになり、接続点
５０の電圧のＶccへの立上がりを加速するであろう。こ
のことは、接続点５６および５８が変化をいったん開始
すれば、それらの急速スイッチングを可能にする。シュ
ミレーションのこの部分から、約 2.0ボルトより小さく
かつ約 20 ナノ秒より短い正に進むＶin雑音パルスは、
バッファの出力に到達しないであろう、ということを結
論することができる。さらに、約 2.0ボルトまたはそれ
以上の直流Ｖinはこのバッファの出力をスイッチするこ
とができる、ことが分かるであろう。次に、Ｖinは 2.0
ボルトから 0.8ボルトに降下する。バッファ入力信号に
対するこの変化により、接続点４４の電圧は約 2.8ボル
トにまで増大する。接続点４４の電圧を立上がらせるＶ
inの正確なスイッチング電圧は、Ｎチヤンネル・トラン
ジスタ２１およびＰチヤンネル・トランジスタ２７のそ
れぞれの設計により決定されるであろう。典型的には、
この電圧は 1.4ボルトに設定される。接続点４４の電圧
が 2.8ボルトに到達する時、Ｐチヤンネル・トランジス
タ３２がオンであっても、接続点５０の電圧は強制的に
低レベルにされるであろう。それは、Ｎチヤンネル・ト
ランジスタ２２の寸法がＰチヤンネル・トランジスタ３
２よりも１０倍大きく設計されているからである。接続
点５０の電圧とＶinが低レベルにある時、Ｎチヤンネル
・トランジスタ２４およびＮチヤンネル・トランジスタ
２５はオフになり、そしてＰチヤンネル・トランジスタ
３３およびＰチヤンネル・トランジスタ３４はオンにな
る。このことにより、接続点５６の電圧は急速に立上が
り、そして接続点５８の電圧は急速に降下する。接続点
５６の電圧がＶccにまで増大した後、Ｐチヤンネル・ト
ランジスタ３２はオフになる。
【００３６】次に、図６に示されているように、シュミ
レーションのＡＣ部分に対し、バファ入力信号のゼロ・
ボルトから 3.0ボルトへの増大のシュミレーションの準
備に、Ｖinが 0.8ボルトからゼロ・ボルトに降下する。
Ｖinの 3.0ボルトへのこの増大により、接続点４４およ
び５２の電圧はほぼ直ちにゼロボルトに降下する。接続
点５０の電圧はゆっくり増大を開始するであろう。けれ
ども、３つの電圧はＮＯＲゲート５４の１つの入力の上
で十分に高レベルであり、接続点５０の電圧が増大する
ことを待つことなく、出力接続点５６はほぼ直ちに降下
を開始するであろう。接続点５６の電圧が低レベルに進
む時、Ｐチヤンネル・トランジスタ３２は再びオンにな
り、そしてほぼ直ちに接続点５０の電圧をＶccにまで引
き上げる。接続点５０の電圧をスイッチするのに要求さ
れる正確なＶinは、Ｎチヤンネル・トランジスタ２４
と、Ｎチヤンネル・トランジスタ２５と、Ｐチヤンネル
・トランジスタ３３と、Ｐチヤンネル・トランジスタ３
４との寸法により決定される。典型的なスイッチング点
は、Ｖinが約 2.5ボルトである時である。Ｖinが 3.0ボ
ルトからゼロボルトへの降下に対し、接続点５６の電圧
を低レベルにスイッチさせるのと同じＶinに対して、接
続点５６の電圧を高レベルにスイッチしない。それは、
いまの場合、接続点５０の電圧がＶccにあるからであ
る。接続点５６の電圧は、接続点４４の電圧を立上がら
せ、および接続点５０の電圧を降下させるのに十分に、
Ｖinが低レベルに降下するまで、再び低レベルにスイッ
チしないであろう。シュミレーションの前記直流部分で
説明したのと全く同じように、Ｖinが 1.4ボルト以下に
降下した時、接続点４４の電圧は増大を開始するであろ
う。
レーションのＡＣ部分に対し、バファ入力信号のゼロ・
ボルトから 3.0ボルトへの増大のシュミレーションの準
備に、Ｖinが 0.8ボルトからゼロ・ボルトに降下する。
Ｖinの 3.0ボルトへのこの増大により、接続点４４およ
び５２の電圧はほぼ直ちにゼロボルトに降下する。接続
点５０の電圧はゆっくり増大を開始するであろう。けれ
ども、３つの電圧はＮＯＲゲート５４の１つの入力の上
で十分に高レベルであり、接続点５０の電圧が増大する
ことを待つことなく、出力接続点５６はほぼ直ちに降下
を開始するであろう。接続点５６の電圧が低レベルに進
む時、Ｐチヤンネル・トランジスタ３２は再びオンにな
り、そしてほぼ直ちに接続点５０の電圧をＶccにまで引
き上げる。接続点５０の電圧をスイッチするのに要求さ
れる正確なＶinは、Ｎチヤンネル・トランジスタ２４
と、Ｎチヤンネル・トランジスタ２５と、Ｐチヤンネル
・トランジスタ３３と、Ｐチヤンネル・トランジスタ３
４との寸法により決定される。典型的なスイッチング点
は、Ｖinが約 2.5ボルトである時である。Ｖinが 3.0ボ
ルトからゼロボルトへの降下に対し、接続点５６の電圧
を低レベルにスイッチさせるのと同じＶinに対して、接
続点５６の電圧を高レベルにスイッチしない。それは、
いまの場合、接続点５０の電圧がＶccにあるからであ
る。接続点５６の電圧は、接続点４４の電圧を立上がら
せ、および接続点５０の電圧を降下させるのに十分に、
Ｖinが低レベルに降下するまで、再び低レベルにスイッ
チしないであろう。シュミレーションの前記直流部分で
説明したのと全く同じように、Ｖinが 1.4ボルト以下に
降下した時、接続点４４の電圧は増大を開始するであろ
う。
【００３７】待機電力 もしＮチヤンネル閾値電圧が約 0.8ボルトであり、そし
てＰチヤンネル閾値電圧が−1.1 ボルトであるならば、
その場合には、図２の入力バファ回路は、 2.0ボルト＜
Ｖin＜ 0.8ボルトに対し、Ｖccからほんのわずかの漏洩
電流のみを引き出すであろう。
てＰチヤンネル閾値電圧が−1.1 ボルトであるならば、
その場合には、図２の入力バファ回路は、 2.0ボルト＜
Ｖin＜ 0.8ボルトに対し、Ｖccからほんのわずかの漏洩
電流のみを引き出すであろう。
【００３８】Ｎチヤンネル・トランジスタ２１とＮチヤ
ンネル・トランジスタ２３とがオフになるから、Ｖin＜
0.8ボルトの場合に対し、このことが得られる。Ｐチヤ
ンネル・トランジスタ２７がオンになり、それにより、
接続点４４の電圧が 2.8ボルトに等しくなる。 このこ
とは、Ｎチヤンネル・トランジスタ２２をオンにし、そ
して接続点５０の電圧を強制的に低レベルにする。この
ことは、Ｐチヤンネル・トランジスタ３１をオンにし、
そしてこのことは、Ｐチヤンネル・トランジスタ３０を
オフにする。Ｖinと接続点４４の電圧が低レベルである
時、Ｐチヤンネル・トランジスタ３３とＰチヤンネル・
トランジスタ３４はオンであり、Ｎチヤンネル・トラン
ジスタ２４およびＮチヤンネル・トランジスタ２５はオ
フであるであろう。このことにより、接続点５６の電圧
はＶccになり、そしてＰチヤンネル・トランジスタ３２
がオフになる。接続点５６の電圧がＶccである場合、Ｎ
チヤンネル・トランジスタ３５はオンであり、Ｐチヤン
ネル・トランジスタ３５はオフであり、そして接続点５
８の電圧はアースであるであろう。
ンネル・トランジスタ２３とがオフになるから、Ｖin＜
0.8ボルトの場合に対し、このことが得られる。Ｐチヤ
ンネル・トランジスタ２７がオンになり、それにより、
接続点４４の電圧が 2.8ボルトに等しくなる。 このこ
とは、Ｎチヤンネル・トランジスタ２２をオンにし、そ
して接続点５０の電圧を強制的に低レベルにする。この
ことは、Ｐチヤンネル・トランジスタ３１をオンにし、
そしてこのことは、Ｐチヤンネル・トランジスタ３０を
オフにする。Ｖinと接続点４４の電圧が低レベルである
時、Ｐチヤンネル・トランジスタ３３とＰチヤンネル・
トランジスタ３４はオンであり、Ｎチヤンネル・トラン
ジスタ２４およびＮチヤンネル・トランジスタ２５はオ
フであるであろう。このことにより、接続点５６の電圧
はＶccになり、そしてＰチヤンネル・トランジスタ３２
がオフになる。接続点５６の電圧がＶccである場合、Ｎ
チヤンネル・トランジスタ３５はオンであり、Ｐチヤン
ネル・トランジスタ３５はオフであり、そして接続点５
８の電圧はアースであるであろう。
【００３９】したがって、Ｖccからアースへの導電路は
存在しないであろう。その理由は下記の通りである。
存在しないであろう。その理由は下記の通りである。
【００４０】Ｐチヤンネル・トランジスタ２９と、Ｐチ
ヤンネル・トランジスタ２８と、Ｐチヤンネル・トラン
ジスタ２７と、Ｎチヤンネル・トランジスタ２１とで構
成される導電路において、Ｎチヤンネル・トランジスタ
２１がオフである。
ヤンネル・トランジスタ２８と、Ｐチヤンネル・トラン
ジスタ２７と、Ｎチヤンネル・トランジスタ２１とで構
成される導電路において、Ｎチヤンネル・トランジスタ
２１がオフである。
【００４１】Ｐチヤンネル・トランジスタ３０と、Ｐチ
ヤンネル・トランジスタ３２と、Ｎチヤンネル・トラン
ジスタ２２とで構成される導電路において、Ｐチヤンネ
ル・トランジスタ３０と、Ｐチヤンネル・トランジスタ
３２とがオフである。
ヤンネル・トランジスタ３２と、Ｎチヤンネル・トラン
ジスタ２２とで構成される導電路において、Ｐチヤンネ
ル・トランジスタ３０と、Ｐチヤンネル・トランジスタ
３２とがオフである。
【００４２】Ｐチヤンネル・トランジスタ３１と、Ｎチ
ヤンネル・トランジスタ２３とで構成される導電路にお
いて、Ｎチヤンネル・トランジスタ２３がオフである。
ヤンネル・トランジスタ２３とで構成される導電路にお
いて、Ｎチヤンネル・トランジスタ２３がオフである。
【００４３】Ｐチヤンネル・トランジスタ３３と、Ｐチ
ヤンネル・トランジスタ３４と、Ｎチヤンネル・トラン
ジスタ２４と、Ｎチヤンネル・トランジスタ２５とで構
成される導電路において、Ｎチヤンネル・トランジスタ
２４と、Ｎチヤンネル・トランジスタ２５とがオフであ
る。
ヤンネル・トランジスタ３４と、Ｎチヤンネル・トラン
ジスタ２４と、Ｎチヤンネル・トランジスタ２５とで構
成される導電路において、Ｎチヤンネル・トランジスタ
２４と、Ｎチヤンネル・トランジスタ２５とがオフであ
る。
【００４４】Ｐチヤンネル・トランジスタ３８と、Ｎチ
ヤンネル・トランジスタ２６とで構成される導電路にお
いて、Ｐチヤンネル・トランジスタ３８がオフである。
ヤンネル・トランジスタ２６とで構成される導電路にお
いて、Ｐチヤンネル・トランジスタ３８がオフである。
【００４５】漏洩電流のみである結果は、Ｖin＞ 2.0ボ
ルトの場合に対して達成される。それは、Ｐチヤンネル
・トランジスタ２２のソースが 2.8ボルトであり、そし
てそのゲートが 2.0ボルトより大きい時、Ｐチヤンネル
・トランジスタ２２がオフであるからである。Ｎチヤン
ネル・トランジスタ２１がオンであり、そしてこのこと
は、接続点４４の電圧を低レベルにし、そしてこのこと
は、Ｎチヤンネル・トランジスタ２２をオフにする。Ｎ
チヤンネル・トランジスタ２３はオンであり、そして、
接続点５２の電圧を低レベルに引き下げ、そしてこのこ
とは、Ｐチヤンネル・トランジスタ３０をオンにし、そ
してこのことは、接続点５０の電圧をＶ ccにする。それ
は、Ｎチヤンネル・トランジスタ２２がオフであるから
である。Ｖinが高レベルでありおよび接続点５２の電圧
がＶccである場合、Ｎチヤンネル・トランジスタ２４お
よびＮチヤンネル・トランジスタ２５はオンである。Ｐ
チヤンネル・トランジスタ３３がオフであり、そしてＰ
チヤンネル・トランジスタ３３が部分的にオンである。
それは、そのゲートが 2.0ボルトより大きいが、しか
し、Ｖccにはないからである。Ｐチヤンネル・トランジ
スタ３３は完全にオフであり、そしてＮチヤンネル・ト
ランジスタ２４およびＮチヤンネル・トランジスタ２５
はオンであるから、接続点５６の電圧はアースにあるで
あろう。そしてこのことは、Ｐチヤンネル・トランジス
タ３２をオンにし、およびさらに接続点５８の電圧をＶ
ccにさせ、それで、Ｐチヤンネル・トランジスタ３５が
オンになり、およびＮチヤンネル・トランジスタ２６が
オフになる。
ルトの場合に対して達成される。それは、Ｐチヤンネル
・トランジスタ２２のソースが 2.8ボルトであり、そし
てそのゲートが 2.0ボルトより大きい時、Ｐチヤンネル
・トランジスタ２２がオフであるからである。Ｎチヤン
ネル・トランジスタ２１がオンであり、そしてこのこと
は、接続点４４の電圧を低レベルにし、そしてこのこと
は、Ｎチヤンネル・トランジスタ２２をオフにする。Ｎ
チヤンネル・トランジスタ２３はオンであり、そして、
接続点５２の電圧を低レベルに引き下げ、そしてこのこ
とは、Ｐチヤンネル・トランジスタ３０をオンにし、そ
してこのことは、接続点５０の電圧をＶ ccにする。それ
は、Ｎチヤンネル・トランジスタ２２がオフであるから
である。Ｖinが高レベルでありおよび接続点５２の電圧
がＶccである場合、Ｎチヤンネル・トランジスタ２４お
よびＮチヤンネル・トランジスタ２５はオンである。Ｐ
チヤンネル・トランジスタ３３がオフであり、そしてＰ
チヤンネル・トランジスタ３３が部分的にオンである。
それは、そのゲートが 2.0ボルトより大きいが、しか
し、Ｖccにはないからである。Ｐチヤンネル・トランジ
スタ３３は完全にオフであり、そしてＮチヤンネル・ト
ランジスタ２４およびＮチヤンネル・トランジスタ２５
はオンであるから、接続点５６の電圧はアースにあるで
あろう。そしてこのことは、Ｐチヤンネル・トランジス
タ３２をオンにし、およびさらに接続点５８の電圧をＶ
ccにさせ、それで、Ｐチヤンネル・トランジスタ３５が
オンになり、およびＮチヤンネル・トランジスタ２６が
オフになる。
【００４６】Ｖccからアースへの導電路は存在しないで
あろう。その理由は下記の通りである。
あろう。その理由は下記の通りである。
【００４７】Ｐチヤンネル・トランジスタ２９と、Ｐチ
ヤンネル・トランジスタ２８と、Ｐチヤンネル・トラン
ジスタ２７と、Ｎチヤンネル・トランジスタ２１とで構
成される直流導電路において、Ｐチヤンネル・トランジ
スタ２７がオフである。
ヤンネル・トランジスタ２８と、Ｐチヤンネル・トラン
ジスタ２７と、Ｎチヤンネル・トランジスタ２１とで構
成される直流導電路において、Ｐチヤンネル・トランジ
スタ２７がオフである。
【００４８】Ｐチヤンネル・トランジスタ２４と、Ｐチ
ヤンネル・トランジスタ３２と、Ｎチヤンネル・トラン
ジスタ２２とで構成される直流導電路において、Ｎチヤ
ンネル・トランジスタ２７がオフである。
ヤンネル・トランジスタ３２と、Ｎチヤンネル・トラン
ジスタ２２とで構成される直流導電路において、Ｎチヤ
ンネル・トランジスタ２７がオフである。
【００４９】Ｐチヤンネル・トランジスタ３１と、Ｎチ
ヤンネル・トランジスタ２３とで構成される直流導電路
において、Ｐチヤンネル・トランジスタ３１がオフであ
る。
ヤンネル・トランジスタ２３とで構成される直流導電路
において、Ｐチヤンネル・トランジスタ３１がオフであ
る。
【００５０】Ｐチヤンネル・トランジスタ３３と、Ｐチ
ヤンネル・トランジスタ３４と、Ｎチヤンネル・トラン
ジスタ２４と、Ｎチヤンネル・トランジスタ２５とで構
成される直流導電路において、Ｐチヤンネル・トランジ
スタ３３がオフである。
ヤンネル・トランジスタ３４と、Ｎチヤンネル・トラン
ジスタ２４と、Ｎチヤンネル・トランジスタ２５とで構
成される直流導電路において、Ｐチヤンネル・トランジ
スタ３３がオフである。
【００５１】Ｐチヤンネル・トランジスタ３５と、Ｎチ
ヤンネル・トランジスタ２６とで構成される直流導電路
において、Ｎチヤンネル・トランジスタ２６がオフであ
る。
ヤンネル・トランジスタ２６とで構成される直流導電路
において、Ｎチヤンネル・トランジスタ２６がオフであ
る。
【００５２】本発明が前記実施例について説明されたけ
れども、前記説明は、本発明が前記実施例に限定される
ことを意味するものではないことを断っておく。当業者
は、前記説明に基づき、種々の変更実施例および種々の
修正実施例を容易に考案することができるはずである。
したがって、請求項は、本発明の範囲内に入るすべての
変更実施例および修正実施例を包含するものと理解しな
ければならない。
れども、前記説明は、本発明が前記実施例に限定される
ことを意味するものではないことを断っておく。当業者
は、前記説明に基づき、種々の変更実施例および種々の
修正実施例を容易に考案することができるはずである。
したがって、請求項は、本発明の範囲内に入るすべての
変更実施例および修正実施例を包含するものと理解しな
ければならない。
【図１】先行技術によるＴＴＬ・ＣＭＯＳ入力バッファ
の概要を示した図であって、Ａは回路概要図、ＢはＡに
示された回路の直流入力と直流出力との間の関係を示し
た直流転送図。
の概要を示した図であって、Ａは回路概要図、ＢはＡに
示された回路の直流入力と直流出力との間の関係を示し
た直流転送図。
【図２】本発明の第１実施例の概要図。
【図３】本発明の第２実施例の概要図。
【図４】本発明の第３実施例の概要図。
【図５】本発明の第４実施例の概要図。
【図６】図２に示された回路により発生される期待され
る波形を示す回路シュミレーション出力図。
る波形を示す回路シュミレーション出力図。
ＶCC 電源端子 ＶIN 入力装置 ２８、２９ 正電源電圧の減少装置 ２１、２７、２８、２９ 第１反転器回路 ４６、４８ ＣＭＯＳセット・リセット・フリップ・フ
ロップ ２４、２５、３３、３４ ２入力ＮＯＲゲ−ト
ロップ ２４、２５、３３、３４ ２入力ＮＯＲゲ−ト
Claims (15)
- 【請求項１】 正電圧端子と電気的アース端子とを備え
た、１対の電源端子と、 入力装置と、 前記正電圧端子に接続された入力と、出力とを有し、正
電源電圧を減少させるための装置と、 前記減少装置出力に接続された第１電源端子と、前記電
気的アース端子に接続された第２電源端子と、前記入力
装置に接続された入力と、出力と、を有する第１反転器
と、 前記入力装置に接続されたセット入力と、前記第１反転
器および真出力に接続されたリセット入力と、を有する
ＣＭＯＳセット・リセット・フリップ・フロップと、 前記入力装置に接続された１つの入力と、前記フリップ
・フロップ真出力に接続された第２入力と、レベル変換
されたＴＴＬ入力信号を通信するための出力と、を有す
る２入力ＮＯＲゲートと、 を有する雑音排除、低電力、ＴＴＬ・ＣＭＯＳ論理レベ
ル変換器。 - 【請求項２】 請求項１記載の変換器において、前記正
電圧端子と前記電気的アース端子とに電気的に接続さ
れ、かつ、入力と出力とを有し、かつ、前記入力が前記
２入力ＮＯＲゲートの出力に接続された、第２反転器を
さらに有する、前記変換器。 - 【請求項３】 請求項２記載の変換器において、前記第
２反転器が電気的に直列に接続されたＰチヤンネル・ト
ランジスタとＮチヤンネル・トランジスタとを有し、か
つ、前記Ｐチヤンネル・トランジスタと前記Ｎチヤンネ
ル・トランジスタが同じ描画幅と同じ描画長とを有す
る、前記変換器。 - 【請求項４】 請求項１記載の変換器において、前記入
力装置が入力保護回路を有する、前記変換器。 - 【請求項５】 請求項１記載の変換器において、正電源
電圧を減少させるための前記装置が複数個のＰチヤンネ
ル・トランジスタを有する、前記変換器。 - 【請求項６】 請求項１記載の変換器において、正電源
電圧を減少させるための前記装置が、前記正電圧端子に
電気的に接続されたソースと相互に電気的に接続された
ゲートおよびドレインとを有する第１Ｐチヤンネル・ト
ランジスタと、前記第１Ｐチヤンネル・トランジスタの
ドレインに電気的に接続されたソースと相互に電気的に
接続されたゲートおよびドレインとを有する第２Ｐチヤ
ンネル・トランジスタと、を有する、前記変換器。 - 【請求項７】 請求項１記載の変換器において、正電源
電圧を減少させるための前記装置が、前記正電圧端子に
電気的に接続された陽極を有する第１ダイオードと、前
記第１ダイオードの陰極に電気的に接続された陽極を有
する第２ダイオードと、前記第２ダイオードの陰極に電
気的に接続された陽極を有する第３ダイオードと、を有
する、前記変換器。 - 【請求項８】 請求項１記載の変換器において、正電源
電圧を減少させるための前記装置が、前記正電圧端子に
電気的にいずれも接続されたゲートおよびドレインを有
する第１Ｎチヤンネル・トランジスタと、前記第１Ｎチ
ヤンネル・トランジスタのソースに電気的に接続された
ゲートおよびドレインを有する第２Ｎチヤンネル・トラ
ンジスタと、を有する、前記変換器。 - 【請求項９】 請求項１記載の変換器において、正電源
電圧を減少させるための前記装置が、前記正電圧端子に
電気的に接続されたソースおよび相互に電気的に接続さ
れたゲートとドレインを有するＰチヤンネル・トランジ
スタと、前記Ｐチヤンネル・トランジスタのゲートおよ
びドレインに電気的に接続されたゲートおよびドレイン
を有するＮチヤンネル・トランジスタと、を有する、前
記変換器。 - 【請求項１０】 請求項１記載の変換器において、正電
源電圧を減少させるための前記装置が、前記正電圧端子
に電気的にいずれも接続されたゲートおよびドレインを
有するＮチヤンネル・トランジスタと、前記Ｎチヤンネ
ル・トランジスタのソースに電気的に接続されたソース
を有するＰチヤンネル・トランジスタと、相互に接続さ
れたゲートおよびドレインと、を有する、前記変換器。 - 【請求項１１】 請求項１記載の変換器において、前記
ＣＭＯＳセット・リセット・フリップ・フロップが前記
正電圧電源端子に接続されたソースを有する第１Ｐチヤ
ンネル・トランジスタと、 前記第１Ｐチヤンネル・トランジスタのドレインに接続
されたドレインと、前記電気的アースに接続されたソー
スと、前記リセット入力に接続されたゲートと、を有す
る第１Ｎチヤンネル・トランジスタと、 前記正電圧電源端子に接続されたソースと、前記第１Ｐ
チヤンネル・トランジスタのドレインに接続されたゲー
トと、を有する第２Ｐチヤンネル・トランジスタと、 前記第２Ｐチヤンネル・トランジスタのドレインに接続
されたドレインと、前記電気的アースに接続されたソー
スと、前記セット入力に接続されたゲートと、を有する
第２Ｎチヤンネル・トランジスタと、 を有する、前記変換器。 - 【請求項１２】 請求項５記載の変換器において、前記
Ｐチヤンネル・トランジスタが個別のＮ形ウエルの中に
おのおのが作成され、かつ、前記Ｐチヤンネル・トラン
ジスタのおのおのがそれぞれのＮ形ウエルに接続された
それぞれのソースを有する、前記変換器。 - 【請求項１３】 請求項１記載の変換器において、前記
第１反転器が直列接続されたＰチヤンネル・トランジス
タおよびＮチヤンネル・トランジスタを有し、かつ、前
記Ｐチヤンネル・トランジスタのＷ／Ｌ比が前記Ｎチヤ
ンネル・トランジスタのＷ／Ｌ比の約２倍である、前記
変換器。 - 【請求項１４】 入力線路と、 正電圧電源に接続された入力と、出力と、を有する、電
圧降下回路と、 直列に接続され、かつ、前記電圧降下回路出力とアース
端子との間に接続され、かつ、前記入力線路に接続され
た入力を有し、かつ、出力を有する、第１ＣＭＯＳ反転
器と、 前記Ｐチヤンネル・トランジスタのＷ／Ｌ比が前記Ｎチ
ヤンネル・トランジスタのＷ／Ｌ比の約２倍であり、 前記入力線路に接続されたセット入力と、前記ＣＭＯＳ
反転器に接続されたリセット入力と、真出力と、を有す
る、ＣＭＯＳセット・リセット・フリップ・フロップ
と、 前記正電圧電源と前記フリップ・フロップ真出力との間
に接続された加速用Ｐチヤンネル・プル・アップ・トラ
ンジスタと、 前記入力線路に接続された第１入力と、前記フリップ・
フロップ真出力に接続された第２入力と、出力と、を有
する、完全スタティックＣＭＯＳ２入力ＮＯＲゲート
と、 前記ＮＯＲゲート出力に接続された入力と、ＣＭＯＳレ
ベル信号を供給するための出力と、を備えた、直列接続
されたＰチヤンネル・トランジスタおよびＮチヤンネル
・トランジスタを有する、第１ＣＭＯＳ反転器と、 前記Ｐチヤンネル・トランジスタおよび前記Ｎチヤンネ
ル・トランジスタが事実上同じＷ／Ｌ比を有する、 ＴＴＬ・ＣＭＯＳ入力バッファ。 - 【請求項１５】 請求項１４記載のバッファにおいて、
前記ＣＭＯＳセット・リセット・フリップ・フロップが
その出力に対し比較的速い降下時間および比較的速い立
上がり時間とを有する、前記バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/835,207 US5216299A (en) | 1992-02-13 | 1992-02-13 | Low power noise rejecting TTL to CMOS input buffer |
| US835207 | 1992-02-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066205A true JPH066205A (ja) | 1994-01-14 |
Family
ID=25268919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5024418A Pending JPH066205A (ja) | 1992-02-13 | 1993-02-12 | 低電力、雑音排除ｔｔｌ・ｃｍｏｓ入力バッファ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5216299A (ja) |
| EP (1) | EP0555779B1 (ja) |
| JP (1) | JPH066205A (ja) |
| CA (1) | CA2089429C (ja) |
| DE (1) | DE69314676D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559691B2 (en) | 2001-05-30 | 2003-05-06 | Fujitsu Limited | Voltage level converting circuit |
| JP2015116077A (ja) * | 2013-12-13 | 2015-06-22 | 株式会社日立製作所 | 整流装置、オルタネータおよび電力変換装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296758A (en) * | 1992-02-24 | 1994-03-22 | National Semiconductor Corporation | Output buffer with ground bounce compensation |
| US5602496A (en) * | 1992-06-17 | 1997-02-11 | Advanced Micro Devices, Inc. | Input buffer circuit including an input level translator with sleep function |
| KR100392556B1 (ko) * | 1994-01-31 | 2003-11-12 | 주식회사 하이닉스반도체 | 시모스회로용입력버퍼 |
| FR2719727B1 (fr) * | 1994-05-03 | 1996-07-26 | Matra Mhs | Circuit de sortie pour circuit intégré. |
| US6194945B1 (en) * | 1994-07-15 | 2001-02-27 | Unisys Corporation | Dual threshold digital receiver with large noise margin |
| US5517130A (en) * | 1994-12-20 | 1996-05-14 | Sun Microsystems, Inc. | Method and structure for reducing noise in output buffer circuits |
| US5818280A (en) * | 1995-12-11 | 1998-10-06 | International Business Machines Corporation | Method and apparatus with preconditioning for shifting the voltage level of a signal |
| US5717355A (en) * | 1995-12-11 | 1998-02-10 | International Business Machines Corporation | Method and apparatus with active feedback for shifting the voltage level of a signal |
| KR100308208B1 (ko) | 1998-09-21 | 2001-11-30 | 윤종용 | 반도체집적회로장치의입력회로 |
| US6741112B2 (en) | 2002-03-01 | 2004-05-25 | Broadcom Corporation | Input circuit with hysteresis |
| US12278624B2 (en) * | 2022-02-11 | 2025-04-15 | Pratt & Whitney Canada Corp. | Logic circuit for providing a signal value after a predetermined time period and method of using same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4475050A (en) * | 1981-12-21 | 1984-10-02 | Motorola, Inc. | TTL To CMOS input buffer |
| US4471242A (en) * | 1981-12-21 | 1984-09-11 | Motorola, Inc. | TTL to CMOS Input buffer |
| US4486670A (en) * | 1982-01-19 | 1984-12-04 | Intersil, Inc. | Monolithic CMOS low power digital level shifter |
| US4532436A (en) * | 1983-09-30 | 1985-07-30 | Rca Corporation | Fast switching circuit |
| GB2192105A (en) * | 1986-06-25 | 1987-12-31 | Philips Nv | Cmos-input circuit |
| US4845381A (en) * | 1987-10-01 | 1989-07-04 | Vlsi Technology, Inc. | Voltage level shifting circuit |
| US4980583A (en) * | 1989-01-03 | 1990-12-25 | National Semiconductor Corporation | CMOS level shift circuit with active pull-up and pull-down |
| US4978870A (en) * | 1989-07-19 | 1990-12-18 | Industrial Technology Research Institute | CMOS digital level shifter circuit |
| US5087841A (en) * | 1990-04-09 | 1992-02-11 | National Semiconductor Corporation | TTL to CMOS translating circuits without static current |
| US5159206A (en) * | 1990-07-31 | 1992-10-27 | Tsay Ching Yuh | Power up reset circuit |
-
1992
- 1992-02-13 US US07/835,207 patent/US5216299A/en not_active Expired - Fee Related
-
1993
- 1993-02-05 DE DE69314676T patent/DE69314676D1/de not_active Expired - Lifetime
- 1993-02-05 EP EP93101807A patent/EP0555779B1/en not_active Expired - Lifetime
- 1993-02-12 JP JP5024418A patent/JPH066205A/ja active Pending
- 1993-02-12 CA CA002089429A patent/CA2089429C/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559691B2 (en) | 2001-05-30 | 2003-05-06 | Fujitsu Limited | Voltage level converting circuit |
| JP2015116077A (ja) * | 2013-12-13 | 2015-06-22 | 株式会社日立製作所 | 整流装置、オルタネータおよび電力変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0555779A1 (en) | 1993-08-18 |
| EP0555779B1 (en) | 1997-10-22 |
| DE69314676D1 (de) | 1997-11-27 |
| US5216299A (en) | 1993-06-01 |
| CA2089429A1 (en) | 1993-08-14 |
| CA2089429C (en) | 2002-12-31 |
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