JPH0664433B2 - 薄膜ｅｌ駆動回路及びその駆動方法 - Google Patents
薄膜ｅｌ駆動回路及びその駆動方法Info
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- JPH0664433B2 JPH0664433B2 JP1412986A JP1412986A JPH0664433B2 JP H0664433 B2 JPH0664433 B2 JP H0664433B2 JP 1412986 A JP1412986 A JP 1412986A JP 1412986 A JP1412986 A JP 1412986A JP H0664433 B2 JPH0664433 B2 JP H0664433B2
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Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜ＥＬ（エレクトロルミネセンス）表示装
置の駆動回路及びその駆動方法に関する。
置の駆動回路及びその駆動方法に関する。
薄膜ＥＬ表示装置の中でも、二重絶縁構造のＡＣ型は、
信頼性が高く、動作が安定である等の特徴があるため、
製品化の可能性の高いデバイスとして有望視され、一部
では製品化されている。
信頼性が高く、動作が安定である等の特徴があるため、
製品化の可能性の高いデバイスとして有望視され、一部
では製品化されている。
このような薄膜ＥＬを駆動するためのドライバとして、
第４図の回路図に示す如きプッシュプル型の駆動回路
が、低消費電力、高速動作ができる等のため、検討され
ている。このような特徴を生かし、かつ駆動系を簡単に
し、低コスト化できる駆動用電源回路２０（特願昭59-1
56125号）も示されている。
第４図の回路図に示す如きプッシュプル型の駆動回路
が、低消費電力、高速動作ができる等のため、検討され
ている。このような特徴を生かし、かつ駆動系を簡単に
し、低コスト化できる駆動用電源回路２０（特願昭59-1
56125号）も示されている。
第４図の構成において、ＣELはＥＬの発光セルに対応す
る。このセルＣELは、走査線y1，y2，データ線x1，y2が
交差する交点部に、Ｙ2Ｏ3等の絶縁膜を介して形成され
る。これらの走査線、データ線を駆動するたに、走査側
駆動回路２１，データ側駆動回路２２が設けられる。走
査側では、ｐチャネル高耐圧ＭＯＳＦＥＴ（以下、ｐ−
ＭＯＳＴと称する）p1，p2とｎチャネル高耐圧ＭＯＳＦ
ＥＴ（以下、ｎ−ＭＯＳＴと称する）Ｎ１，Ｎ２とで、
それぞれ走査線y1，y2を充放電することによって、ＥＬ
の各セルに走査パルスを印加する。これらのＭＯＳＴの
オン・オフ制御は、図示してない制御回路により行なわ
れる。他方のデータ側では、データ信号に応じて各デー
タ線を選択的に充放電するための回路、即ちｐ−ＭＯＳ
Ｔ Ｐ１１，Ｐ１２とｎ−ＭＯＳＴ Ｎ１１，Ｎ１２と
で、各データ線x1，x2を駆動する。これらＭＯＳＴの制
御もその制御回路により行なわれる。また、これらｐ，
ｎのＭＯＳＴに供給すべき電源は、スイッチング方式の
駆動用電源回路２０より得られる。この電源回路２０
は、電源電圧ＶDを持つ電源ＶDに縦続接続されたスイッ
チ用ｎ−ＭＯＳＴ１２と、電源電圧ＶRを持つ電源ＶRに
縦続接続されたスイッチ用ｐ−ＭＯＳＴ１３とを電源供
給線として接続して構成される。
る。このセルＣELは、走査線y1，y2，データ線x1，y2が
交差する交点部に、Ｙ2Ｏ3等の絶縁膜を介して形成され
る。これらの走査線、データ線を駆動するたに、走査側
駆動回路２１，データ側駆動回路２２が設けられる。走
査側では、ｐチャネル高耐圧ＭＯＳＦＥＴ（以下、ｐ−
ＭＯＳＴと称する）p1，p2とｎチャネル高耐圧ＭＯＳＦ
ＥＴ（以下、ｎ−ＭＯＳＴと称する）Ｎ１，Ｎ２とで、
それぞれ走査線y1，y2を充放電することによって、ＥＬ
の各セルに走査パルスを印加する。これらのＭＯＳＴの
オン・オフ制御は、図示してない制御回路により行なわ
れる。他方のデータ側では、データ信号に応じて各デー
タ線を選択的に充放電するための回路、即ちｐ−ＭＯＳ
Ｔ Ｐ１１，Ｐ１２とｎ−ＭＯＳＴ Ｎ１１，Ｎ１２と
で、各データ線x1，x2を駆動する。これらＭＯＳＴの制
御もその制御回路により行なわれる。また、これらｐ，
ｎのＭＯＳＴに供給すべき電源は、スイッチング方式の
駆動用電源回路２０より得られる。この電源回路２０
は、電源電圧ＶDを持つ電源ＶDに縦続接続されたスイッ
チ用ｎ−ＭＯＳＴ１２と、電源電圧ＶRを持つ電源ＶRに
縦続接続されたスイッチ用ｐ−ＭＯＳＴ１３とを電源供
給線として接続して構成される。
かかる構成からなる従来のＥＬ駆動回路のタイミングチ
ャートを第５図に示す。図示したパルス列で、ダイレク
ト駆動方式による線順次走査が行なわれる。即ち、各デ
ータ線を選択的に駆動する期間（ＴR′を除く期間）で
は、ｎ−ＭＯＳＴ１２がオン状態に設定されて、データ
電源線ＡにＶDの電圧が供給される。この時、ｐ−ＭＯ
ＳＴ１３はオフ状態に制御され、電源ＶR系は電源線Ａ
から切り離される。これらの制御は、ｎ−ＭＯＳＴ１
２，ｐ−ＭＯＳＴ１３のゲートへ印加される制御パルス
φD，φRにより行なわれる。
ャートを第５図に示す。図示したパルス列で、ダイレク
ト駆動方式による線順次走査が行なわれる。即ち、各デ
ータ線を選択的に駆動する期間（ＴR′を除く期間）で
は、ｎ−ＭＯＳＴ１２がオン状態に設定されて、データ
電源線ＡにＶDの電圧が供給される。この時、ｐ−ＭＯ
ＳＴ１３はオフ状態に制御され、電源ＶR系は電源線Ａ
から切り離される。これらの制御は、ｎ−ＭＯＳＴ１
２，ｐ−ＭＯＳＴ１３のゲートへ印加される制御パルス
φD，φRにより行なわれる。
このデータ線駆動期間では、次のように各ＥＬのセルの
書込み動作が行なわれる。
書込み動作が行なわれる。
まず、期間Ｔ1では、ｐ−ＭＯＳＴ Ｐ１をオンにし
て、走査線y1に振幅ＶSの書込みパルスを印加し、一列
としてデータ側駆動回路２２の各ｐ−ＭＯＳＴ Ｐ１
１、Ｐ１２をオンにして振幅ＶDの非選択パルスを各デ
ータ線x1，x2に供給する。この場合、ＥＬの各セル
〔x1，y1〕，〔x2，y1〕には、発光閾値電Ｖf以下の電
圧ＶS−ＶDしか印加されず、これらのセルは発光しな
い。もちろん、他の非選択走査線y2に対応するセルも、
ＶDの電圧（ＶD＜Ｖf＜ＶS）しか印加されないため、発
光しない。
て、走査線y1に振幅ＶSの書込みパルスを印加し、一列
としてデータ側駆動回路２２の各ｐ−ＭＯＳＴ Ｐ１
１、Ｐ１２をオンにして振幅ＶDの非選択パルスを各デ
ータ線x1，x2に供給する。この場合、ＥＬの各セル
〔x1，y1〕，〔x2，y1〕には、発光閾値電Ｖf以下の電
圧ＶS−ＶDしか印加されず、これらのセルは発光しな
い。もちろん、他の非選択走査線y2に対応するセルも、
ＶDの電圧（ＶD＜Ｖf＜ＶS）しか印加されないため、発
光しない。
次に、期間Ｔ2では、同様にして走査線y2に走査パルス
が印加され、一例としてデータ線x1に非選択パルスが印
加される。データ線x2は、０Ｖに保持される。この時、
セル〔x2，y2〕にのみ書込みパルスＶSが印加され、他
のセルにはＶf以下の電圧（ＶS−ＶDあるいはＶD）しか
印加されないため、当該セル〔x2，y2〕だけがパルスの
立上り時に発光する。このようにして、所定のセルに書
込みを行い、全走査線（ドットマトリックス型の場合、
数本〜千本程度）を線順次に走査する。
が印加され、一例としてデータ線x1に非選択パルスが印
加される。データ線x2は、０Ｖに保持される。この時、
セル〔x2，y2〕にのみ書込みパルスＶSが印加され、他
のセルにはＶf以下の電圧（ＶS−ＶDあるいはＶD）しか
印加されないため、当該セル〔x2，y2〕だけがパルスの
立上り時に発光する。このようにして、所定のセルに書
込みを行い、全走査線（ドットマトリックス型の場合、
数本〜千本程度）を線順次に走査する。
次に、リフレッシュ駆動期間ＴR′において、Ｐ−ＭＯ
ＳＴ１３を制御パルスφRによりオン状態にして、電源
線ＡにＶRの電圧を供給する。この期間では、ｎ−ＭＯ
ＳＴ１２は制御パルスφDによりオフ状態に設定され
る。このＴR′の一部の期間ＴRにおいて、プッシュプル
回路を構成する全てのｐ−ＭＯＳＴ Ｐ１１，Ｐ１２を
オンにして、全てのセルにリフレッシュパルスを印加
し、書込まれたセルに再発光を行なわせる。この場合、
期間ＴR′がＴRに全く等しく設定されても、必要なリフ
レッシュ動作は行なわれる。このようなリフレッシュパ
ルスが印加された時、書込み時にＥＬの絶縁膜と発光層
との界面にトラップされた電子の数が正孔に比して多い
あるいは少い（分極により電界が生じた状態）選択セル
のみに、分極による電界とＶRの電圧による電界の総和
分（＞Ｖf）が印加されるので、選択セルのみが再発光
する。このようにして、一フィールド走査期間内で選択
セルは二回発光する。
ＳＴ１３を制御パルスφRによりオン状態にして、電源
線ＡにＶRの電圧を供給する。この期間では、ｎ−ＭＯ
ＳＴ１２は制御パルスφDによりオフ状態に設定され
る。このＴR′の一部の期間ＴRにおいて、プッシュプル
回路を構成する全てのｐ−ＭＯＳＴ Ｐ１１，Ｐ１２を
オンにして、全てのセルにリフレッシュパルスを印加
し、書込まれたセルに再発光を行なわせる。この場合、
期間ＴR′がＴRに全く等しく設定されても、必要なリフ
レッシュ動作は行なわれる。このようなリフレッシュパ
ルスが印加された時、書込み時にＥＬの絶縁膜と発光層
との界面にトラップされた電子の数が正孔に比して多い
あるいは少い（分極により電界が生じた状態）選択セル
のみに、分極による電界とＶRの電圧による電界の総和
分（＞Ｖf）が印加されるので、選択セルのみが再発光
する。このようにして、一フィールド走査期間内で選択
セルは二回発光する。
次のフィールド期間に入ると、再びｎ−ＭＯＳＴ１２を
制御パルスφDによりオン状態にして、データ電源線Ａ
をＶDに充電し、データ線を選択的に駆動する段階に入
る。この場合、次のような問題が生じる。即ち、ＴR′
の期間でＶRの電圧に充電されていた電源線Ａの電荷
は、ｎ−ＭＯＳＴ１２をオンにした瞬間に、電源ＶDを
通って逆方向電流として流れながら放電されるのであ
る。
制御パルスφDによりオン状態にして、データ電源線Ａ
をＶDに充電し、データ線を選択的に駆動する段階に入
る。この場合、次のような問題が生じる。即ち、ＴR′
の期間でＶRの電圧に充電されていた電源線Ａの電荷
は、ｎ−ＭＯＳＴ１２をオンにした瞬間に、電源ＶDを
通って逆方向電流として流れながら放電されるのであ
る。
以上述べたように、第４図の回路においては、電源線Ａ
の電位がＶR（１５０〜２００Ｖ程度）からＶD（３０〜
６０Ｖ程度）に低下するまで放電が行なわれ、通常は電
源線Ａに負荷する容量を0.01μＦ以下に抑えられるが、
電位差が大きい（１２０〜１７０Ｖ）ので、瞬間的に大
きな電流（数百ｍＡ〜数Ａ程度）が電源ＶDに流れるこ
とになる。このように大きな逆方向電流を流せる電源
は、大きな電圧を取り扱えない（通常３０〜３５Ｖ以下
の耐圧）ので、２００Ｖ程度の耐圧を有する電源ＶD系
を構成しようとすると、相当コスト高にならざるを得な
い。しかも、複数個の電源を直列に縦続接続して構成す
るので、電源系の寸法が大きくなってしまう。さらに、
大きな逆方向電流が電源に流れることによる電力損失も
大きくなる。
の電位がＶR（１５０〜２００Ｖ程度）からＶD（３０〜
６０Ｖ程度）に低下するまで放電が行なわれ、通常は電
源線Ａに負荷する容量を0.01μＦ以下に抑えられるが、
電位差が大きい（１２０〜１７０Ｖ）ので、瞬間的に大
きな電流（数百ｍＡ〜数Ａ程度）が電源ＶDに流れるこ
とになる。このように大きな逆方向電流を流せる電源
は、大きな電圧を取り扱えない（通常３０〜３５Ｖ以下
の耐圧）ので、２００Ｖ程度の耐圧を有する電源ＶD系
を構成しようとすると、相当コスト高にならざるを得な
い。しかも、複数個の電源を直列に縦続接続して構成す
るので、電源系の寸法が大きくなってしまう。さらに、
大きな逆方向電流が電源に流れることによる電力損失も
大きくなる。
このように従来の薄膜ＥＬ駆動回路では、電源に高価な
ものを用いなければならず、その寸法も大きなものにな
ってしまうという欠点があり、また電力損失が大きいと
いう問題もあった。これは、ＥＬ表示装置がＣＲＴと競
合するために不利な条件であり、本来備えている薄型
化，小型化，低コスト化，低消費電力化，の可能性を損
ねるものである。
ものを用いなければならず、その寸法も大きなものにな
ってしまうという欠点があり、また電力損失が大きいと
いう問題もあった。これは、ＥＬ表示装置がＣＲＴと競
合するために不利な条件であり、本来備えている薄型
化，小型化，低コスト化，低消費電力化，の可能性を損
ねるものである。
本発明の目的は、このような従来の欠点を除去すること
により、小形化，低コスト化、低消費電力化された薄膜
ＥＬ駆動回路及びその駆動方法を提供することにある。
により、小形化，低コスト化、低消費電力化された薄膜
ＥＬ駆動回路及びその駆動方法を提供することにある。
第１の発明の薄膜ＥＬ駆動回路は、薄膜ＥＬ表示装置の
走査線及びデータ線をそれぞれ線順次駆動する走査側駆
動回路及びデータ側駆動回路を備え、前記データ側駆動
回路の駆動用電源回路が電源供給線に共通接続した、第
１の電圧の第１の電源とこの第１の電源に縦続接続され
第１のゲートパルスにより制御される一導電型の第１の
トランジスタとから成る第１の電源供給手段と、前記第
１の電圧よりも低い第２の電圧の第２の電源とこの第２
の電源に縦続接続され第２のゲートパルスにより制御さ
れる反対導電型の第２のトランジスタとから成る第２の
電源供給手段とを備えるプッシュプル型の薄膜ＥＬ駆動
回路において、前記電源供給線にさらに共通接続し、前
記第１および第２のゲートパルスと予め定めたタイミン
グ関係の第３のゲートパルスにより制御される前記反対
導電型の第３のトランジスタとこの第３のトランジスタ
に縦続接続された前記第２の電圧と等しいかまたはやや
大きいツェナー電圧のツェナーダイオード列とから成る
前記電源供給線の電荷放電手段とを備えて構成される。
走査線及びデータ線をそれぞれ線順次駆動する走査側駆
動回路及びデータ側駆動回路を備え、前記データ側駆動
回路の駆動用電源回路が電源供給線に共通接続した、第
１の電圧の第１の電源とこの第１の電源に縦続接続され
第１のゲートパルスにより制御される一導電型の第１の
トランジスタとから成る第１の電源供給手段と、前記第
１の電圧よりも低い第２の電圧の第２の電源とこの第２
の電源に縦続接続され第２のゲートパルスにより制御さ
れる反対導電型の第２のトランジスタとから成る第２の
電源供給手段とを備えるプッシュプル型の薄膜ＥＬ駆動
回路において、前記電源供給線にさらに共通接続し、前
記第１および第２のゲートパルスと予め定めたタイミン
グ関係の第３のゲートパルスにより制御される前記反対
導電型の第３のトランジスタとこの第３のトランジスタ
に縦続接続された前記第２の電圧と等しいかまたはやや
大きいツェナー電圧のツェナーダイオード列とから成る
前記電源供給線の電荷放電手段とを備えて構成される。
また、第２の発明の薄膜ＥＬ駆動回路の駆動方法は、薄
膜ＥＬ表示装置の走査線及びデータ線をそれぞれ線順次
駆動する走査側駆動回路及びデータ側駆動回路を備え、
前記データ側駆動回路の駆動用電源回路が電源供給線に
共通接続した、第１の電圧の第１の電源とこの第１の電
源に縦続接続され第１のゲートパルスにより制御される
一導電型の第１のトランジスタとから成る第１の電源供
給手段と、前記第１の電圧よりも低い第２の電圧の第２
の電源とこの第２の電源に縦続接続され第２のゲートパ
ルスにより制御される反対導電型の第２のトランジスタ
とから成る第２の電源供給手段と、第３のゲートパルス
により制御される前記反対導電型の第３のトランジスタ
とこの第３のトランジスタに縦続接続された前記第２の
電圧と等しいかまたはやや大きいツェナー電圧のツェナ
ーダイオード列とから成る前記電源供給線の電荷放電手
段とを備えるプッシュプル型の薄膜ＥＬ駆動回路の駆動
方法において、全部の前記データ線にリフレッシュパル
スを供給するリフレッシュ期間では前記第１のトランジ
スタを予め定めた第１の期間の間導通状態にし、その後
前記第１および第２のトランジスタを遮断状態としたま
ま前記第３のトランジスタを第２の期間の間導通状態と
して前記電源供給線の電圧を前記ツエナー電圧まで低下
させ、選択的に前記データ線を線順次駆動する線順次駆
動期間では前記第１および第３のトランジスタを遮断し
て前記第２のトランジスタを導通状態にするよう前記第
１〜第３のゲートパルスのタイミングおよび幅を制御す
ることを特徴とするものである。
膜ＥＬ表示装置の走査線及びデータ線をそれぞれ線順次
駆動する走査側駆動回路及びデータ側駆動回路を備え、
前記データ側駆動回路の駆動用電源回路が電源供給線に
共通接続した、第１の電圧の第１の電源とこの第１の電
源に縦続接続され第１のゲートパルスにより制御される
一導電型の第１のトランジスタとから成る第１の電源供
給手段と、前記第１の電圧よりも低い第２の電圧の第２
の電源とこの第２の電源に縦続接続され第２のゲートパ
ルスにより制御される反対導電型の第２のトランジスタ
とから成る第２の電源供給手段と、第３のゲートパルス
により制御される前記反対導電型の第３のトランジスタ
とこの第３のトランジスタに縦続接続された前記第２の
電圧と等しいかまたはやや大きいツェナー電圧のツェナ
ーダイオード列とから成る前記電源供給線の電荷放電手
段とを備えるプッシュプル型の薄膜ＥＬ駆動回路の駆動
方法において、全部の前記データ線にリフレッシュパル
スを供給するリフレッシュ期間では前記第１のトランジ
スタを予め定めた第１の期間の間導通状態にし、その後
前記第１および第２のトランジスタを遮断状態としたま
ま前記第３のトランジスタを第２の期間の間導通状態と
して前記電源供給線の電圧を前記ツエナー電圧まで低下
させ、選択的に前記データ線を線順次駆動する線順次駆
動期間では前記第１および第３のトランジスタを遮断し
て前記第２のトランジスタを導通状態にするよう前記第
１〜第３のゲートパルスのタイミングおよび幅を制御す
ることを特徴とするものである。
本発明の薄膜ＥＬ駆動回路は、前記の構成で述べた如
く、データ側駆動回路の駆動用電源回路を、全データ線
を同時にリフレッシュ駆動するための従来の電源(VR)供
給手段と、データ線を選択的に駆動するために設けた従
来の電源(VD)供給手段と、ＶRの電位に充電された電源
線の電荷をＶDに等しいかわずかに高い電位レベルＶZ迄
放電せしめるためのツェナーダイオード列及びこれらに
直列接続されたスイッチ素子とからなる電荷放電手段と
を並列接続し、電源(VD)供給手段に大きな逆方向電流を
流さないようにしたものである。そして、この放電は、
リフレッシュ駆動を行うための電源供給手段を構成する
ｐ−ＭＯＳＴがオンからオフに切り換わった時と同時に
電荷放電手段を構成するスイッチ素子をオンにして行う
ことによって行なわれる。さらに、かかる放電終了後
に、データ線を選択的に駆動するための電源(VD)供給手
段を構成するｎ−ＭＯＳＴをオンにして、データ電源線
の電荷（ＶZの電位に相当する）をＶDの電位に迄放電さ
せて、駆動される。このようにして構成した駆動用電源
回路をデータ側駆動回路の電源端子に接続すると、駆動
用電源回路での電力損失がなく、安価で、構成の簡単な
データ側駆動回路からなる薄膜ＥＬ駆動回路及びその駆
動方法が実現できる。
く、データ側駆動回路の駆動用電源回路を、全データ線
を同時にリフレッシュ駆動するための従来の電源(VR)供
給手段と、データ線を選択的に駆動するために設けた従
来の電源(VD)供給手段と、ＶRの電位に充電された電源
線の電荷をＶDに等しいかわずかに高い電位レベルＶZ迄
放電せしめるためのツェナーダイオード列及びこれらに
直列接続されたスイッチ素子とからなる電荷放電手段と
を並列接続し、電源(VD)供給手段に大きな逆方向電流を
流さないようにしたものである。そして、この放電は、
リフレッシュ駆動を行うための電源供給手段を構成する
ｐ−ＭＯＳＴがオンからオフに切り換わった時と同時に
電荷放電手段を構成するスイッチ素子をオンにして行う
ことによって行なわれる。さらに、かかる放電終了後
に、データ線を選択的に駆動するための電源(VD)供給手
段を構成するｎ−ＭＯＳＴをオンにして、データ電源線
の電荷（ＶZの電位に相当する）をＶDの電位に迄放電さ
せて、駆動される。このようにして構成した駆動用電源
回路をデータ側駆動回路の電源端子に接続すると、駆動
用電源回路での電力損失がなく、安価で、構成の簡単な
データ側駆動回路からなる薄膜ＥＬ駆動回路及びその駆
動方法が実現できる。
次に、本発明の実施例について図面を用いて説明する。
第１図は第１の発明の一実施例の薄膜ＥＬ駆動回路とＥ
Ｌセルとの構成を示す回路図、第３図は第２の発明の一
実施例となる駆動方法を説明する動作タイミング図であ
る。本実施例では、スイッチング用トランジスタとして
便宜上高耐圧ＭＯＳＦＥＴの例を示すが、機能動作が同
じならばバイポーラ等の他の素子であっても差しかえな
い。
Ｌセルとの構成を示す回路図、第３図は第２の発明の一
実施例となる駆動方法を説明する動作タイミング図であ
る。本実施例では、スイッチング用トランジスタとして
便宜上高耐圧ＭＯＳＦＥＴの例を示すが、機能動作が同
じならばバイポーラ等の他の素子であっても差しかえな
い。
本実施例では、プッシュプル型のデータ側駆動回路２２
（ｐ−ＭＯＳＴ Ｐ１１，Ｐ１２とｎ−ＭＯＳＴ Ｎ１
１，Ｎ１２の各対で構成される）の電源線Ａに、外部に
設けたスイッチング電源方式の駆動用電源回路２０の出
力を供給する。この駆動用電源回路２０では、選択的に
データ線に非選択データに対応した駆動パルス（振幅Ｖ
D）を供給するための第２の電源供給手段として、ｎ−
ＭＯＳＴ１２とそのソース部に直列に接続した電源ＶD
とからなる駆動回路を設ける。この他に、縦続接続した
ツェナーダイオード列ＺＤ１〜ＺＤ４とこのツェナーダ
イオードＺＤ４のアノードに直列に接いだｎ−ＭＯＳＴ
１１のスイッチ素子とからなる電荷放電手段を設ける。
（ｐ−ＭＯＳＴ Ｐ１１，Ｐ１２とｎ−ＭＯＳＴ Ｎ１
１，Ｎ１２の各対で構成される）の電源線Ａに、外部に
設けたスイッチング電源方式の駆動用電源回路２０の出
力を供給する。この駆動用電源回路２０では、選択的に
データ線に非選択データに対応した駆動パルス（振幅Ｖ
D）を供給するための第２の電源供給手段として、ｎ−
ＭＯＳＴ１２とそのソース部に直列に接続した電源ＶD
とからなる駆動回路を設ける。この他に、縦続接続した
ツェナーダイオード列ＺＤ１〜ＺＤ４とこのツェナーダ
イオードＺＤ４のアノードに直列に接いだｎ−ＭＯＳＴ
１１のスイッチ素子とからなる電荷放電手段を設ける。
このツェナーダイオード列としては、４個と限られるも
のではなく、全部でＶDの電圧に等しいか、やや高いツ
ェナー電圧ＶZになるように設定できればよい。通常
は、ＶDが３０〜６０Ｖになるから、２４Ｖ、１６Ｖ等
のツェナー電圧を有するダイオードを２〜３個用いるこ
とで構成できる。
のではなく、全部でＶDの電圧に等しいか、やや高いツ
ェナー電圧ＶZになるように設定できればよい。通常
は、ＶDが３０〜６０Ｖになるから、２４Ｖ、１６Ｖ等
のツェナー電圧を有するダイオードを２〜３個用いるこ
とで構成できる。
また、この電荷放電手段や第２の電源供給手段とは別
に、リフレッシュパルスを全データ線に同時に供給する
ための第１の電源供給手段として、ダイオードＤRとス
イッチング用のｐ−ＭＯＳＴ１３及び電源ＶR（ＶR＞Ｖ
D、リフレッシュパルスの振幅に対応する）を直列接続
した駆動回路を設ける。この時ｐ−ＭＯＳＴのドレイ
ン、ｐ−ＭＯＳＴのソースと電源ＶRの高電位端子をそ
れぞれ接続する。そして、これら２つの電源供給手段の
出力端子と電荷放電手段の出力端子、即ちｎ−ＭＯＳＴ
１２のドレインとｐ−ＭＯＳＴ１３及びツェナーダイオ
ードＺＤ１のカソードを電源線として接続して、データ
側駆動回路２２を構成するプッシュプルドライバの電源
線Ａに供給する。
に、リフレッシュパルスを全データ線に同時に供給する
ための第１の電源供給手段として、ダイオードＤRとス
イッチング用のｐ−ＭＯＳＴ１３及び電源ＶR（ＶR＞Ｖ
D、リフレッシュパルスの振幅に対応する）を直列接続
した駆動回路を設ける。この時ｐ−ＭＯＳＴのドレイ
ン、ｐ−ＭＯＳＴのソースと電源ＶRの高電位端子をそ
れぞれ接続する。そして、これら２つの電源供給手段の
出力端子と電荷放電手段の出力端子、即ちｎ−ＭＯＳＴ
１２のドレインとｐ−ＭＯＳＴ１３及びツェナーダイオ
ードＺＤ１のカソードを電源線として接続して、データ
側駆動回路２２を構成するプッシュプルドライバの電源
線Ａに供給する。
即ち、上述した構成のＥＬ駆動回路による線順次駆動
は、次のようにして行なわれる。期間Ｔ1，Ｔ2では走査
側駆動回路２１のｐ−ＭＯＳＴ Ｐ１，Ｐ２を順次オン
しながら、走査線y1，y2に走査パルスを供給し、データ
側駆動回路２２のｐ−ＭＯＳＴ Ｐ１１，Ｐ１２を非選
択時だけオンにして、データ線x1，x2に駆動パルスを供
給する。第３図に示した例ではＴ2の期間でデータ線x2
を選択する（ｐ−ＭＯＳＴ Ｐ１２をオフのまま、ｎ−
ＭＯＳＴ Ｎ１２をオンにする）。このような線順次駆
動による選択セルへの書込みが全走査線にわたって行な
われる期間（ＴX′を除く期間）では、制御パルスφDを
“１”のレベル（ｎ−ＭＯＳＴ１２のソース・ゲート間
にＶDDの電圧印加）に設定し、スイッチング用ｎ−ＭＯ
ＳＴ１２をオン状態にして電源線Ａに電源ＶDからＶDの
電圧を供給する。この時、電荷放電手段を構成するｎ−
ＭＯＳＴ１１及び第１の電源供給手段となるｐ−ＭＯＳ
Ｔ１３のゲートφZ，φRに、それぞれ“０”のレベル信
号（０Ｖ，ＶR）を与えるので、これらのトランジスタ
１１，１３は共にオフ状態に設定される。この状態で、
ｐ−ＭＯＳＴ Ｐ１１，Ｐ１２あるいはｎ−ＭＯＳＴ
Ｎ１１，Ｎ１２をオンかオフに設定することにより、各
データ線x1，x2の電位は選択（０Ｖ）、非選択（ＶD）
の状態になる。
は、次のようにして行なわれる。期間Ｔ1，Ｔ2では走査
側駆動回路２１のｐ−ＭＯＳＴ Ｐ１，Ｐ２を順次オン
しながら、走査線y1，y2に走査パルスを供給し、データ
側駆動回路２２のｐ−ＭＯＳＴ Ｐ１１，Ｐ１２を非選
択時だけオンにして、データ線x1，x2に駆動パルスを供
給する。第３図に示した例ではＴ2の期間でデータ線x2
を選択する（ｐ−ＭＯＳＴ Ｐ１２をオフのまま、ｎ−
ＭＯＳＴ Ｎ１２をオンにする）。このような線順次駆
動による選択セルへの書込みが全走査線にわたって行な
われる期間（ＴX′を除く期間）では、制御パルスφDを
“１”のレベル（ｎ−ＭＯＳＴ１２のソース・ゲート間
にＶDDの電圧印加）に設定し、スイッチング用ｎ−ＭＯ
ＳＴ１２をオン状態にして電源線Ａに電源ＶDからＶDの
電圧を供給する。この時、電荷放電手段を構成するｎ−
ＭＯＳＴ１１及び第１の電源供給手段となるｐ−ＭＯＳ
Ｔ１３のゲートφZ，φRに、それぞれ“０”のレベル信
号（０Ｖ，ＶR）を与えるので、これらのトランジスタ
１１，１３は共にオフ状態に設定される。この状態で、
ｐ−ＭＯＳＴ Ｐ１１，Ｐ１２あるいはｎ−ＭＯＳＴ
Ｎ１１，Ｎ１２をオンかオフに設定することにより、各
データ線x1，x2の電位は選択（０Ｖ）、非選択（ＶD）
の状態になる。
このような線順次駆動が終わった後の期間ＴXでは、次
のような動作が行なわれる。ＴXの初期の期間ＴRでは、
ｐ−ＭＯＳＴ１３がオンになり、スイッチｎ−ＭＯＳＴ
１２はオフに変わる。これは、ｐ−ＭＯＳＴ１３，ｎ−
ＭＯＳＴ１２のゲートφR，φDにそれぞれ“１”，
“０”の信号（ＶR−ＶDD，ＶD）が与えられることによ
り行なわれる。この時、電荷放電手段を構成するｎ−Ｍ
ＯＳＴ１１はオフ状態のままに設定される。この状態で
は、電源線Ａに電源ＶRからＶRの電圧が供給される。従
って、少くともこのＴRの期間内で、ｐ−ＭＯＳＴ Ｐ
１１，Ｐ１２をオンにし、ｎ−ＭＯＳＴ Ｎ１１，Ｎ１
２をオフに設定すれば、データ線x1，x2には振幅ＶRの
リフレッシュパルスを供給することができる。
のような動作が行なわれる。ＴXの初期の期間ＴRでは、
ｐ−ＭＯＳＴ１３がオンになり、スイッチｎ−ＭＯＳＴ
１２はオフに変わる。これは、ｐ−ＭＯＳＴ１３，ｎ−
ＭＯＳＴ１２のゲートφR，φDにそれぞれ“１”，
“０”の信号（ＶR−ＶDD，ＶD）が与えられることによ
り行なわれる。この時、電荷放電手段を構成するｎ−Ｍ
ＯＳＴ１１はオフ状態のままに設定される。この状態で
は、電源線Ａに電源ＶRからＶRの電圧が供給される。従
って、少くともこのＴRの期間内で、ｐ−ＭＯＳＴ Ｐ
１１，Ｐ１２をオンにし、ｎ−ＭＯＳＴ Ｎ１１，Ｎ１
２をオフに設定すれば、データ線x1，x2には振幅ＶRの
リフレッシュパルスを供給することができる。
ＴXの後期の期間ＴZでは、ｎ−ＭＯＳＴ１１のゲートφ
Zに“１”の信号（ＶDD）を与え、このスイッチ１１を
オンにする。この時、第１及び第２の電源供給手段を構
成するスイッチ（ｎ−ＭＯＳＴ１２，ｐ−ＭＯＳＴ１
３）をオフ状態に設定する。こうすると、電源線Ａの電
位は、ＶRからツェナー電圧ＶZに迄電荷の放電により低
下する。なぜならＶD（３０〜６０Ｖ）に等しいか、や
や大きいツェナー電圧ＶZに設定されたツェナーダイオ
ード列ＺＤ１〜ＺＤ４の両端には、瞬間的にＶR（１５
０〜２００Ｖ）の電圧が印加されるため、ツェナーダイ
オード列は瞬時にツェナーブレークダウンを起こし、カ
ソードからアノードに向けて、電流が流れるからであ
る。このダイオードとしては、放電すべき電荷に応じた
電流容量を持った素子を選んでやればよい。
Zに“１”の信号（ＶDD）を与え、このスイッチ１１を
オンにする。この時、第１及び第２の電源供給手段を構
成するスイッチ（ｎ−ＭＯＳＴ１２，ｐ−ＭＯＳＴ１
３）をオフ状態に設定する。こうすると、電源線Ａの電
位は、ＶRからツェナー電圧ＶZに迄電荷の放電により低
下する。なぜならＶD（３０〜６０Ｖ）に等しいか、や
や大きいツェナー電圧ＶZに設定されたツェナーダイオ
ード列ＺＤ１〜ＺＤ４の両端には、瞬間的にＶR（１５
０〜２００Ｖ）の電圧が印加されるため、ツェナーダイ
オード列は瞬時にツェナーブレークダウンを起こし、カ
ソードからアノードに向けて、電流が流れるからであ
る。このダイオードとしては、放電すべき電荷に応じた
電流容量を持った素子を選んでやればよい。
この場合、ＶZの電位に対応した電荷がまだ電源線Ａに
充電されているが、次の期間（再びデータ線を選択的に
駆動する期間）に移る時に、ｎ−ＭＯＳＴ１２のゲート
φDに“１”の信号（ＶD＋ＶDD）を与えて、ｎ−ＭＯＳ
Ｔ１２のみをオン状態にするので、ＶZ−ＶDの電位（０
Ｖから数Ｖ）に対応するわずかな残留電荷は電源ＶDに
わずかな逆方向電流として流れ、すぐにＶDのレベルに
まで放電されてしまう。電源ＶDに流れるこの逆方向電
流は、放電電荷に対応した電位差が小さいため、ツェナ
ーダイオード列ＺＤ１〜ＺＤ４に流れる電流とは比較に
ならない程小さく、ほとんど電源の特性に影響を及ぼさ
ない。このように駆動すれば、従来電源ＶDとｎ−ＭＯ
ＳＴ１２との直列回路を経由して放電していた電源線Ａ
のリフレッシュパルスによる充電電荷をツェナーダイオ
ード列ＺＤ１〜ＺＤ４とｎ−ＭＯＳＴ１１との直列回路
を経由して放電するため、電源ＶDとして、大きな逆方
向電流に耐えられる大容量の複数個の電源の直列接続に
より構成するような高コストかつ大型の電源を用いる必
要がない。
充電されているが、次の期間（再びデータ線を選択的に
駆動する期間）に移る時に、ｎ−ＭＯＳＴ１２のゲート
φDに“１”の信号（ＶD＋ＶDD）を与えて、ｎ−ＭＯＳ
Ｔ１２のみをオン状態にするので、ＶZ−ＶDの電位（０
Ｖから数Ｖ）に対応するわずかな残留電荷は電源ＶDに
わずかな逆方向電流として流れ、すぐにＶDのレベルに
まで放電されてしまう。電源ＶDに流れるこの逆方向電
流は、放電電荷に対応した電位差が小さいため、ツェナ
ーダイオード列ＺＤ１〜ＺＤ４に流れる電流とは比較に
ならない程小さく、ほとんど電源の特性に影響を及ぼさ
ない。このように駆動すれば、従来電源ＶDとｎ−ＭＯ
ＳＴ１２との直列回路を経由して放電していた電源線Ａ
のリフレッシュパルスによる充電電荷をツェナーダイオ
ード列ＺＤ１〜ＺＤ４とｎ−ＭＯＳＴ１１との直列回路
を経由して放電するため、電源ＶDとして、大きな逆方
向電流に耐えられる大容量の複数個の電源の直列接続に
より構成するような高コストかつ大型の電源を用いる必
要がない。
尚、リフレッシュパルスを供給するために、ｐ−ＭＯＳ
Ｔ Ｐ１１，Ｐ１２を少くとも期間ＴRでオンにする
が、ＴXの前後の非走査期間（ＴX′のうちのＴXを除く
期間）及びＴZの期間でもオンにし続けた方が好まし
い。これらの期間でオンにしない場合には、一度、全て
のデータ線x1，x2が０Ｖに放電されないと、ノイズ等に
より浮遊状態になる可能性が高く、発振を起こしやすく
なるという問題がある。しかし、データ線x1，x2をＶR
の電位から０Ｖに放電すると、データが無い場合（全て
のデータ線が非選択状態）でもＶDの電位以下まで放電
を行なうことにより無駄な電力を消費することになる。
従って、ＴXの期間及びＴXの前後の非走査期間で、全て
のデータ線を電源線Ａの電位と等しくなるように設定し
ておくことが望ましい。このようにして、リフレッシュ
パルスは期間ＴRとＴZにおいて、それぞれピーク値
ＶR，ＶZを有するパルスとして電源線Ａ及び全てのデー
タ線x1，x2に供給される。このＴRとＴZの期間を除く期
間では、電源線Ａの電位は、再びＶDのレベルに設定さ
れるので、線順次駆動を行える状態となる。
Ｔ Ｐ１１，Ｐ１２を少くとも期間ＴRでオンにする
が、ＴXの前後の非走査期間（ＴX′のうちのＴXを除く
期間）及びＴZの期間でもオンにし続けた方が好まし
い。これらの期間でオンにしない場合には、一度、全て
のデータ線x1，x2が０Ｖに放電されないと、ノイズ等に
より浮遊状態になる可能性が高く、発振を起こしやすく
なるという問題がある。しかし、データ線x1，x2をＶR
の電位から０Ｖに放電すると、データが無い場合（全て
のデータ線が非選択状態）でもＶDの電位以下まで放電
を行なうことにより無駄な電力を消費することになる。
従って、ＴXの期間及びＴXの前後の非走査期間で、全て
のデータ線を電源線Ａの電位と等しくなるように設定し
ておくことが望ましい。このようにして、リフレッシュ
パルスは期間ＴRとＴZにおいて、それぞれピーク値
ＶR，ＶZを有するパルスとして電源線Ａ及び全てのデー
タ線x1，x2に供給される。このＴRとＴZの期間を除く期
間では、電源線Ａの電位は、再びＶDのレベルに設定さ
れるので、線順次駆動を行える状態となる。
本実施例によれば、スイッチング方式の駆動回路を簡単
に構成できるので、ＥＬ駆動装置をコンパクトに、しか
も低コストで実現することがきる。これは、ツェナーダ
イオードが低価格に入手でき、しかも２〜４個用いても
ほとんど占有面積を増やすことがないからである。さら
に、高電圧電源としては通常のものを使え、電源部にお
ける電力損失を生じることがないので、高信頼で、低消
費電力な駆動回路システムを構成できる。
に構成できるので、ＥＬ駆動装置をコンパクトに、しか
も低コストで実現することがきる。これは、ツェナーダ
イオードが低価格に入手でき、しかも２〜４個用いても
ほとんど占有面積を増やすことがないからである。さら
に、高電圧電源としては通常のものを使え、電源部にお
ける電力損失を生じることがないので、高信頼で、低消
費電力な駆動回路システムを構成できる。
第２図は第１の発明の第２の実施例となる薄膜ＥＬ駆動
回路の駆動用電源回路部分を示した回路図である。本実
施例においても、ＥＬを線順次で駆動する方式が適用さ
れ、この駆動動作のタイミングは、第３図に示すものと
全く同じである。本実施例では第１図の第１の電源供給
手段の代りに、ダイオードＤＲを省いた電源ＶRとｐ−
ＭＯＳＴ１３との直列回路を第１の電源供給手段として
いる。この場合も、第１の実施例と同様な動作を行い、
同じ効果が得られる。但し、電源ＶRとＶDを供給するタ
イミングに注意を払う必要があり、電圧の高いＶR電源
を低いＶD電源よりも先行して供給するようにすれば、
データ線に非選択駆動パルスを供給するための電源ＶD
から、リフレッシュパルス供給用の電源ＶRへ、一時的
にせよ電流が流れ込むことがなく、システムを安全に動
作させることができる。
回路の駆動用電源回路部分を示した回路図である。本実
施例においても、ＥＬを線順次で駆動する方式が適用さ
れ、この駆動動作のタイミングは、第３図に示すものと
全く同じである。本実施例では第１図の第１の電源供給
手段の代りに、ダイオードＤＲを省いた電源ＶRとｐ−
ＭＯＳＴ１３との直列回路を第１の電源供給手段として
いる。この場合も、第１の実施例と同様な動作を行い、
同じ効果が得られる。但し、電源ＶRとＶDを供給するタ
イミングに注意を払う必要があり、電圧の高いＶR電源
を低いＶD電源よりも先行して供給するようにすれば、
データ線に非選択駆動パルスを供給するための電源ＶD
から、リフレッシュパルス供給用の電源ＶRへ、一時的
にせよ電流が流れ込むことがなく、システムを安全に動
作させることができる。
以上詳細に説明したように、本発明によれば、高価な電
源を複数個用いる必要もないので、コンパクトにデータ
側駆動用電源回路を構成することができ、従来と比べて
大幅なコスト低減と、駆動回路系を含めた薄膜ＥＬ装置
のコンパクト化に大きく貢献する。さらに、ツェナーダ
イオード列を設けたことにより、電源部での電力損失が
なくなり、低消費電力なＥＬ装置が実現可能になる。ま
た、本発明の駆動回路では、プッシュプル回路を用いた
線順次ダイレクト駆動の性能をそのまま生かすことがで
きるので、高速動作，大容量ＥＬパネル対応の薄膜ＥＬ
駆動回路及びその駆動方法が得られる。
源を複数個用いる必要もないので、コンパクトにデータ
側駆動用電源回路を構成することができ、従来と比べて
大幅なコスト低減と、駆動回路系を含めた薄膜ＥＬ装置
のコンパクト化に大きく貢献する。さらに、ツェナーダ
イオード列を設けたことにより、電源部での電力損失が
なくなり、低消費電力なＥＬ装置が実現可能になる。ま
た、本発明の駆動回路では、プッシュプル回路を用いた
線順次ダイレクト駆動の性能をそのまま生かすことがで
きるので、高速動作，大容量ＥＬパネル対応の薄膜ＥＬ
駆動回路及びその駆動方法が得られる。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す部分回路図、第３図はこれ
らの動作タイミング図、第４図は従来の薄膜ＥＬ駆動回
路の一例を示す回路図、第５図は第４図の動作タイミン
グ図である。 １１……ｐ−ＭＯＳトランジスタ、１２，１３……ｎ−
ＭＯＳトランジスタ、２０……駆動用電源回路、２１…
…走査側ドライバ、２２……データ側ドライバ、Ａ−デ
ータ電源線、ＣEL……ＥＬセル、Ｎ１，Ｎ２，Ｎ１１，
Ｎ１２……ｎ−ＭＯＳトランジスタ、Ｐ１，Ｐ２，Ｐ１
１，Ｐ１２……ｐ−ＭＯＳトランジスタ、ＺＤ１〜ＺＤ
４……ツェナーダイオード、ＶD，ＶR……電源、x1，x2
……データ線、y1，y2……走査線、ＶS……電源端子、
φD，φR，φZ……制御パルス。
本発明の第２の実施例を示す部分回路図、第３図はこれ
らの動作タイミング図、第４図は従来の薄膜ＥＬ駆動回
路の一例を示す回路図、第５図は第４図の動作タイミン
グ図である。 １１……ｐ−ＭＯＳトランジスタ、１２，１３……ｎ−
ＭＯＳトランジスタ、２０……駆動用電源回路、２１…
…走査側ドライバ、２２……データ側ドライバ、Ａ−デ
ータ電源線、ＣEL……ＥＬセル、Ｎ１，Ｎ２，Ｎ１１，
Ｎ１２……ｎ−ＭＯＳトランジスタ、Ｐ１，Ｐ２，Ｐ１
１，Ｐ１２……ｐ−ＭＯＳトランジスタ、ＺＤ１〜ＺＤ
４……ツェナーダイオード、ＶD，ＶR……電源、x1，x2
……データ線、y1，y2……走査線、ＶS……電源端子、
φD，φR，φZ……制御パルス。
Claims (2)
- 【請求項１】薄膜ＥＬ表示装置の走査線及びデータ線を
それぞれ線順次駆動する走査側駆動回路及びデータ側駆
動回路を備え、前記データ側駆動回路の駆動用電源回路
が電源供給線に共通接続した、第１の電圧の第１の電源
とこの第１の電源に縦続接続され第１のゲートパルスに
より制御される一導電型の第１のトランジスタとから成
る第１の電源供給手段と、前記第１の電圧よりも低い第
２の電圧の第２の電源とこの第２の電源に縦続接続され
第２のゲートパルスにより制御される反対導電型の第２
のトランジスタとから成る第２の電源供給手段とを備え
るプッシュプル型の薄膜ＥＬ駆動回路において、 前記電源供給線にさらに共通接続し、前記第１および第
２のゲートパルスと予め定めたタイミング関係の第３の
ゲートパルスにより制御される反対導電型の第３のトラ
ンジスタとこの第３のトランジスタに縦続接続された前
記第２の電圧と等しいかまたはやや大きいツェナー電圧
のツェナーダイオード列とから成る前記電源供給線の電
荷放電手段とを備えることを特徴とする薄膜ＥＬ駆動回
路。 - 【請求項２】薄膜ＥＬ表示装置の走査線及びデータ線を
それぞれ線順次駆動する走査側駆動回路及びデータ側駆
動回路を備え、前記データ側駆動回路の駆動用電源回路
が電源供給線に共通接続した、第１の電圧の第１の電源
とこの第１の電源に縦続接続され第１のゲートパルスに
より制御される一導電型の第１のトランジスタとから成
る第１の電源供給手段と、前記第１の電圧よりも低い第
２の電圧の第２の電源とこの第２の電源に縦続接続され
第２のゲートパルスにより制御される反対導電型の第２
のトランジスタとから成る第２の電源供給手段と、第３
のゲートパルスにより制御される反対導電型の第３のト
ランジスタとこの第３のトランジスタに縦続接続された
前記第２の電圧と等しいかまたはやや大きいツェナー電
圧のツェナーダイオード列とから成る前記電源供給線の
電荷放電手段とを備えるプッシュプル型の薄膜ＥＬ駆動
回路の駆動方法において、 全部の前記データ線にリフレッシュパルスを供給するリ
フレッシュ期間では前記第１のトランジスタを予め定め
た第１の期間の間導通状態にし、その後前記第１および
第２のトランジスタを遮断状態としたまま前記第３のト
ランジスタを第２の期間の間導通状態として前記電源供
給線の電圧を前記ツエナー電圧まで低下させ、選択的に
前記データ線を線順次駆動する線順次駆動期間では前記
第１および第３のトランジスタを遮断して前記第２のト
ランジスタを導通状態にするよう前記第１〜第３のゲー
トパルスのタイミングおよび幅を制御することを特徴と
する薄膜ＥＬ駆動回路の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1412986A JPH0664433B2 (ja) | 1986-01-24 | 1986-01-24 | 薄膜ｅｌ駆動回路及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1412986A JPH0664433B2 (ja) | 1986-01-24 | 1986-01-24 | 薄膜ｅｌ駆動回路及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62172395A JPS62172395A (ja) | 1987-07-29 |
| JPH0664433B2 true JPH0664433B2 (ja) | 1994-08-22 |
Family
ID=11852519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1412986A Expired - Lifetime JPH0664433B2 (ja) | 1986-01-24 | 1986-01-24 | 薄膜ｅｌ駆動回路及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664433B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005017859A1 (ja) * | 2003-08-19 | 2005-02-24 | Fuji Electric Holdings Co., Ltd. | 表示装置及びその駆動方法 |
-
1986
- 1986-01-24 JP JP1412986A patent/JPH0664433B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62172395A (ja) | 1987-07-29 |
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