JPH0664437B2

JPH0664437B2 - マトリクス走査装置

Info

Publication number: JPH0664437B2
Application number: JP1024742A
Authority: JP
Inventors: グリーンスチユワートロジヤー; プラスドーラ
Original assignee: ゼネラルエレクトリツクカンパニイ
Priority date: 1988-02-01
Filing date: 1989-02-01
Publication date: 1994-08-22
Anticipated expiration: 2009-08-22
Also published as: GB2215103A; GB8902102D0; DE3902832A1; FR2626706B1; IT1228075B; FR2626706A1; GB2215103B; US4872002A; JPH01217500A; FI94295C; IT8919259A0; FI890365A7; CA1315029C; KR0127486B1; FI890365A0; FI94295B

Description

【発明の詳細な説明】〔発明の分野〕この発明は自己走査型マトリクス表示装置を動作させる
ための一体回路に関するものである。

〔発明の背景〕

多くの表示装置、例えば、液晶表示装置のような表示装
置は、垂直方向の列と水平方向の行をなして配列された
能動素子、即ち、ピクセルからなるマトリクスを備えて
いる。表示されるべきデータは、能動素子の列のそれぞ
れに対応して設けられたデータ線に駆動電圧として供給
される。能動素子の行は順次走査されて、アドレスされ
た行中の個々の能動素子がそれぞれの列に供給されたデ
ータ電圧の振幅に従って照明される。

典型的には、フラットパネル表示マトリクスは数百の行
および数百の列からなっている。表示装置への相互接続
の数を減じるためには、行及び列走査（マルチプレク
ス）回路を表示装置と一体に組込むことが望ましい。現
在、多くの会社は表示器及びアドレス回路を共通基板上
に集積するために、薄膜トランジスタ（TFT）回路を用
いている。TFT回路を作るために使用されている材料
は、セレン化カドミウム（CdSe）、多結晶シリコン（po
ly-Si）及びアモルファスシリコン（A-Si）である。

多結晶シリコンを用いる利点はその高いキャリヤ移動度
である。逆に、その欠点の中には、使用可能な基準材料
のスペクトルが狭いこと、漏洩電流が比較的高いこと、
及び、処理温度が非常に高いことがある。

CdSeは比較的高いキャリヤ移動度を有し、製造時の温度
が低くてよい（Ｔ_max＜400℃）。しかし、表示装置全体
にわたって均一なパラメトリック特性を持った装置を作
ることが困難であることがわかっている。

アモルファスシリコンは、多くの種々の安価な基板材料
上に低い温度（Ｔ_max＜350℃）で装置を作りやすい材料
である。A-Siトランジスタは、アレー全体にわたって均
一なパラメトリック特性を持つように製作するのが簡単
である。しかし、そのキャリヤ移動度（μ＜１cm²／V
S）はCdSeやpoly-Siよりも少なくとも１桁は遅い、A-Si
のキャリヤ移動度は遅すぎるので、従来設計で走査回路
を作ることは不可能である。

集積フラットパネル表示器の現在の技術水準では、この
低いキャリヤ移動度を考慮しない場合には、表示器の製
造においては、A-Siが良好な材料であろう。

フラットパネル表示装置用の走査回路が従来の回路設計
を用いてA-Si中に作られたことがある。A-Siに作られた
このタイプの走査回路の１例は、M.Akiyama（秋山）氏
外による、会報「Japan Display '86,Proceedings of t
he 6th International Display Research Conference」
1986年９月、212〜215頁の「A-Si TFTを用いた集積駆動
回路を有する能動マトリクス液晶装置（An Active-Matr
ix LCD With Integrated Driver Circuits Using A-Si
TFT's）」と題する論文に示されている。そこに記載さ
れている装置は、表示マトリクス中の行を走査するため
に、バッファドライバ（駆動装置）を有する一体化A-Si
タップ付きシフトレジスタを備えた液晶表示器である。
マトリクスの列は表示装置の外部に設けられた回路によ
って駆動される。上記論文には、A-Si行走査装置の出力
電圧波形を含む種々の予備テストの結果が示されてい
る。このテストのデータは、(a)最高動作周波数は約30K
Hzであること、及び、(b)シフトレジスタスキャナ（走
査装置）下降時間（即ち、ターンオフ時間）が、比較的
小面積の表示装置の場合でも、20μ秒に達することを示
している。

像を形成するためには、行スキャナの20μ秒という下降
時間は許容し得るかもしれないが、よりシャープな画像
を得るためには、もっと早い下降時間の方が望ましい。
第２に30KHzの周波数限界があることは、シフトレジス
タ型の走査構成では、表示器の列のバス（母線）に対し
て高速のデータ多重化（マルチプレクシング）を行うこ
とができないことを示している。

マトリクスの列バスに対して表示されるべきビデオ信号
のコミュテーションを行うためのTFTスキャナが前記会
報の304〜307頁のデリへ（I.DeRyche）氏、ファンカル
ステル（A.VanCalster）氏、ファンフレテレン（J.Vanf
leteren）氏及びデクレルク（A.DeClercq）氏による論
文「高解像度液晶表示器用poly-CdSe TFT駆動回路の設
計とシミュレーション（The Design and Simulation of
Poly-CdSe TFT Driving Circuits for High Resolutio
n LC Displays）」に示されている。このスキャナは比
較的高い移動度を持つ材料であるCdSeで作られており、
直列入力並列出力データシフトレジスタ、各々がシフト
レジスタの並列出力の各１つに結合され、マトリクスの
列バスの各１つに対応して設けられている複数のデータ
ラッチと、各々が対応するラッチの出力に結合された入
力と列バスを駆動するように結合された出力とを有する
複数のバッファ増幅器とを含んでいる。この構成におい
ては、シフトレジスタはゲート装置の第１の組によって
ラッチに結合されており、また、ラッチは第２の組のゲ
ート装置によってバッファ増幅器に結合されている。

ある与えられた線期間中、ラッチに記憶されているデー
タがバッファ増幅器を通してそれぞれの列バスに供給さ
れる。これと同時に、表示の次の線に関するデータ、即
ち、ビデオ信号が約６MHzのクロック周波数でシフトレ
ジスタに直列にロードされる。与えられた線期間の終り
において、シフトレジスタ中のデータが複数のラッチに
対して並列に転送される。ついで、このデータは次に続
く線期間中に列バスに結合される。

A-Siで構成したシフトレジスタに関して前述の秋山氏ら
により報告された速度−性能特性に照らしてみると、前
述したデリヘ氏らによって呈示されたタイプのコミュテ
ーティング回路をA-Siで作ることが出来ず、また、この
コミュテーティング回路は、フラットパネル表示装置の
垂直の列を駆動するために必要な走査速度で動作するこ
とは期待できないということが容易に理解されよう。

従って、比較的低いキャリヤ移動度を有する材料中に作
ることができ、比較的高速で動作させることが可能なコ
ミュテーティング回路が必要とされる。

〔発明の概要〕

この発明は、信号をマトリクス型表示装置に供給するた
めのラッチ回路に関するものである。このラッチ回路は
可変インピーダンス負荷装置によって付勢される一対の
交差結合されたトランジスタを含んでいる。可変インピ
ーダンス負荷装置はラッチ回路の係数切換えを行うため
に、低インピーダンス高電流モードと高インピーダンス
低電流モードとの間で変調される。

〔実施例の説明〕

以下、この発明を、アモルファスシリコン材料を用いて
能動素子が作られている自己走査型液晶表示装置を例に
とって説明するが、この発明の思想は、従来の走査回路
を所望の動作速度で動作させることが出来ない走査回路
またはコミュテーティング回路を必要とするような他の
形式の装置にも適用し得るものであることは了解されね
ばならない。

第１Ａ図には自己走査型液晶表示システムがブロック図
の形で示されている。このシステムは点線10で囲まれた
自己走査型表示アレーと、データ信号フォーマタ（form
atter）24、マスタ制御器26及びクロック信号発生器28
を含む支持電子装置とを含んでいる。表示アレー10は表
示マトリクス12、水平走査回路14及びデータコミュテー
ティング回路18を含んでいる。

表示マトリクス10は、複数のＰ×Ｑ×Ｒの水平バスと複
数のＭ×Ｎの垂直データ線とを含んでいる。ここで、
Ｍ、Ｎ、Ｐ、Ｑ及びＲは整数である。トランジスタスイ
ッチ・液晶表示素子（ピクセル）が各水平バスと垂直デ
ータ線との交点に配置されている。それぞれのトランジ
スタの制御電極は水平バスに結合されている。各トラン
ジスタの導通路は液晶表示素子と列バスとの間に結合さ
れている、液晶表示素子は容量性の素子であって、負荷
を蓄積することが出来る。即ち、液晶表示素子は電位を
記憶する。図示のシステムの動作において、電圧が順次
水平バスに供給されて、一時に１行ずつ、マトリクスト
ランジスタをオンにする。１行のトランジスタのターン
オンと同時に、その行の表示素子に対する表示データが
列バスに供給される。この表示データはマトリクストラ
ンジスタを介してそれぞれの表示素子のキャパシタンス
に結合され、ついで、その行のトランジスタはターンオ
フされる。表示データはフレーム期間、表示素子に記憶
され、その期間中は、それぞれのデータの電位がそれぞ
れの表示素子の照度あるいは透光度の状態を決定する。
１フレーム時間（水平線の全てをアドレスするに必要な
時間）の後、水平の行は再びアドレスされ、新しい表示
データがその行の表示素子に供給される。

マトリクスに供給されるべき表示データは直列形式で端
子40の供給される。このデータはアレーデマルチプレク
サ19に供給するために、Ｍ個の並列信号の形式にされる
（フォーマットされる）。各線期間中、デマルチプレク
サ19はＭ個の並列信号を、Ｍ×Ｎの列バスに対応するＭ
×Ｎの並列信号に変換する。デマルチプレクサ19がＭ個
の信号をＭ×Ｎ個の信号に変換するので、マルチプレク
サは最大で線期間のＮ分の１（１／Ｎ）でスイッチング
を行うことができるものでなければならない。Ｍ×Ｎ個
の並列信号はＭ×Ｎ個の複数の入力ラッチ20に結合され
る。これらのラッチはデマルチプレクサの応答時間を短
くするように動作させられる。

データの１本の線を表わすＭ個の並列信号のデマルチプ
レクシングとこのデータの入力ラッチ20へのローディン
グとで、１線期間の大部分を占める。

入力ラッチ20中のデータは伝送ゲート21を通してＭ×Ｎ
の第２の複数の出力ラッチ22に結合される。このデータ
の結合は１線期間の比較的小さな割合の時間で行われ
る。このデータは、ほぼ次に続く線期間の間、出力ラッ
チ22に記憶され、マトリクス表示素子の１つの行に加え
るべく列バスに供給される。このアドレスされた特定行
中のマトリクス表示素子は、１線期間のほぼ全てで、与
えられたデータを受入れる。このデータコミュテーティ
ング構成には、1)自己走査アレーから取出す必要のある
データ線の数がＭ×ＮからＭに減ること、2)アレーの各
表示素子のデータ電位の調整のためにほぼ１線期間の時
間を用いることができること、3)後述するように、回路
を比較的低いキャリヤ移動度の材料で作ったTFTを用い
て作ることができ、しかも、比較的速い入力データ速度
に対処できること、という３つの特徴を持っている。

水平スキャナ（走査装置）14は、２レベルデマルチプレ
クサ15、16及び、各水平バスにつき１つのラッチドライ
バを含むラッチ／ドライバ17とを含んでいる。デマルチ
プレクサ15にはＰ個の並列走査信号が供給される。最も
単純な動作形式においては、Ｐ個の走査信号の各々は互
いに異なる期間中に１有効フレーム期間のＰ分の１（１
／Ｐ）の走査パルスを提供する。これらＰ個の走査信号
はデマルチプレクサ15においてＰ×Ｒの並列走査信号に
変換される。このＰ×Ｒ個の走査信号の各々は１有効フ
レーム期間のＰ×Ｒ分の１（１／Ｐ×Ｒ）の期間を持
ち、互いに異なる期間中に生じる走査パルスを形成す
る。Ｐ×Ｒ個の並列信号はデマルチプレクサ16に供給さ
れ、デマルチプレクサ16はＰ×Ｒ×Ｑ個の並列走査信号
を発生する。Ｐ×Ｒ×Ｑ個の並列な走査信号の各々は、
ほぼ１水平線期間に等しい持続時間の走査パルスを形成
する。これらのパルスは互いに異なる期間中に発生する
ようにしてもよいし、また、後述するように、連続する
水平行に供給される走査パルスは互いに部分的に重畳し
ていてもよい。

Ｐ×Ｑ×Ｒ個の走査パルスはＰ×Ｑ×Ｒ個の並列ラッチ
／ドライバに供給される。並列ラッチドライバは水平バ
スにプッシュプル形式の付勢を与え、特に、水平バスを
急速にターンオフできるように構成されている。

マスタ制御器26は、列バスコミュテータ（列バスコミュ
テーティング装置）18と水平走査回路14とにマルチプレ
クス制御及び転送信号を供給する。マスタ制御器26はさ
らにクロック信号発生器28に制御信号を供給し、クロッ
ク信号発生器はラッチ回路20、22及び17を付勢するクロ
ック信号を発生する。マスタ制御器は、例えば、発振器
及びこの発振器から供給されるパルスを計数して適当な
タイミング関係を持った所要の制御信号を発生する論理
回路（例えば、マイクロプロセッサ）を含むものを使用
することができる。

ここに説明するシステムでは、ラッチ回路は、特定の期
間中に、デューティサイクルが可変のクロック信号でク
ロックされる。クロック発生器28は一定デューティサイ
クルのクロック信号と可変デューティサイクルのクロッ
ク信号の両方を供給するように構成されている。

第１Ｂ図にはクロック発生器28として用いることのでき
る回路の一例が示されている。この回路は一定周波数の
信号、例えば、10MHzの信号を発生する発振器31を含ん
でいる。発振器31は発振器信号の各サイクル中に増大す
る２進値、例えば、値０〜127のシーケンスを供給する
カウンタ30に結合されている。これらの値は論理「１」
または論理「０］値で予めプログラムされた128の記憶
位置を有する読出し専用メモリ（ROM）32のアドレス入
力（ADD）に供給される。従って、ROM32は100n秒毎に１
または０値を供給する。即ち、ROM32は、例えば、一連
の１〜127のアドレスに対してデューティサイクルが10
％から100％に変化し、また10％にかえるような１MHzの
波形を出力するようにプログラムされている。この波形
の全体的な形状が第５図に波形Ic′として示されてい
る。当然ながら、他の波形をROMにプログラムしてもよ
い。さらに、マスタ制御器によってROMから別の出力シ
ーケンスを選べるように、別のアドレスビットを付加し
てもよい。この点はマスタ制御器26とROM32のアドレス
入力との間のMCと表示した接続によって表わされてい
る。可変デューティサイクルのクロック波形が必要な時
は、マスタ制御器によってリセットパルスがカウンタ30
のリセット入力に加えられて、既知の点からシーケンス
が開始される。

ROM32の出力は遅延素子34に結合されるが、遅延素子34
は、この例では、500n秒の遅延を与える。遅延素子34と
ROM32とからの出力信号は、少なくともクロック信号の
デューティサイクルが50％より低い期間中は、互いに重
なりあうことのない２相クロック信号を表わす。これら
の２つのクロック信号はマルチプレクサ36、37、38のそれ
ぞれの第１の入力ポートに結合される。一定したデュー
ティサイクルを有する第２の対の２相クロック信号がマ
ルチプレクサ36、37、38のそれぞれの第２の入力ポートに
結合される。

マルチプレクサ36、37、38はマスタ制御器26によって制御
されて、それぞれの出力に、一定デューティサイクルの
クロックと可変デューティサイクルのクロックのいずれ
か一方を供給する。マルチプレクサの出力端子はドライ
バ／増幅器に結合されており、これらのドライバ／増幅
器はそれぞれのクロック信号を適当な電位値に増幅す
る。

一定デューティサイクルのクロック信号は発振器31の出
力信号を分周器33に結合することにより生成する。分周
器33は10MHzの信号を、例えば10分の１に分周して、１M
Hzのクロック信号を供給する。この信号は、例えば、50
0n秒の遅延を与える遅延素子35に供給される。分周器33
と遅延素子35によって供給される出力信号は一対の２相
クロック信号を代表する。

第２図には、第１図のフォーマタとして用いることので
きるデータフォーマタの一例が示されている。このフォ
ーマタは直列入力並列出力型シフトレジスタ50とＭ個の
並列入力直列出力型シフトレジスタ52〜62とを含んでい
る。サンプルされたデータ形式をとると仮定した、２レ
ベルの明るい画像または暗い画像を表わすビデオデータ
が端子40に直列形式で供給される。ビデオデータの１本
の線は、ＭとＮを整数として、Ｍ×Ｎ個のサンプルを含
んでいる。このビデオデータはクロック信号CL_Aに応答
して、ビデオデータ周波数で一時に１本の水平線ずつレ
ジスタ50にクロックして入力される。クロック信号CL_A
はビデオデータ周波数に同期している。ビデオデータの
１水平線がレジスタ50にクロック入力された後、そのビ
デオデータの線は転送信号CL_Bに応答して並列にＭ個の
並列入力直列出力レジスタ52〜62に転送される。この並
列転送は１水平期間の比較的短い部分、即ち、ビデオデ
ータ周波数の１または２サイクルで行われる。この並列
転送の後、レジスタ50は次に生じるビデオデータの水平
線を受入れるような状態にされる。

レジスタ50が次に続くビデオデータの線を受入れている
期間中、Ｍ個の並列入力直列出力レジスタ52〜62はその
中に記憶されているその時のビデオデータをマルチプレ
クサ19′に読出す。データは、クロック信号CL_Cの制御
の下に、並列のレジスタ52〜62から直列に読出される。
データを並列に読出すためにＭ個のレジスタが設けられ
ており、しかも、ビデオデータは長くても１水平線時間
で読出されねばならないので、レジスタ52〜62の最低読
出し速度はデマルルチプレクス動作が１線期間全体で行
われると仮定して、ほぼＮ／TH（但し、THは１線期間）
である。クロック信号CL_Cの最低周期はＮ／THである
が、後述するように、実際のクロック信号CL_Cの周波数
はＮ／THの約２倍である。

レジスタ52〜62の各直列出力端子は、デマルチプレクサ
19′を構成しているＭ個の１〜ＮデマルチプレクサMUX
(M)〜MUX(1)の各直列入力端子に結合されている。第２
図に例示したシステムにおいては、水平線のビデオデー
タは、一番最初に現われるデータが表示の左側に表示さ
れるデータに相当し、最後のデータが表示の右端に表示
されるデータに相当するものとしている。１本の線の分
のデータがレジスタ50にロードされると、最初と最後の
データはそれぞれレジスタ50の右端と左端に位置し、従
って、最初のビデオデータはレジスタ62に、最後に生じ
たビデオデータはレジスタ52にそれぞれ転送される。デ
マルチプレクサMUX(1)〜MUX(M)は、左から右へ表示器列
バスにデータを供給するように配置されている。従っ
て、データは表示のための適切な方向にレジスタ62〜52
からそれぞれデマルチプレクサMUX(1)〜MUX(M)に供給さ
れる。あるいは情報が垂直軸に関して鏡像関係にあるこ
とがそれほど重要でない場合、あるいは、ビデオデータ
が逆順序で入力される場合は、レジスタ52がデマルチプ
レクサMUX(1)に、レジスタ62がデマルチプレクサMUX(M)
に結合されるような態様で接続を行ってもよい。

第３図は第２図にブロックで示したデマルチプレクサの
１つの構成を概略的に示すものである。デマルチプレク
サMUXは、低キャリヤ移動度の材料（例えば、アモルフ
ァスシリコン）で作られた同じ１つの導電形式を持った
複数の薄膜電界効果トランジスタ（TFFET）を含んでい
る。TFFETの各ゲート電極は、これらトランジスタのそ
れぞれを、残りのトランジスタを導通させることなく導
通可能状態にさせるために論理制御電位が印加される対
応する制御線に結合されている。例えば、制御電位は複
数のトランジスタを順次走査する形で供給されて、各ト
ランジスタが（線期間毎に１度）、残りのトランジスタ
を除いて導通できるような状態にされる各TFFETの主導
通路の一方の電極はデマルチプレクサのデータ入力端子
70に結合されており、他方の電極はデマルチプレクサの
出力端子１〜Ｎの中の対応する１つに結合されている。
ある時点で導通状態とされたTFFETの特定の１つがその
時入力端子70に供給されているビデオデータをそれに対
応する出力端子に結合する。特定のTFFETの導通状態へ
の切換えは端子70へのビデオデータの供給速度に対応し
た速度で行われる。即ち、制御電位はレジスタ52〜62が
ビデオデータを読出す速度で変化する。

自己走査アレーを妥当な歩留りをもって作ることができ
るようにし、かつ、列バス、従って、ピクセルが所望の
ピッチを持つようにするためには、アレー中のトランジ
スタ及び相互接続線の数を小さくする必要がある。これ
を行うために、デマルチプレクサは入力ラッチに対して
シングルエンデッドドライブのみを与えるように設計さ
れている。さらにラッチがシングルエンドに駆動される
ために、また、デマルチプレクサ及びラッチトランジス
タが低キャリヤ移動度の材料で形成されているために、
ラッチの状態を変えるに要する時間は比較的長い。入力
ラッチのスイッチング時間を短くするために、ラッチ
は、ビデオデータが供給される前にそのラッチを所望の
状態にリセットするためのリセットトランジスタを含む
ように設計される。リセットトランジスタは、そのラッ
チにビデオデータが供給される出力接続点が高状態をと
るように配置されている。従って、ビデオデータが高状
態を表わす場合には、ラッチの状態は変わる必要がな
く、逆に、ビデオデータが低状態を表わしている時に
は、ラッチの状態は変化する必要がある。

この構成によれば、次のような理由により、ラッチの状
態変化が速くなる。リセットトランジスタは、入力ラッ
チの出力接続点の電位を引上げるソースホロワモードで
はなく、出力接続の電位を引下げる共通ソースモードで
動作するような構成でラッチ回路に結合されている。出
力接続の電位を引下げる共通ソースモードの動作によ
り、トランジスタのゲート−ソース電位は一定に維持さ
れ、従って、リセットトランジスタを流れて出力接続を
放電させる電流は実質的に一定である。ところがリセッ
トトランジスタがソースホロワ（共通ドレン増幅器）と
して動作して、入力ラッチの出力接続の電位を引上げる
ならば、リセットトランジスタのゲート−ソース電位は
出力接続点の電位が増大するに伴なって減少してしま
い、出力接続点を充電するためにリセットトランジスタ
を流れる電流の減少が時間に依存した減少となってしま
う。従って、それぞれ共通ソースモードとソースホロワ
モードで動作しているリセットトランジスタのゲート電
極に同じ制御電圧を加えた場合には、共通ソース構成の
方がその一定電流動作のゆえにラッチのリセットをより
速く行うことができる。

デマルチプレクストランジスタは、入力ラッチのリセッ
トトランジスタが結合されている出力接続点とは反対の
出力接続点に結合されている。デマルチプレクサにビデ
オデータを供給するに先立って、入力ラッチの全てが、
デマルチプレクストランジスタが接続されている出力接
続点が高状態となる状態にリセットされる。従って、デ
マルチプレクストランジスタは入力ラッチを高状態に充
電する必要はない。即ち、デマルチプレクストランジス
タはソースホロワモードでは動作しない。デマルチプレ
クストランジスタは、ビデオデータが低状態の時に入力
ラッチの出力接続点を放電するだけでよく、しかも、こ
の放電動作はより高速の共通ソースモードで行われる。
もし入力ラッチが前述した好ましい状態にリセットされ
なかったなら、デマルチプレクストランジスタは、ビデ
オ信号の低状態と高状態に対応して共通ソースモードと
ソースホロワモードで交互に動作することを要求される
ことになる。このような条件下では、デマルチプレクス
速度はより遅いソースホロワモードによって制限を受け
てしまう。その結果、自己走査アレー上のデマルチプレ
クサの数と入力データ線の数を増やさねばならなくなっ
てしまうであろう。

出力ラッチを設ける理由は次の通りである。列バッファ
あるいは列ドライバは比較的大きな装置であり、それを
駆動する回路に対して比較的大きな容量性負荷を示す。
列ドライバが伝送ゲートを介して入力ラッチによって駆
動されるようにした場合は、伝送ゲートは共通ソースモ
ードとソースホロワモードで交互に動作することにな
る。伝送ゲートがソースホロワモードで列バッファを付
勢するに要する時間は長すぎるので、許容し得るような
動作ができない。一方、可変インピーダンス負荷で動作
させられるラッチは、比較的高速で列バッファの入力キ
ャパシタンスを駆動することができる。さらにラッチは
比較的小さな入力キャパシタンスを呈するようにするこ
とができ、従って、伝送ゲートを通して比較的容易に駆
動できる。（伝送ゲートはコミュテーティング回路中に
おいて、データの新しい線がアレーに供給される比較的
長い期間中、列バスを分離（アイソレート）しておくた
めには、回路のいずれかの部分に設ける必要があるもの
である。）第４図は１つの垂直データ表示バスに対応する入力ラッ
チ、伝送ゲート及び出力ラッチ／ドライバ回路の構成を
示す。この構成中の全てのトランジスタは低キャリヤ移
動度の材料（例えば、アモルファスシリコン）で作られ
たTFFETとし、以下単にTFFETと呼ぶ。さらに、説明の便
宜上、トランジスタはエンハンスメントｎ型装置とす
る。しかし、回路の動作の原理は電界効果装置に限定さ
れるものではなく、一般に、例えば、バイポーラ装置を
用いる構造にも適用できるものである。

入力ラッチは交差結合されたFET104と106を含み、これ
らのFETのソース電極はバス100に、ドレン電極はそれぞ
れ出力接続点108と110に結合さており、また、FET104の
ゲート電極は出力接続点100に、FET106のゲート電極は
出力接続点108に結合されている。さらに、リセットFET
102がそのソース及びドレン電極をそれぞれバス100と出
力接続点108に結合され、またゲート電極をリセットバ
ス124に結合されて設けられている。FET104と106はそれ
ぞれ出力接続点108と110結合されたスイッチドキャパシ
タ負荷回路111と117を含んでいる。

スイッチドキャパシタ負荷回路111(117)は、直流バス12
6と出力接続点108(110)との間に直列に接続されたFET11
2、114(118、120)を含んでいる。キャパシタ116(122)がト
ランジスタ112、114(118と120)の相互接続点と直流電位
点（便宜上、図にはバス126として示されている）の間
に結合されている。入力データはマルチプレクスFET90
（例えば、第３図に示すトランジスタの１つに相当する
もの）を通してラッチの出力接続点110に供給され、ラ
ッチの状態を決定する。入力ラッチは、入力データの論
理状態またはリセットバス124に供給される論理１電位
によって決まる相補的な論理出力状態をその出力接続点
108と110に生成する。即ち、リセットパルスがFET102を
導通状態にして、出力接続点108を低状態に引下し出力
接続点110が高状態をとるようにする。出力接続点110の
高状態は正帰還的にFET104を導通状態にして、回路をこ
の状態にラッチ、即ち、保持する。その後、高状態に対
応するビデオサンプルがFET90を通して出力接続点110に
供給されても、ラッチの状態は変化しない。一方、低状
態に対応するビデオサンプルが出力接続点110に供給さ
れた場合には、この低状態はFET104をターンオフする働
きをする。

スイッチドキャパシタ負荷回路111と117は、ラッチの利
得を変えることができるようにするために設けられてい
る。直列接続されたFET112と114(118と120)はFET112と1
20のゲート電極に供給されるクロック信号I_CとFET114と
118のゲート電極に供給されるクロック信号_Cとによっ
て交互に導通状態とされる。FET112と120が導通状態と
されると、これによってキャパシタ116と122がバス126
に供給されている直流電位＋V2に向けて充電される。そ
の後、FET112と120はターンオフされ、FET114と118が導
通状態とされる。この期間中、キャパシタ116と122に蓄
積されていた電荷が交差結合されたFET104と106用の動
作電流として出力接続点108と110に結合される。

教科書に説明されているスイッチドキャパシタ理論によ
れば、FET112、114、キャパシタ116と同様のスイッチド
キャパシタ構造の実効インピーダンスは、１／Cf_CΩ値
を持つ抵抗のインピーダンスに近い。（但し、f_Cはクロ
ック周波数、Ｃはキャパシタンス値である。第４図の回
路におけるFET112と114はスイッチドキャパシタ理論に
よる理想的なスイッチ特性を持ってはおらず、１／Cf_C
とは異なる値の抵抗性インピーダンスを呈する。クロッ
ク信号I_Cと_Cが一定の周波数の場合は、この抵抗値、
従って、ラッチ回路の利得はクロック波形のデューティ
サイクルを減少させることによって大きな値とし、増大
させることにより小さな値とすることができる。ラッチ
の利得を変化させる利点は第４図の残りの部分の説明の
後で説明する。

出力接続点108と110における相補性出力信号はそれぞれ
伝送ゲート134と136に結合される。伝送ゲート134と136
はバス132を通してそれぞれのゲート電極に加えられる
転送パルスT_Cによって制御される。ビデオデータの１本
の線の全てが入力ラッチ20にマルチプレクスされると、
伝送ゲートが導通状態とされて、それぞれの出力電位
を、出力ラッチ22′の入力回路を形成するFET139Aと139
Bのゲートに供給する。ついで、伝送ゲート134と136は
次の線期間までターンオフされる。伝送ゲート134と136
は、入力ラッチによって生成された出力電位をFET139A
と139Bのゲート電極の固定寄生容量に蓄積するために充
分な時間が経過している限り、出力ラッチがその状態を
完全に変えてしまう前にターンオフされることができ
る。その後は、伝送ゲート134と136が非導通であって
も、FET139Aと139Bのゲート電極上に蓄積された電位は
出力ラッチ22′の状態変化を行うことを続ける。

出力ラッチ22′は入力FET139Aと139B、交差結合されたF
ET142と140及びスイッチドキャパシタ負荷回路155と161
とを含んでいる。FET139A、139B、140及び142のソース
電極は直流バス138に結合されている。FET139Bと142の
ドレン電極は出力接続点148に結合さており、FET139Aと
140のドレン電極は出力接続点146に結合されている。ス
イッチドキャパシタ負荷回路155と161はそれぞれ出力接
続点148と146とに接続さている。スイッチドキャパシタ
負荷回路155(161)は直列接続されたFET152と156(162、15
8)及びこれらの直列接続されたFETの相互接続点と一定
電位点との間に結合されたキャパシタ154(160)とを含ん
でいる。FET152、156(162、158)のゲート電極は出力ラッ
チの利得を変えるためにクロック信号D_C及び_Cが供給
されるクロックバス166と164にそれぞれ結合されてい
る。

出力ラッチに供給される入力信号はダブルエンデットと
されている。即ち、FET139Aと139Bの一方が非導通状態
とされている間は他方が導通状態とされる。FET139Aと1
39Bは、導通した時にそれぞれのドレン電極が結合され
ている出力点を引下げるようにされている。従って、FE
T139Aと139Bはより速い共通ソースモードのみで動作す
る。ダブルエンデット入力により、出力ラッチ22′は対
称性を有し、従って、入力データの供給の前にリセット
しておく必要がない。

出力ラッチ22′は、プッシュプルドライバとして構成さ
れているFET168と170のゲート電極に加えられる相補出
力信号を接続点148と146のそれぞれに生成する。FET168
と170は相対的に正の直流電位と相対的に負の直流電位
との間に直列に接続されている。FET168と170の相互接
続点172は表示マトリクス中の垂直の列バスに結合され
ている。

バス100、124、126、128、130、132、138、150、164及び166はア
レー上のＭ×Ｎ個の回路の全てに共通である。

システムのタイミングが第５図に示されているが、この
タイミングは次の例示的な想定に基いているものであ
る。水平線期間は64μ秒で、有効ビデオ情報はその期間
中60μ秒を占める。１線期間につき1024のビデオデータ
サンプルがあり、さらに、それに対応する数の列バスが
表示マトリクス中にある。マルチプレクサと並列入力直
列出力レジスタの数Ｍは32である。また、マルチプレク
サ１つについての出力の数Ｎは32、レジスタ62〜52の各
々に結合されるサンプルの数は32である。

1024個のビデオサンプルが60μ秒の間に生じるから、レ
ジスタ50はクロック信号CL_Aによって17MHzの周波数でク
ロックされる。ビデオデータを32のチャンネルを通して
コミュテートするために32μ秒がふり当てられ、従っ
て、コミュテーション周波数及びレジスタ52〜62のクロ
ック（CL_C）の周波数は１MHzである。

第５図において、「直列入力ビデオ」として示した一番
上の波形は直列ビデオデータの線フォーマットを表わ
し、２本の連続する線を示している。１線期間の終りに
おいて、ビデオデータの線の１本分がレジスタ50にロー
ドされ、それぞれのサンプルが並列出力接続点に現われ
る。クロック信号CL_Bのパルスによってレジスタ50中の
ビデオデータがレジスタ52〜62に転送される。この転送
の後、レジスタ52〜62は１MHzクロック信号の32個のパ
ルスからなる32μ秒のバーストを提供するクロック信号
CL_Cによって並列にクロックされる。この32μ秒期間
に、32個のビデオサンプルが１MHzの周波数で32個のデ
マルチプレクサの各々に対して直列に結合され、マルチ
プレクサ制御信号がデマルチプレクサを１MHzの周波数
で走査して、それぞれの32個のビデオサンプルを32個の
異なる入力ラッチに結合する。コミュテーティング期間
から９μ秒の後に、転送クロックT_Cが約９μ秒のパルス
を供給し、その期間中に、入力ラッチから出力ラッチへ
データが供給される。

前にも述べたように、入力ラッチと出力ラッチにはラッ
チ利得が変えられるように、スイッチドキャパシタ負荷
回路が設けられている。利得の変更は、入力ラッチにつ
いては１線期間に２回、出力ラッチについては線期間毎
に１回行われる。データが入力ラッチから出力ラッチへ
転送されあ後（第５図において、期間TI1、TI11、TI21と
して示す）、入力ラッチはリセットされて所望の状態に
充電される。このリセット時間または充電時間はラッチ
の利得を変えることによって速められる。ラッチの利得
はスイッチドキャパシタ負荷へのクロック周波数または
デューティサイクルを変えることによって変更される。
第５図にブロックで表示した波形I_Cと_Cは入力ラッチ
のクロック、即ち、スイッチドキャパシタ負荷のクロッ
クを表わしている。VDC及びCDCで示した時間はそれぞ
れ、可変利得期間及び一定利得期間を示す。入力ラッチ
の利得はコミュテーション期間TI2、TI12の直後の期間TI
3とTI13にも変化させられる。可変利得期間相互間の期
間では、クロックI_Cと_Cは高利得を与えるようにされ
ている。即ち、クロックI_Cと_Cは低い周波数または低
いデューティサイクルで動作するか、あるいは、回路の
漏洩電流が小さい場合には、クロックI_Cと_Cは停止さ
せてもよい。

出力ラッチのスイッチドキャパシタ負荷回路用クロック
D_Cおよび_Cは、転送期間TI4、TI14の直後の期間TI1、TI1
1、TI21等において可変利得を与えるようにされている。
これらの可変利得期間相互間の期間では、クロック信号
D_Cおよび_Cは一定高利得モードで動作するか、漏洩電
流のレベルによっては全て停止させられる。

第５図に示した波形S_Cは、第４図の交差結合されたFET1
04、106に対してソース電位を供給するバス100に結合さ
れる電位を表わす。電位S_Cは約−2Vと−5Vの間で変化す
る。プリチャージ期間TI1、TI11・・・・の間、電位S_Cは−2V
に上昇してトランジスタ106の導通度を減少させ、入力
ラッチの平均プリチャージ期間、即ち、リセット時間を
短縮する。このソース電位をランプ波状に減少させるこ
とにより、ラッチ利得を増大させる。あるいは、ラッチ
ング切換時間を短くすることができることがわかってい
る。これをサンプルのコミュテーションの後及び入力ラ
ッチが電荷ポンピングされる期間TI3、TI13の間に行うこ
とは最も良い。

ラッチ動作は次のように行われる。リセット期間中、ソ
ース電位S_Cは−5Vの動作レベルから−2Vにセットされ、
その遷移によってFET104と106の双方のFETの導通度が減
少する。リセットクロックＲは高いレベルのパルスを供
給してFET102をターンオンする。リセットパルスの電位
は、FET102がFET104と106に左右されないような大きな
値に選ばれている。出力接続点108が低状態にあれば、
出力点108は低のままである。一方、出力接続点108が高
の時は、バス100上の−2V電位に引張られる。同時に、
ラッチの正帰還作用により、出力接続点110が高にされ
る。この時に、ラッチの負荷インピーダンスが高けれ
ば、即ち、スイッチドキャパシタ負荷111の実効抵抗が
大きければ、出力接続点108の高電位を維持する電流が
少ししか流れず、リセットトランジスタ102は出力接続
点108を急速に引下げる。同時に、スイッチドキャパシ
タ負荷117の実効抵抗も同じく高く、従って、出力接続
点110を適当な速さで高にする電流は少ししか流れな
い。従って、一旦出力接続点108が低にされるに充分な
時間が経過してしまった後は、出力接続点110を高にす
るために、抵抗を小さくする、即ち、ドライブ電流を大
きくするようにスイッチドキャパシタ負荷を制御するこ
とが好ましい。この後は、スイッチドキャパシタ負荷11
1と117は高インピーダンス状態に復帰させられるか、あ
るいは、回路の漏洩が充分低い場合には、クロックI_Cま
たは_Cを低状態で停止させることによって実質的に無
限大のインピーダンスを呈するようにされる。好ましい
動作モードはこの期間、即ち、ビデオ信号のコミュテー
ションが行われている時には、クロック信号を停止する
ことである。I_C′及び_C′で示した波形は可変インピ
ーダンス期間におけるクロック信号I_Cと_Cを表わす信
号を時間的に引伸ばしたものである。

リセット期間の後、ビデオ信号コミュテーションが始ま
る。データ入力端子70に供給されるビデオ信号は、一例
として、高状態に対して正の5V、低状態については負の
5Vの電位値を持つ。コミュテーション期間中、FET90は
１μ秒の間導通状態とされる。ビデオ信号が高の時は、
ラッチはリセット状態を維持する。しかし、ビデオ信号
が低の時は、出力接続点110は−5Vに向けて引下げられ
るが、１μ秒のコミュテーション期間中、接続点110に
おける電位は−2V以下にはならない。初めに、スイッチ
キャパシタ負荷111と117が高抵抗状態で動作していると
考える。接続点110が低になると、出力接続点108は高状
態に向けて引上げられる。１μ秒のコミュテーション時
間はラッチの正帰還作用を開始させるに充分であるか
ら、FET90がターンオフされた後もラッチは状態変化を
続ける。次に、スイッチドキャパシタ負荷が無限インピ
ーダンス状態にある、即ち、クロックI_Cと_Cが低状態
で停止する好ましいモードを考える。ビデオ入力信号が
低のときは、出力接続点110はFET90を通して−5Vに向け
て引下げられる。負荷111と117が無限インピーダンスを
呈している場合には、出力接続点110の高電位を維持す
るためのドライブ電流は流れず、従って、出力接続点11
0は比較的急速に低に引張られ、それにより、必要なコ
ミュテーション時間が短くなる。しかし、ドライブ電流
が供給されないので、出力接続点108は高に引上げられ
ない。出力接続点108と110の双方は低となるが、接続点
108は−2Vの電位S_Cにクランプされており、接続点110が
−5Vに向けて引張られているために、接続点110の方が1
08よりも低い電位となる。接続点110は常時−5Vにされ
ている必要はない。負荷電流が負荷111と117に再び供給
された時にラッチが必ず所望の状態を得るようにするた
めには、接続点110が−2.3Vにセットされれば充分であ
る。

スイッチキャパシタ負荷が高インピーダンス状態で動作
しているか、無限インピーダンス状態で動作しているか
に関係なく、ラッチのいずれの出力も−5Vのビデオ信号
が供給されている１μ秒の時間中、0Vよりかなり正の出
力電位をとることはない。これは、デマルチプレクサ入
力接続と入力ラッチの出力接続との間の電力損失を表わ
す。この電力損失は実効的には帯域幅の改善によって穴
埋めされるので、許容し得る。

帯域幅改善が得られる理由の１つは、交差結合トランジ
スタのソース電位が−2Vに上げられ、そのために、ラッ
チの状態変化を生じさせるためにデマルチプレクストラ
ンジスタ90を介して生じさせる必要のある出力接続点に
おける出力電位の振れ（スイング）が小さくされること
にある。第２に、デマルチプレクストランジスタ90を介
する接続点110の引下げに対抗する負荷電流が少しであ
ることによっても帯域幅が増大する。第３に、少なくと
も上述した推奨モードにおいては、コミュテーション期
間中、交差結合FETは前述した条件により実効的に回路
から外され、従って、トランジスタ90はラッチの正帰還
作用に対抗することがない。

コミュテーション期間TI2の完了後、入力ラッチは電荷
ポンピング段階TI3に入り、電力損が回復される。この
期間の開始点において、スイッチドキャパシタ負荷111
と117は高い実効抵抗を通して負荷電流を供給する高利
得状態とされる。同時に、交差結合FET104と106に印加
されるソース電位S_Cは−2Vから−5Vへ変更される。

FET104の106のソース電極の電位を−5Vにすることによ
って、FET104と106は導通状態とされる。より高いゲー
ト電位のFETが、負荷111と117によって与えられる負荷
電流が制限されているために、そのドレン電位を急速に
低状態に引下げ、他方のFETをターンオフする。しか
し、より高いゲート電位を有するFETが他方のFETを完全
にターンオフするに充分な低さまでドレン電位を下げな
くても、ラッチの最終的な状態を設定するに充分低い電
位にドレン電位は引下げられる。この検出動作のために
約２μ秒が割りあてられる。ついで、スイッチドキャパ
シタ用クロック信号I_Cと_Cが低負荷インピーダンスと
高ドライブ電流とを生じるように変更される。高になる
ようにされる出力接続点がこの期間中に比較的急速に充
電されるが、次の理由により、最高電位には達しないよ
うにされている。第４図を参照し、出力接続点108が高
状態とされる、即ち、FET104が非導通、FET106が導通状
態とされるものと考える。負荷回路111と117が低負荷抵
抗を呈する状態とされると、FET106の出力抵抗に対する
実効負荷抵抗の比は小さ過ぎるために、出力接続点110
の電位をFET104の導通を阻止するに充分に低くすること
ができない。このFET104を流れる電流が接続点108が可
能最大電流に達することを阻止する。従って、負荷回路
111と117が数μ秒の間（この時間はそれぞれの出力点を
比較的高い電位に充電するに充分な時間である）、低抵
抗、即ち、低インピーダンス状態を呈した後は、これら
の負荷回路111と117は再び高抵抗（高利得）を呈するよ
うにされる。この状態では、FET106の出力インピーダン
スに対するスイッチドキャパシタ負荷インピーダンスの
比は充分に高く、FET104のゲート電極に設定された電位
は充分に低くなって、FET104は導通せず、そのドレン電
極は可能最大電位まで充電され得るようになる。

期間TI3の終りにおいて、入力ラッチの相補出力電圧は
最終電位に達する。これらの出力電位は期間TI4で伝送
ゲート134と136を通して出力ラッチに結合される。この
後、伝送ゲート134と136はターンオフされて入力ラッチ
を出力ラッチから分離し、入力ラッチは表示データの次
の水平線からのビデオデータを受取る準備としてリセッ
ト動作に入る。

出力ラッチ22′は期間TI1、TI11、TI21・・・・では検出モー
ドで動作し、これらの期間相互間の期間では保持（ホー
ルド）モードで動作する。検出期間は約14μ秒で、その
間は、出力ラッチの出力状態は遷移することができる。
保持モード期間の長さは約50μ秒で、この期間中に、有
効なデータが表示マトリクスに供給される。従って、表
示素子は新しい表示データを受入れて記憶するために約
50μ秒の時間がある。

検出期間中、出力ラッチのスイッチドキャパシタ負荷15
5と161は、入力ラッチについて述べたと同様にしてラッ
チの状態を急速に変化させることができるように、順
に、高負荷インピーダンス、低負荷インピーダンス、再
び、高負荷インピーダンスを呈するように変調される。
しかし、この場合は、出力ラッチの交差結合されたFET1
40と142のソース電位をランプ波状に変化させる必要は
ない。検出期間の終りと保持期間の間、出力ラッチのス
イッチドキャパシタ負荷は高インピーダンス状態に、ま
たは、漏洩が充分小さい場合には、出力ラッチは純容量
性負荷（バッファドライバのゲート）を駆動するので、
無限インピーダンス状態に維持される。

第６図はデータ入力構成の好ましい実施例を示す。第６
図に適用できる所要制御信号の波形が第７図に示されて
いる。これらの波形は回路設計技術分野にたずさわる者
にとっては容易に作り出すことができるものであり、従
って、その発生の機構の詳細は説明しない。

第６図の回路は第４図と同様、データ入力端子70とデマ
ルチプレクスFET90を含んでいる。FET90はFET601〜604
とキャパシタC1とC2とを含む入力ラッチに結合されてい
る。FET90及び601〜604は、例えば、50μのチャンネル
幅を持つ。FET602と603は交差結合されたラッチ対を構
成しており、それぞれのソース電極はバスVSS1に結合さ
れている。FET602のドレン電極とFET603のゲート電極は
出力端子606に結合されており、FET603のドレン電極とF
ET602のゲート電極は第２の出力端子608に結合されてい
る。キャパシタC1とC2はバスBOOST1と端子606と608のそ
れぞれとの間に接続されている。FET601はその導電路が
直流電源、例えば、10V、出力端子606との間に結合され
ており、そのゲート電極はバスPRCH1に結合されてい
る。FET604はその導電路がバスVSS1と出力端子608との
間に、また、そのゲート電極がバスPRCH1に結合されて
いる。

この入力ラッチの動作は次の通りである。第７図のクロ
ック信号CL_C有効部分で示されるビデオ入力データのデ
ータ入力端子70への供給の直前に、出力端子606と608は
それぞれ、例えば、10Vと7Vにプリチャージ（事前充
電）される。これはバスPRCH1に15Vのパルス、バスVSS1
に7Vのパルスを供給することによって行われる。バスPR
CH1上のパルスは、10Vと7Vの電位を端子606と608に結合
するFET601と604をターンオンする。この時、FET602は
そのゲート・ソース間電圧が０なので、オフのままであ
る。FET603はゲート・ソース間電圧が3Vなので、オンに
バイアスされる。しかし、FET603のソースとドレンの電
圧が両方とも7Vなので、FET603は非導通である。約２〜
３μ秒後、バスPRCH1の電位は0Vに復帰して、FET601と6
04をターンオフする。端子606と608の10V及び7Vの電位
はキャパシタC1とC2に蓄積された電荷によって保持され
る。バスVSS1の電位は7Vに維持され、これにより、FET6
02と603は実効的に回路から除外されることになる。FET
601と604のターンオフに続いて、ビデオデータが１MHz
の速度でデータ入力端子に供給され、デマルチプレクス
FET90のそれぞれがターンオンする。端子606に結合され
たビデオデータが高い値の時は、ラッチの状態は変化し
ない。逆に、そのビデオデータが低い値の場合には、端
子606の電位は共通ソースモードで動作するFET90を通し
て放電される。望ましくは、端子606は0Vまで放電され
るべきであるが、端子606の電位は出力端子608の電位よ
り約１〜2V低くくなりさえすればよい。実際、回路を金
属−絶縁体−シリコン（MIS）法によって作った場合に
は、FET602のドレンの電位がそのゲート電位より低い閾
値電位に引下げられると、FET602はそのドレンとバスVS
S1との間で導通して、端子606がそれ以上放電しないよ
うにする。ビデオデータが低ならば、端子606を4Vまで
放電するようにするのが得策であるとわかっている。従
って、ビデオデータが高であれ低であれ、FET602と603
のゲート電極間には3Vの差が存在する。この電位差はラ
ッチを正帰還動作に置くのに充分なものである。

入力ラッチの全ての入力データが供給されると（即ち、
バスPRCH1が0Vに復帰して32μ秒後）、バスVSS1は0Vに
復帰させられる（第７図）。この時点で、FET602または
603の中のドレン電位の高い方が他方のFETのゲートに作
用してその出力端子の放電を開示させる。

バスVSS1が0Vに帰ると、バスBOOST1が勾配が１μ秒につ
き約3Vで最終値が約10Vのランプ波電圧で付勢される。
この電圧はキャパシタC1とC2を通して端子606と608のそ
れぞれに結合される。従って、事実上の一定負荷電流Ｃ
ΔＶ／Δｔがラッチの出力端子に供給されて、所要出力
端子を高電位にする。ここで、ΔＶ／ΔｔはバスBOOST1
上の電位の変化率である。上記他方の出力端子はラッチ
FET602と603の正帰還作用により放電される。バスBOOST
1は、次のビデオ線についての新しいデータを受入れる
べく入力ラッチが再びプリチャージされるまで、上記最
終の高い電圧に保持される。

出力端子606と608は伝送ゲート640と642のそれぞれの入
力に結合されている。これらの伝送ゲートは図示の実施
例ではNANDゲート型である。伝送ゲート640(642)はアー
ス電位と出力ラッチ600の出力端子626(628)との間に直
列に接続されたFET610と612(614と616)を含んでいる。F
ET612と614のゲート電極はそれぞれ出力端子606と608に
結合されている。FET610と616のゲート電極はバスT_Cに
結合されている。バスT_Cが高のパルスを供給すると、FE
T610と616はFET612と614のソース電極をアース電位に結
合する。出力端子606と608は相補出力電位を供給するの
で、FET612と614の一方が導通状態とされ、出力ラッチ6
00の状態を設定する。

出力ラッチ600は交差結合された１対のFET618と620とを
含み、これらFETのそれぞれのソース電極はバスVSS2
に、ドレン電極は出力端子626と628のそれぞれに結合さ
れている。第２の対をなすFET(622と624)が正の電位点
（例えば、10V）と出力端子626と628のそれぞれとの間
に結合されており、その各ゲート電極はバスPRCH2に結
合されている。FET610〜624は、一例として、100μのチ
ャンネル幅を持つ。さらに、キャパシタC3とC4がバスBO
OST2と出力端子626と628のそれぞれとの間に結合されて
いる。動作中、出力ラッチ600は初めにプリチャージさ
れ、ついで、データが供給される。プリチャージは入力
ラッチにおいて新しいデータが安定した少し後でその新
しいデータを出力ラッチが受入れられるような状態とな
るような時間に行われる。プリチャージはバスPRCH2に
パルス（例えば、15V）を加えてFET626と624とをターン
オンすることによって開始される。さらに、10Vのパル
スがバスVSS2に加えられる。第７図に示すように、これ
はバスBOOST1のランプ電圧がその最終電位に達した少し
後で生じる。

FET622と624は約２μ秒で出力端子626と628を10Vに充電
する。その後、バスPRCH2がアース電位に復帰する。FET
618と620はゲート、ドレン及びソースの全てが10Vにあ
るので、非導通である。バスPRCH2がアース電位に復帰
した後、バスT_Cに対して約２〜３μ秒のパルスが供給さ
れ、FET612と614の一方が、入力ラッチの出力端子606と
608の状態に応じて、出力端子626及び628の一方を放電
または部分的に放電させる。出力端子626と628には負荷
電流が供給されないので、これらの出力端子は急速に放
電される。ついで、バスT_C上の電位ガアース復帰し、そ
の後バスVSS2がアース電位になって、FET618と620の一
方を導通状態にバイアスし、また、出力ラッチ600にお
ける正帰還動作を開始させる。この時点で、バスBOOST2
に対してランプ波電圧が供給され、ラッチ出力端子に実
効負荷電流を供給し、高状態をとるべき端子の電位を上
昇させる。バスBOOST2に加えられる電位はバスBOOST1に
供給される電位とスルーレート及び最終値が同様のもの
である。バスBOOST2に加えられる電位は、プリチャージ
サイクルが再開されるまで最終値（10V）に保持され、
プリチャージが再開された時点で電位に復帰する。

出力ラッチをプリチャージし、出力ラッチの状態の変更
を完了するに必要な時間τ₀は約10μ秒である。従っ
て、安定した出力データはデータの１本の線（行）につ
き54μ秒の間得られる。

出力端子626と628はプッシュプルドライバ段を形成する
FET630と632のゲート電極に接続されている。一例とし
て、FET630と632のチャンネル幅は800μである。

第６図のように構成すると、この回路はビデオ信号を反
転させる。この反転はFET630と632に対する相対的に負
と相対的に正のバイアスの接続を逆にすることによって
阻止できる。

以上説明したコミュテーションシステムは、２レベルの
ビデオ輝度（ブライトネス）信号を表示装置に供給する
ものに限定されている。このシステムは、少なくとも次
に述べる関連において、グレースケールを呈する集積化
された表示装置に応用することができる。即ち、1986年
５月のエス・アイ・ディ国際シンポジウム（SID Intern
ational Symposium）の技術論文ダイジェスト（Digest
of Technical Papers）の242〜244頁のジーロー（T.Gie
low）氏、ハリー（R.Hally）氏、ランツィンガー（D.La
nzinger）氏及びン（T.Ng）氏の論文「薄膜ELパネルの
マルチプレクスドライブ（Multiplex Drive of a Thin-
Film EL Ranel）」及びジレット（G.G.Gillette）氏外
の1986年12月19日付の米国特許出願第943,496号「表示
装置ドライブ回路（Display Drive Circuit）」すなわ
ち米国特許第4766430号明細書には、表示装置の各列に
対するカウンタを有するマトリクス表示装置用の駆動回
路が記載されている。上記カウンタはピクセルに対する
グレースケール電位を設定するために輝度カウント値で
セットされる。これらのカウンタは、列バスの全てに対
してアナログ電圧ランプ波を供給する転送ゲートに結合
されている。それぞれのカウンタは、ランプ電圧がカウ
ンタ中の値に対応した時に対応する転送ゲートをターン
オフする。上記のアナログ値は線期間の間バスのキャパ
シタンスに記憶され、ピクセル素子の電位の設定に用い
られる。開示したコミュテーション回路は、ビデオ信号
に対応する必要な輝度カウント値をカウンタ回路に供給
するために用いることができる。

第８図は行バスの１つに対する行選択回路を示す。この
回路は１〜Ｒデマルチプレクサ15と１〜Ｑデマルチプレ
クサ16の一部を含んでおり、これらのデマルチプレクサ
は第３図に示すデマルチプレクサと同様の構成をもつ。
行バスの数を512とすると、例えば、第１レベルのデマ
ルチプレクサ15は８個の１〜８デマルチプレクサで構成
し、第２レベルのデマルチプレクサ16は64個の１〜８デ
マルチプレクサで構成することができる。この構成によ
れば、512の行バスをアドレスするに必要なアドレス接
続の数は24（即ち、８の３倍）である。システムの動作
速度がそれほど重要でない場合には、２レベルのデマル
チプレクサの代りに、シフトレジスタスキャナを用いる
こともできる。しかし、動作速度がそれほど重要でない
場合でも、２レベルのデマルチプレクサは行バスのアド
レスを任意の順序で行えるのに対し、シフトレジスタス
キャナではそれが出来ないので、２レベルのデマルチプ
レクサの方がシフトレジスタスキャナよりも有利であ
る。

第８図において、点線で示したボックス15′は第１レベ
ルのデマルチプレクサ15の８個の１×８デマルチプレク
サの１つの一部を表わし、ボックス16′は第２レベルの
デマルチプレクサ16の64個の１〜８デマルチプレクサ１
つの一部を表わしている。デマルチプレクサ16′には８
個のスイッチの中の３個が示されており、これらのスイ
ッチは３個の連続したラッチ／ドライバ17′、17″、17
のそれぞれに結合されている。ラッチ／ドライバ17″
の詳細が模型的に示されており、出力接続208と210がド
ライバFET268と270のゲート電極のそれぞれに直接接続
されている点を除けば、入力データラッチに類似してい
ることがわかる。

ラッチドライバ17″の基本的な動作を第９図を参照して
説明するが、第９図において、一番上のTIは第５図に示
すタイミングの期間に対応する。

望ましい動作基準の１つは、ピクセルFETが線期間の終
りで急速にターンオフされること、即ち、列バス上のデ
ータが変化する前に急速にターンオフされることであ
る。この急速なターンオフは、リセットFET202を、ラッ
チの負荷インピーダンスの変更動作と同時にラッチ／ド
ライバの状態をオン状態からオフ状態に急速に変化させ
るように動作させることによって行う。リセットFET202
は、ビデオデータが入力データラッチから出力データラ
ッチへ転送される期間TI4の直前、または、期間TI4中で
あって、まだそれほどのデータ転送が行われていない時
に、リセットパルスによってオンにされる。

ラッチ／ドライバは入力データラッチと同様に可変イン
ピーダンスの負荷で動作させられる。可変負荷制御クロ
ック信号I_Oと_Oをデータラッチと共用するために、ラ
ッチ／ドライバは期間TI3、TI13中でリセットすると好
都合である。リセットパルス、第９図のRR、が期間TI3,
TI13と一致して示されているのはこの理由による。

リセットFET202は出力接続点210に結合されており、接
続点210を低にするために共通ソースモードで動作させ
ることが望ましい。これがドライバ段（268、270）をタ
ーンオフすることになっている場合には、FET270のドレ
ンを相対的に正の電位VV2に接続し、FET628のソースを
相対的に負の電位VV1に接続する。

リセットパルスRRは各線期間中にラッチ／ドライバの全
てに対して共通に供給される。従って、各ラッチ／ドラ
イバのラッチ出力接続点208は各線期間の開始時に高と
なる。ラッチ／ドライバはラッチ出力接続点208を低に
引下げることによってオン状態にされる。これは、FETS
Q_n+1とSQ_n+2とを同時に導通状態にし、P_K選択線を低状
態にすることによって行う。これらの目的に使用するパ
ルスを第９図にそれぞれQ_n+1、Q_n+2及びP_Kで示す。ラッ
チ／ドライバ17′、17″及び17のラッチ／ドライバ出
力波形を、それぞれ、RB_n、RB_n+1及びRB_n+2で示す。

この動作モードにおいては、選択パルスQ_i、R_i及びP
_iが、リセット動作後に、アドレスされたラッチ／ドラ
イバ中で状態変化を開始させるべく供給される。この時
点（TI4、TI14）で、ラッチ回路の可変インピーダンス負
荷回路（V.I.L.）211と222は高インピーダンス状態にあ
るので、デマルチプレクサFETは出力接続点208を急速に
低状態にすることができる。ついで（期間TI1、TI11）、
負荷回路は可変周波数のクロック信号により、出力接続
点210をその最大出力ドライブ電位まで急速に充電す
る。選択パルスQ_i、R_i及びP_iは線期間全体を通じて供給
する必要はなく、状態変化を起こさせるだけの長さでよ
い。

次にラッチ／ドライバがリセットFET202によってリセッ
トされる時、可変インピーダンス負荷は、ラッチ／ドラ
イバのリセット時間を短くするために、同じように高か
ら低、ついで、高のインピーダンス状態をとるようにさ
れる。

上述した行選択モードでは、その時アドレスされたラッ
チ／ドライバが１線期間中に低から高、ついで、高から
低へ切換わることが必要である。これら２つの遷移に要
する時間が、ピクセル素子におけるデータの変化を行わ
せるために利用できる時間を制限する。表示される情報
に僅かな影響しか与えないで、行の選択を通常の行選択
より１（またはそれ以上の）線期間前に行って、行バス
を１線期間高に保持する代りに、２（またはそれ以上
の）線期間高に保持するようにすることができる。（こ
の場合、ピクセルの１行に現われるデータは行バスがタ
ーンオフされた時点で決まる。）このモードでは、ピク
セルが新しいデータを新たに受入れるまでに１線期間の
ほぼ全ての余裕がある。

この動作モードでは、リセットトランジスタ202は用い
ることが出来ず、ラッチ／ドライバはデマルチプレクサ
を介してセット及びリセットされねばならない。ラッチ
／ドライバのリセット（ターンオフ）はセット（ターン
オン）よりも動作にとって重要なので、デマルチプレク
サFETはラッチ／ドライバのセットにはソースホロワモ
ードで動作、リセットには共通ソースモードで動作す
る。セット及びリセット期間中、ラッチの負荷インピー
ダンスは前に述べた例と同じように変調される。回路に
要する唯一の変更は、電位VV1を相対的な正の電位に
し、電位VV2を相対的に負とすることである。さらに、
選択パルスQ_i及びR_iをセット期間中に与え、また、リセ
ット期間中に再び供給する必要があり、さらに、選択パ
ルスP_iはセット（正）電位とリセット（負）電位との間
で交互に変らねばならない。この動作を説明するための
波形を第９図中に、それぞれ元の波形にダッシュ（′）
を付して示す。図示の例において、各線行は約２線期間
の間「オン」電圧に置かれる。この時間は、アドレス信
号Ｐ、Ｑ、Ｒを適当に選択することにより、更に多数の
線の期間まで延長することができる。

512本のデータ線が、256本／フィールドの飛越し方式で
処理される場合は、各データ線を表示素子の２行に供給
することにより、データを偽似非飛越し形で表示するこ
とができる。例えば、奇数番目のフィールド期間中、行
１と２、３と４、５と６、‥‥をそれぞれ同時に付勢
し、ついで、偶数フィールド中、行１、２と３、４と
５、６と７‥‥をそれぞれ同時に付勢する。

第４図と第８図に例示した回路には可変負荷装置として
スイッチドキャパシタ回路が用いられているが、他の可
変負荷装置を代りに用いてもよい。例えばスイッチドキ
ャパシタ回路の代りに１つのFETを用い、ゲート電位を
変化させてもよい。そのようなFETは所要の最終ラッチ
出力電位を生じさせるに充分な高さのゲート電位に対
し、ソース−ドレンインピーダンスが高インピーダンス
状態に対応するよう選択される。低インピーダンス状態
を得るためには、もっと大きなゲート電位が印加され
る。第10図は、スイッチドキャパシタ回路の代りに用い
ることのできる別の可変インピーダンス負荷回路を示
す。この負荷回路は２個の並列接続されたFET300と302
からなり、これらのFETは、例えば、第４図に示すバス1
26と出力接続108との間に接続される。FET300はそのゲ
ート電極に一定なDC電位が印加されており、そのドレン
−ソース導通路を通してラッチに対し高インピーダンス
の抵抗を与える。FET302はより小さなドレン−ソース抵
抗を持ち、低負荷インピーダンスが要求される期間中、
FET300と並列に導通するようにされる。

【図面の簡単な説明】

第１Ａ図は、この発明を実施した一体に形成したデータ
コミュテーティング装置を含むフラットパルス表示装置
のブロック図、第１Ｂ図は、第１Ａ図の装置に用いることのできるクロ
ック発生回路のブロック図、第２図と第３図は、第１Ａ図の装置で用いることのでき
るデマルチプレクス回路の一部ブロック一部概略回路
図、第４図は、表示装置の１つの列バスを駆動するためのラ
ッチ回路の概略図、第５図は、コミュテーティング装置の動作のシーケンス
を示す図、第６図は、表示装置の１つの列バスを駆動するための別
のラッチ回路の概略図、第７図は、第６図の回路の動作の説明に用いるタイミン
グ図、第８図は、行選択用デマルチプレクス及びラッチドライ
ブ回路の概略図、第９図は、行選択装置の動作のシーケンスを示す波形
図、第10図は、可変インピーダンス負荷装置の別の例を示す
概略図である。 172……列バス、RB……行バス、20……ラッチ素子、10
4、106……交差結合トランジスタ、100……共通バス、10
8、110……出力接続点、111、117……可変インピーダンス
負荷素子、90……入力信号供給手段、128、130……ラッ
チ素子の状態を変えるための手段（入力ラッチクロック
供給バス）。

Claims

【特許請求の範囲】

【請求項１】マトリクス素子に対して電位を供給するた
めの列及び行バスを含む型のマトリクスを走査するため
のものであって、上記マトリクスと一体に形成されてお
り、上記列バスまたは行バスのそれぞれに電位を供給す
るためのラッチ素子であって、そのスイッチング速度を
速めるように改善されたラッチ素子を含み、このラッチ
素子は、それぞれの第１の電極が共通のバスに接続されており、
それぞれの第２の電極がそれぞれ対応する出力接続点に
接続されており、かつ、それぞれの制御電極が上記出力
接続点に交差結合されている一対の交差結合トランジス
タと、この一対の交差結合トランジスタの第２の電極にそれぞ
れ結合されており、それぞれが呈するインピーダンスを
制御するための電位を供給するための制御電極を有する
第１と第２の可変インピーダンス負荷素子と、入力信号を上記ラッチ素子に供給するために、上記一対
の交差結合トランジスタに結合されている手段と、上記可変インピーダンス負荷素子の制御電極に結合され
ていて、上記一対の交差結合トランジスタに供給される
入力信号に応答して上記可変インピーダンス負荷素子が
順に比較的高いインピーダンス、比較的低いインピーダ
ンス、ついで、比較的高いインピーダンスを呈するよう
にして、上記ラッチ素子の状態を変化させる手段と、を含んでいることを特徴とするマトリクス走査装置。