JPH0664856B2

JPH0664856B2 - デイジタル信号記録再生装置

Info

Publication number: JPH0664856B2
Application number: JP59026704A
Authority: JP
Inventors: 一男吉本; 恵子藤倉; 潤米満; 嘉一山本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-02-15
Filing date: 1984-02-15
Publication date: 1994-08-22
Anticipated expiration: 2009-08-22
Also published as: JPS60171678A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、デイジタルデータレコーダに適用されるデ
イジタル信号記録再性装置に関する。

「背景技術とその問題点」デイジタルデータレコーダの記録，再生パスが正常かど
うかをチエツクするためにテスト信号を記録，再生した
り、再生データの一部を取り出して解析できることは、
データレコーダとして好ましい機能である。この機能を
実現するハードウエアとしては、記録信号経路及び再生
信号経路にデータセレクタを設けることが考えられる。

しかしながら、テスト信号を発生し、再生されたテスト
信号を期待値信号と比較したり、再生データの一部を解
析するために、コンピユータを用いる場合、記録又は再
生されるデイジタル信号の伝送レートとコンピユータが
出力し或いはコンピユータが受け取るデータの伝送レー
トと異なつているため、セレクタで切替えることが困難
な場合が多い。通常は、記録又は再生されるデイジタル
信号の伝送レートがマイクロコンピユータのデータの伝
送レートより高い。

「発明の目的」したがつて、この発明の目的は、記録データ或いは再生
データをコンピユータにより授受することが容易とさ
れ、記録再生経路のテスト、再生データの解析などを容
易としたデイジタル信号記録再生装置の提供を目的とす
るものである。

「発明の概要」ディジタル信号が蓄えられる第１のバッファメモリと、第１のインターフェース部と、第１のバッファメモリから読出されたディジタル信号が
供給される記録回路と、記録回路の出力を記録媒体に記録すると共に、記録媒体
からディジタル信号を再生し、再生回路に供給する記録
再生手段と、再生回路の出力が蓄えられる第２のバッファメモリと、第２のインターフェース部と、第１のインターフェース部及び第２のインターフェース
部に結合されたマイクロプロセッサとを備え、第１のインターフェース部は、第１のバッファメモリと
ダイレクトメモリアクセスを行うように結合された、第
１のバッファメモリに比して小容量の第３のメモリと第
１のバッファメモリの書込み及び読出しを制御する第１
の制御回路とを有し、第２のインターフェース部は、第２のバッファメモリと
ダイレクトメモリアクセスを行うように結合された、第
２のバッファメモリに比して小容量の第４のメモリと第
２のバッファメモリを制御する第２の制御回路と、指定
された番地情報と再生データの番地情報とを比較する比
較手段とを有し、指定番地情報と再生データの番地情報
とが一致する場合に、第２の制御回路によって、第２の
バッファメモリへの書込み動作を禁止し、一致した番地
情報の再生データをマイクロプロセッサに転送するよう
にしたことを特徴とするディジタル信号記録再生装置で
ある。

「実施例」以下、この発明をデイジタルデータレコーダに適用した
一実施例について説明する。この一実施例の全体の構成
を示す第１図において、１がアナログデータが供給され
るＡ／Ｄコンバータを示す。Ａ／Ｄコンバータ１には、
外部クロツクCKWが供給され、１サンプルが例えば８ビ
ツトのデイジタルデータがＡ／Ｄコンバータ１からバツ
フアメモリ２に入力される。アナログデータがビデオデ
ータの時には、このビデオデータがコンポーネント信号
に変換され、コンポーネント信号ごとにデイジタル化さ
れるＡ／Ｄコンバータ１の出力データは、外部クロツク
CKWによつてバツフアメモリ２に書込まれると共に、デ
ータレコーダの内部のクロツク発生回路３からのシステ
ムクロツクCKSによつて、バツフアメモリ２から読出さ
れる。外部のクロツクCKWは、温度によるドリフトが生
じないように、良く管理された高精度のものである。バ
ツフアメモリ２から読出されたデイジタルデータが冗長
コード発生回路４に供給される。

５は、インターフエースを示す。インターフエース５
は、識別用信号としてのコントロールワードを記録時に
発生し、このコントロールワードが冗長コード発生回路
４に供給される。インターフエース５内には、小容量の
メモリ及びバツフアメモリ２のアドレスを制御するアド
レスコントロールが設けられている。インターフエース
５は、記録動作と無関係に外部のホストコンピユータか
らのデータ例えばグラフイツクスデータをバツフアメモ
リ２に貯えたり、入力デイジタルデータをバツフアメモ
リ２からホストコンピユータに引上げる際の仲介役とし
ても働く。

冗長コード発生回路４は、回転ヘツドの１回の走査で記
録される１スキヤンの長さを単位として、データの順序
を元のものと異なるものに変換するシヤフリングを行な
うと共に、このシヤフリングされた１スキヤンのデータ
に対しエラー訂正符号の符号化を行なうものである。エ
ラー訂正符号としては、例えば積符号で、その縦方向及
び横方向の各エラー訂正符号としてリードソロモン符号
を用いたものを適用することができる。記録データのブ
ロツクアドレスも、冗長コード発生回路４で形成され、
記録データの１ブロツク毎に挿入される。

冗長コード発生回路４の出力データがエンコーダ６に供
給される。エンコーダ６は、記録データのチヤンネルエ
ンコーデイング及びブロツク同期信号の挿入を行ない、
エンコーダ６の出力には、４チヤンネルに分けられた記
録データが取り出される。チヤンネルエンコーデイング
としては、例えば１サンプル８ビツトを１サンプル９ビ
ツトに変換する（8-9）変換を用いることができる。エ
ンコーダ６の各チヤンネルの出力が記録アンプ7A,7B,7
C,7D及び回転トランス（図示せず）を介して回転ヘツド
8A,8B,8C,8Dに供給され、磁気テープ９に記録される。
上述のバツフアメモリ２又はインターフエース５のメモ
リから読出されたデイジタルデータの処理は、システム
クロツクCKSによつてなされる。

第２図は、この一実施例における磁気テープ９の記録パ
ターンを示す。回転ヘツド8A,8B,8C,8Dは、テープ案内
ドラムに巻付けられた磁気テープ９を下側から上側に向
かつて斜めに走査し、１回のスキヤンで並行する４本の
トラツク10A,10B,10C,10Dが形成される。磁気テープ９
の長手方向に沿つてオーデイオトラツク11A,11B,11Cと
コントロールトラツク11Dとが設けられている。オーデ
イオトラツク11Cには、１フレームごとに１ずつ歩進
し、各トラツクごとに異なる番号とされたシーケンス番
号が記録され、コントロールトラツク11Dには、サーボ
用の信号が記録される。

データの処理は、１スキヤンのデータを単位としてなさ
れる。第３図Ａは、冗長コード発生回路４から出力され
る１スキヤンの記録データを示す。１スキヤンには、０
番目から511番目までの512ブロツクが含まれている。51
2ブロツクのうちで、32ブロツクが冗長コードであり、
２ブロツクがコントロールワードであり、478ブロツク
がデイジタルデータである。コントロールワードは、記
録されるデータの１スキヤンごとに関するシーケンス番
号，ユーザーズコードからなる１ブロツクのもので、同
一のものが２ブロツクとして２重記録されている。この
512ブロツクの記録データが４本のトラツクにデータレ
ートを１／４におとされて記録される。第３図Ｂに示す
ように、１ブロツクは、４バイトのCRCコード（巡回コ
ードの一種でエラー検出用の冗長コード）を含む128バ
イトのものである。各ブロツクの先頭には、エンコーダ
６において、第３図Ｃに示すような２バイトのブロツク
同期信号SYNC及び２バイトのブロツクアドレスAD及び識
別信号IDが付加される。

オーデイオトラツク11Cには、SMPTEタイムコードが記録
され、このタイムコードのユーザーズビツトがシーケン
ス番号及びテープマークのために用いられる。第４図
は、この一実施例のテープフオーマツトを示すもので、
磁気テープ９の記録区間の最初に、デイレクトリーが記
録されている。デイレクトリーには、磁気テープ９に記
録されているフアイルの情報例えばデータの名前、人の
名前、スタート位置のシーケンス番号及びエンド位置の
シーケンス番号が記録される。このデイレクトリーの後
に、複数のフアイルが記録される。１個のフアイルの先
頭にヘツダが挿入され、このヘツダの後に複数のブロツ
ク化されたデイジタル信号が記録される。ヘツダには、
そのフアイルのブロツク（このブロツクは、複数のスキ
ヤンのデータからなるものである。）に関する情報が記
録されている。オーデイオトラツク11Cに記録されるテ
ープマークとして、磁気テープ９の記録区間の最初を示
すBOT、フアイルの先頭を示すBOF、ブロツクの先頭を示
すBOB、ブロツクの終端を示すEOB、フアイルの終端を示
すEOFが用いられる。

磁気テープ９から回転ヘツド8A,8B,8C,8Dにより再生さ
れた信号が回転トランス（図示せず）及び再生アンプ12
A,12B,12C,12Dを夫々介してPLL回路13に供給され、PLL
回路13により、各トラツクの再生データからクロツクが
抽出される。PLL回路13の出力がデコーダ14に供給され
る。デコーダ14は、ブロツク同期信号を抽出する回路、
時間軸変動を除去するTBC、チヤンネルデコーダなどを
有し、デコーダ14の出力には、１チヤンネルに戻された
再生データが得られる。この再生データがエラー訂正回
路15に供給される。

エラー訂正回路15は、データの配列を元の順序に戻すデ
イシヤフリング回路と縦方向及び横方向のエラー訂正を
２回ずつ行なう訂正回路とからなる。このエラー訂正回
路15の出力には、各サンプルデータごとに１ビツトのエ
ラーフラツグが付加された再生デイジタルデータが取り
出され、バツフアメモリ16及びインターフエース17に供
給される。エラーフラツグは、エラーが検出されない又
はエラーが訂正されたサンプルデータの場合に低レベル
となり、これと逆のサンプルデータ即ちエラーを含むサ
ンプルデータの場合に高レベルとなるものである。再生
データのうちで、エラーフラツグが低レベル即ち有効な
サンプルデータがバツフアメモリ16及びインターフエー
ス17のメモリに書込まれる。バツフアメモリ16には、デ
イジタルデータが書込まれ、インターフエース17のメモ
リには、コントロールワードが書込まれる。

この書込みは、クロツク発生回路３からのシステムクロ
ツクCKSによつてなされる。一方、バツフアメモリ16及
びインターフエース17のメモリの読出しは、外部クロツ
クCKRによつて行なわれる。インターフエース17には、
バツフアメモリ16のアドレスをコントロールするアドレ
スコントローラが設けられている。バツフアメモリ16か
ら読出された再生デイジタルデータがＤ／Ａコンバータ
18に供給され、外部クロツクCKRによつてアナログデー
タに変換されて出力される。再生データがビデオデータ
の場合には、コンポーネント信号が３原色信号に変換さ
れてからアナログ信号に戻される。この外部クロツクCK
Rは、記録時に用いられた外部クロツクCKWと同一のもの
であつて、良く管理されたきわめて安定なクロツク信号
である。また、外部クロツクCKR,CKWは、１スキヤンの
データを処理する時に、バツフアメモリ２及びバツフア
メモリ16において、オーバーフローが生じないように、
システムクロツクCKSより低い周波数のものである。

インターフエース17は、再生時にコントロールデータを
取り込むと共に、ユーザーが指定したシーケンス番号と
一致するシーケンス番号の再生データをホストコンピユ
ータに引上げる際の仲介役として働く。19は、記録側及
び再生側のデータの処理を行なう上述せるプロセツサ内
に設けられたマイクロプロセツサを示し、このマイクロ
プロセツサ19とインターフエース５及び17の間にデー
タ，コントロール及びアドレスバス20が設けられてい
る。

21は、この一実施例のシステムコントローラを示し、シ
ステムコントローラ21とマイクロプロセツサ19との間に
データ，コントロール及びアドレスバス22が設けられ、
更に、システムコントローラ21は、ホストコンピユータ
27と接続されている。システムコントローラ21には、マ
イクロプロセツサ23が設けられ、マイクロプロセツサ23
と関連してキーパネル24が設けられている。更にシステ
ムコントローラ21には、CRTデイスプレイ25及びキーボ
ード26がマイクロプロセツサ23と関連して設けられてい
る。

システムコントローラ21のキーパネル24には、データレ
コーダのテープ走行動作をリモートコントロールするキ
ー，コントロールワードを発生するキー，動作モードを
指定するキーなどが設けられている。システムコントロ
ーラ21からは、テープ走行動作の制御のためのリモート
コントロール信号が発生する。システムコントローラ21
のマイクロプロセツサ23は、外部のホストプロセツサ27
とインターフエース28を介して結合されている。

前述のテープフオーマツトにおけるデイレクトリー或い
はヘツダを記録するには、システムコントローラ21のマ
イクロプロセツサ23側のプログラムにより書くべき内容
を決め、データ及びアドレスバス22を介してマイクロプ
ロセツサ19に伝送する。このマイクロプロセツサ19のプ
ログラムにより、その内容をインターフエース５のメモ
リに書込み、更にバツフアメモリ２の適当な領域にイン
ターフエース５のメモリの内容を書込む。このようにし
て、デイレクトリー或いはヘツダをバツフアメモリ２に
書込んだ後に、システムコントローラ21のマイクロプロ
セツサ23は、データレコーダを制御し、記録したい場所
をさがし、この場所にバツフアメモリ２の内容を記録す
る。

デイレクトリー或いはヘツダの内容を変更したい時に
は、まず、マイクロプロセツサ23側のプログラムによ
り、デイレクトリー或いは目的とするヘツダの位置をさ
がし、バツフアメモリ16にそのデータを貯え、次に、バ
ツフアメモリ16からインターフエース17のメモリに転送
する。マイクロプロセツサ19は、インターフエース17の
メモリの内容を１バイトずつ読み出し、インターフエー
ス５のメモリに転送し、そして、インターフエース５の
メモリの内容をバツフアメモリ２に転送する。上述の動
作を複数回繰り返し、バツフアメモリ16からバツフアメ
モリ２への転送を終了する。そして、マイクロプロセツ
サ19のプログラムにより、バツフアメモリ２の内容に削
除或いは挿入を施し、変更を行なう。この変更後のデイ
レクトリー或いはヘツダが磁気テープ９の目的位置に記
録される。

バツフアメモリ2,16に比べて、インターフエース5,17内
のメモリは、小容量のメモリである。また、これらのメ
モリは、入力データをリアルタイムで書き込むことがで
きるように、比較的高速の例えばダイナミツクRAMによ
り構成され、システムクロツクCKSによつて動作するも
のである。

第５図は、この発明の一実施例の記録データ及び再生デ
ータの処理を説明するためのブロツク図である。第５図
において、31が記録側のインターフエース５に設けられ
た小容量のメモリを示し、32がインターフエース５に設
けられ、バツフアメモリ２を制御するバツフアコントロ
ーラである。33は、再生側のインターフエース17に設け
られた小容量のメモリを示し、34がインターフエース17
に設けられ、バツフアメモリ16を制御するバツフアコン
トローラである。バツフアコントローラ32,34により、
バツフアメモリ２とメモリ31の間、バツフアメモリ16と
メモリ33の間で、ダイレクトメモリアクセス（DMA）が
行なわれる。

バツフアコントローラ32には、マイクロプロセツサ19か
らのコントロール信号RO_１及びTR_１とアドレス信号AD_１
とが供給される。バツフアコントローラ34には、マイク
ロプロセツサ19からのコントロール信号RO_１及びTR_２と
アドレス信号AD_２とが供給される。メモリ31及びメモリ
33は、マイクロプロセツサ19とバス20を介して結合され
ている。インターフエース17には、バス20と接続された
レジスタ35及び36が設けられている。一方のレジスタ35
には、マイクロプロセツサ19により指定されたシーケン
ス番号が格納され、他方のレジスタ36には、メモリ33か
ら読出された再生シーケンス番号が格納される。これら
のレジスタ35及び36の内容が比較回路37に供給され、こ
の比較回路37の出力がバツフアコントローラ34に供給さ
れる。

上述の一実施例において、バツフアメモリ２からバツフ
アメモリ16までの記録再生経路をテストする時の動作に
ついて説明する。

まず、キーパネル24のキー操作により、マイクロプロセ
ツサ23のプログラムを選択し、CRTデイスプレイ25と関
連するキーボード26のキー操作によりテスト信号の発生
コマンドをマイクロプロセツサ19に与える。この発明コ
マンドに応じたプログラムをマイクロプロセツサ19が走
らせ、メモリ31にテスト信号を書き込む。このテスト信
号としては、Ｍ系列，ランプ波形，最大周波数のパルス
系列などを発生できる。これと共に、マイクロプロセツ
サ19は、使用するテスト信号と対応する期待値信号を発
生し、データメモリに貯える。

メモリ31に格納されたテスト信号がバツフアメモリ２に
転送される。この場合、マイクロプロセツサ19からのア
ドレス信号AD_１及びコントロール信号TR_１がバツフアコ
ントローラ32に供給され、このアドレス信号AD_１で定ま
るバツフアメモリ２のスタートアドレス及びエンドアド
レスにテスト信号が高速に転送される。テスト信号の転
送が全て終了すると、マイクロプロセツサ19からのコン
トロール信号RO_１により、バツフアメモリ２がリードオ
ンリー状態即ち書込みを禁止し、読出し専用状態とさ
れ、バツフアメモリ２の出力には、テスト信号が得られ
る。このテスト信号が磁気テープ９に記録される。

また、上述のテスト信号のメモリ31への書込みとメモリ
31からバツフアメモリ２への転送との動作を繰り返し、
バツフアメモリ２の全てにテスト信号が書込まれるよう
にし、その後、リードオンリー状態とし、１スキヤンの
記録信号を全てテスト信号としても良い。

再生側のバツフアメモリ16、メモリ33及びバツフアコン
トローラ34も上述と同様の動作を行なう。バツフアコン
トローラ34にマイクロプロセツサ19から供給されるアド
レス信号AD_２により指定されたアドレスの再生データが
コントロール信号TR_２により高速にメモリ33に転送され
る。このデータ転送時に、バツフアメモリ16がリードオ
ンリー状態とされる。メモリ33に取り込まれた再生テス
スト信号がマイクロプロセツサ19に引き上げられ、期待
値信号と照合される。これによつて、記録再生経路のエ
ラーの状態が測定され、その結果がマイクロプロセツサ
23に転送され、CRTデイスプレイ25に表示されたり、プ
リンタ（図示せず）により出力される。

上述のテストと同様に、外部のホストプロセツサ27から
マイクロプロセツサ23及びマイクロプロセツサ19を経て
メモリ31にデータを書込み、更に、メモリ31からバツフ
アメモリ２の指定されたアドレスにデータを高速に転送
し、磁気テープ９に記録することができる。これと逆
に、バツフアメモリ16の指定されたアドレスのデータを
高速にメモリ33に転送し、メモリ33からマイクロプロセ
ツサ19を介して外部のホストプロセツサ27に引き上げる
ことができる。

上述のように、バツフアメモリ16に書込まれた再生デー
タをメモリ33に転送し、マイクロプロセツサ19を介して
マイクロプロセツサ23に引き上げる場合、１スキヤンご
とに付加されたシーケンス番号を用いることができる。

システムコントローラ21のキーパネル24によりシーケン
ス番号を指定すると、バス22を介してこの指定シーケン
ス番号がマイクロプロセツサ19に伝送される。マイクロ
プロセツサ19は、この指定シーケンス番号をレジスタ35
にロードする。システムコントローラ21により再生状態
にすると、再生データから得られた再生シーケンス番号
がレジスタ36に取り込まれる。レジスタ35及び36の両者
の内容が一致すると、バツフアコントローラ34に比較回
路37から一致パルスが出力される。この一致パルスによ
り、バツフアコントローラ34は、バツフアメモリ16の書
込み動作を禁止する。この後、バツフアメモリ16の内容
がメモリ33にDMAにより転送されると共に、メモリ33の
内容がマイクロプロセツサ19に引き上げられる。

このように、指定したシーケンス番号の再生データを随
時、マイクロプロセツサ19に引き上げることができるの
で、ホストプロセツサ27により、計測データのうちの特
異なデータを引き上げて解析したり、ホストプロセツサ
27を用いて再生ビデオデータのうちで希望する静止画を
見ることが可能となる。

「発明の効果」この発明に依れば、バツフアメモリとDMAによりデータ
の授受を行なうメモリと、このバツフアメモリ及びマイ
クロプロセツサの間に介在させているので、バツフアメ
モリに貯えられている記録データ又は再生データをきわ
めて短時間のうちにマイクロプロセツサに引き上げた
り、マイクロプロセツサから所定のデータをバツフアメ
モリにきわめて短時間に格納することができる。したが
つて、ホストプロセツサからのグラフイツクスデータ
や、マイクロプロセツサで発生したテスト信号など、本
来の記録データ以外のデイジタル信号の記録或いは再生
を簡単に行なうことができ、デイジタルデータレコーダ
の機能を向上させることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体の構成を示すブロツ
ク図、第２図及び第４図はこの発明の一実施例のテープ
パターンの説明に用いる略線図、第３図はこの発明の一
実施例の記録データの構成の説明に用いる略線図、第５
図はこの発明の一実施例の主要部のブロツク図である。 2,16……バツフアメモリ、5,17……インターフエース、
９……磁気テープ、19,23……マイクロプロセツサ、21
……システムコントローラ、27……ホストプロセツサ、
31,33……メモリ、32,34……バツフアコントローラ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者山本嘉一東京都品川区北品川６丁目７番35号ソニー株式会社内 (56)参考文献特開昭58−54464（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】ディジタル信号が蓄えられる第１のバッフ
ァメモリと、第１のインターフェース部と、前記第１のバッファメモリから読出された前記ディジタ
ル信号が供給される記録回路と、前記記録回路の出力を記録媒体に記録すると共に、前記
記録媒体から前記ディジタル信号を再生し、再生回路に
供給する記録再生手段と、前記再生回路の出力が蓄えられる第２のバッファメモリ
と、第２のインターフェース部と、前記第１のインターフェース部及び第２のインターフェ
ース部に結合されたマイクロプロセッサとを備え、前記第１のインターフェース部は、前記第１のバッファ
メモリとダイレクトメモリアクセスを行うように結合さ
れた、前記第１のバッファメモリに比して小容量の第３
のメモリと前記第１のバッファメモリの書込み及び読出
しを制御する第１の制御回路とを有し、前記第２のインターフェース部は、前記第２のバッファ
メモリとダイレクトメモリアクセスを行うように結合さ
れた、前記第２のバッファメモリに比して小容量の第４
のメモリと前記第２のバッファメモリを制御する第２の
制御回路と、指定された番地情報と再生データの番地情
報とを比較する比較手段とを有し、前記指定番地情報と
前記再生データの番地情報とが一致する場合に、前記第
２の制御回路によって、第２のバッファメモリへの書込
み動作を禁止し、一致した番地情報の再生データを前記
マイクロプロセッサに転送するようにしたことを特徴と
するディジタル信号記録再生装置。