JPH0667683A - 残響付加装置 - Google Patents
残響付加装置Info
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- JPH0667683A JPH0667683A JP4245511A JP24551192A JPH0667683A JP H0667683 A JPH0667683 A JP H0667683A JP 4245511 A JP4245511 A JP 4245511A JP 24551192 A JP24551192 A JP 24551192A JP H0667683 A JPH0667683 A JP H0667683A
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Abstract
(57)【要約】
【目的】 大振幅のクロック信号に起因する不要輻射お
よびデータ信号のＳＮ比の劣化、並びに電源電圧変動に
よる特性変化がなく、しかも構成部品の削減に伴う実装
面積の縮小化およびコスト低減を可能とした残響付加装
置を提供する。 【構成】 入力音声信号をＡ／Ｄ変換器４でディジタル
化し、メモリ回路５で遅延させた後Ｄ／Ａ変換器６でア
ナログ化し、帰還利得調整回路１０を介して入力側に帰
還し、混合回路２で入力音声信号と混合することによっ
て残響効果を付加する構成の残響付加装置において、メ
モリ回路５およびタイミング回路８をＣＭＯＳプロセス
で、それ以外をバイポーラプロセスで構成し、これらを
１チップに集積する。
よびデータ信号のＳＮ比の劣化、並びに電源電圧変動に
よる特性変化がなく、しかも構成部品の削減に伴う実装
面積の縮小化およびコスト低減を可能とした残響付加装
置を提供する。 【構成】 入力音声信号をＡ／Ｄ変換器４でディジタル
化し、メモリ回路５で遅延させた後Ｄ／Ａ変換器６でア
ナログ化し、帰還利得調整回路１０を介して入力側に帰
還し、混合回路２で入力音声信号と混合することによっ
て残響効果を付加する構成の残響付加装置において、メ
モリ回路５およびタイミング回路８をＣＭＯＳプロセス
で、それ以外をバイポーラプロセスで構成し、これらを
１チップに集積する。
Description
【０００１】
【産業上の利用分野】本発明は、入力音声信号に対して
残響効果を付加する残響付加装置に関し、特にマイクロ
ホンで収音した音声信号に残響効果を持たせるシステム
に用いて好適な残響付加装置に関する。
残響効果を付加する残響付加装置に関し、特にマイクロ
ホンで収音した音声信号に残響効果を持たせるシステム
に用いて好適な残響付加装置に関する。
【０００２】いわゆるカラオケシステムの如きオーディ
オシステムにおいては、図６に示すように、残響付加装
置６３を備え、マイクロホン６１で収音しかつマイクア
ンプ６２で増幅して得られる音声信号に対して残響付加
装置６３で残響効果を付加した後音楽ソースと混合し、
パワーアンプ６４を介してスピーカ６５を駆動するよう
になっている。
オシステムにおいては、図６に示すように、残響付加装
置６３を備え、マイクロホン６１で収音しかつマイクア
ンプ６２で増幅して得られる音声信号に対して残響付加
装置６３で残響効果を付加した後音楽ソースと混合し、
パワーアンプ６４を介してスピーカ６５を駆動するよう
になっている。
【０００３】
【従来の技術】このようにして用いられる残響付加装置
の従来例を、図７〜図９に示す。第１従来例の残響付加
装置は、図７に示すように、入力端子１から入力される
音声信号を混合回路２、フィルタ３、アナログ遅延素子
であるＢＢＤ(Bucket Brigade Device) １７およびフィ
ルタ９を介して出力端子１２から導出するとともに、こ
のフィルタ９の出力を帰還利得調整抵抗１３を介して混
合回路２に帰還することにより、入力音声信号に対して
残響効果を付加する構成となっている。なお、ＢＢＤ１
７は、クロック発生回路１８で発生されるクロックによ
って駆動されることにより、入力音声信号を遅延する。
の従来例を、図７〜図９に示す。第１従来例の残響付加
装置は、図７に示すように、入力端子１から入力される
音声信号を混合回路２、フィルタ３、アナログ遅延素子
であるＢＢＤ(Bucket Brigade Device) １７およびフィ
ルタ９を介して出力端子１２から導出するとともに、こ
のフィルタ９の出力を帰還利得調整抵抗１３を介して混
合回路２に帰還することにより、入力音声信号に対して
残響効果を付加する構成となっている。なお、ＢＢＤ１
７は、クロック発生回路１８で発生されるクロックによ
って駆動されることにより、入力音声信号を遅延する。
【０００４】第２従来例の残響付加装置は、図８に示す
ように、入力端子１から入力される音声信号を、フィル
タ３を通してＡ／Ｄ変換器４でディジタル化し、メモリ
回路５で遅延した後Ｄ／Ａ変換器６でアナログ化し、フ
ィルタ９を介して出力端子１２から導出するとともに、
このフィルタ９の出力を帰還利得調整抵抗１３を介して
混合回路２に帰還することにより、入力音声信号に対し
て残響効果を付加する構成となっている。なお、Ａ／Ｄ
変換器４、メモリ回路５およびＤ／Ａ変換器６には、タ
イミング回路８によってタイミング制御がなされる。
ように、入力端子１から入力される音声信号を、フィル
タ３を通してＡ／Ｄ変換器４でディジタル化し、メモリ
回路５で遅延した後Ｄ／Ａ変換器６でアナログ化し、フ
ィルタ９を介して出力端子１２から導出するとともに、
このフィルタ９の出力を帰還利得調整抵抗１３を介して
混合回路２に帰還することにより、入力音声信号に対し
て残響効果を付加する構成となっている。なお、Ａ／Ｄ
変換器４、メモリ回路５およびＤ／Ａ変換器６には、タ
イミング回路８によってタイミング制御がなされる。
【０００５】第３従来例の残響付加装置は、基本的に
は、第２従来例の装置とほぼ同様の構成であり、図９に
示すように、増幅回路１４、混合回路２、フィルタ３、
Ａ／Ｄ変換器４、メモリ回路５、Ｄ／Ａ変換器６、フィ
ルタ９およびバッファアンプ１５からなり、これらの各
回路ブロックを全てＣＭＯＳプロセスで構成し、１チッ
プに集積したものである（特開平３−２５８１１０号公
報参照）。なお、本例では、フィルタ９の出力を、外付
けの帰還利得調整抵抗１３および入力端子１６を介して
混合回路２に帰還するとともに、バッファアンプ１５お
よび出力端子１９を介して導出される入力音声信号と混
合回路１１で混合した後出力端子２０から導出するよう
になっている。
は、第２従来例の装置とほぼ同様の構成であり、図９に
示すように、増幅回路１４、混合回路２、フィルタ３、
Ａ／Ｄ変換器４、メモリ回路５、Ｄ／Ａ変換器６、フィ
ルタ９およびバッファアンプ１５からなり、これらの各
回路ブロックを全てＣＭＯＳプロセスで構成し、１チッ
プに集積したものである（特開平３−２５８１１０号公
報参照）。なお、本例では、フィルタ９の出力を、外付
けの帰還利得調整抵抗１３および入力端子１６を介して
混合回路２に帰還するとともに、バッファアンプ１５お
よび出力端子１９を介して導出される入力音声信号と混
合回路１１で混合した後出力端子２０から導出するよう
になっている。
【０００６】
【発明が解決しようとする課題】しかしながら、第１従
来例では、ＢＢＤ１７を独立したチップに製造する必要
があるため、装置全体を構成するチップの数が多く、ま
た外付けの素子が多いことから、実装面積の縮小化やコ
スト低減が難しいという問題点がある。また、ＢＢＤ１
７で伝達するアナログ信号の振幅は一般的にクロック信
号の振幅に対して小さいため、クロックノイズによりＳ
Ｎ比が悪化し易いという問題点もある。同様に、第２従
来例でも、Ａ／Ｄ変換器４、メモリ回路５およびＤ／Ａ
変換器６が通常別チップとなるため、第１従来例の場合
と同じ問題点がある。第３従来例では、１チップ化した
ことにより、第１，第２従来例の問題点は解消できるも
のの、一般的に、Ａ／Ｄ変換器４およびＤ／Ａ変換器６
の入出力特性が電源電圧により変動するため、ゲイン、
ダイナミックレンジおよびＳＮ比が電源電圧によって変
動するという問題点がある。
来例では、ＢＢＤ１７を独立したチップに製造する必要
があるため、装置全体を構成するチップの数が多く、ま
た外付けの素子が多いことから、実装面積の縮小化やコ
スト低減が難しいという問題点がある。また、ＢＢＤ１
７で伝達するアナログ信号の振幅は一般的にクロック信
号の振幅に対して小さいため、クロックノイズによりＳ
Ｎ比が悪化し易いという問題点もある。同様に、第２従
来例でも、Ａ／Ｄ変換器４、メモリ回路５およびＤ／Ａ
変換器６が通常別チップとなるため、第１従来例の場合
と同じ問題点がある。第３従来例では、１チップ化した
ことにより、第１，第２従来例の問題点は解消できるも
のの、一般的に、Ａ／Ｄ変換器４およびＤ／Ａ変換器６
の入出力特性が電源電圧により変動するため、ゲイン、
ダイナミックレンジおよびＳＮ比が電源電圧によって変
動するという問題点がある。
【０００７】そこで、本発明は、大振幅のクロック信号
に起因する不要輻射およびデータ信号のＳＮ比の劣化が
なくかつ電源電圧変動による特性変化がないとともに、
構成部品の削減に伴う実装面積の縮小化およびコスト低
減を可能とした残響付加装置を提供することを目的とす
る。
に起因する不要輻射およびデータ信号のＳＮ比の劣化が
なくかつ電源電圧変動による特性変化がないとともに、
構成部品の削減に伴う実装面積の縮小化およびコスト低
減を可能とした残響付加装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明による残響付加装
置においては、入力音声信号を一入力とする第１の混合
回路と、この第１の混合回路の出力信号をディジタル化
するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力信号を順
次転送して遅延するメモリ回路と、このメモリ回路の出
力信号をアナログ化するＤ／Ａ変化器と、このＤ／Ａ変
換器の出力信号中に含まれるクロック成分およびノイズ
成分を除去するフィルタと、このフィルタの出力信号を
第１の混合回路の他入力として帰還する帰還路中に設け
られて帰還利得を設定する帰還利得調整回路と、フィル
タの出力を入力音声信号に混合して出力音声信号として
導出する第２の混合回路と、Ａ／Ｄ変換器、メモリ回路
およびＤ／Ａ変換器の動作クロックおよびタイミング信
号を発生するタイミング回路と、このタイミング回路の
原発振信号を発生する発振回路とを備え、メモリ回路お
よびタイミング回路をＣＭＯＳプロセスで、それ以外を
バイポーラプロセスで構成し、これらを１チップに集積
している。
置においては、入力音声信号を一入力とする第１の混合
回路と、この第１の混合回路の出力信号をディジタル化
するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力信号を順
次転送して遅延するメモリ回路と、このメモリ回路の出
力信号をアナログ化するＤ／Ａ変化器と、このＤ／Ａ変
換器の出力信号中に含まれるクロック成分およびノイズ
成分を除去するフィルタと、このフィルタの出力信号を
第１の混合回路の他入力として帰還する帰還路中に設け
られて帰還利得を設定する帰還利得調整回路と、フィル
タの出力を入力音声信号に混合して出力音声信号として
導出する第２の混合回路と、Ａ／Ｄ変換器、メモリ回路
およびＤ／Ａ変換器の動作クロックおよびタイミング信
号を発生するタイミング回路と、このタイミング回路の
原発振信号を発生する発振回路とを備え、メモリ回路お
よびタイミング回路をＣＭＯＳプロセスで、それ以外を
バイポーラプロセスで構成し、これらを１チップに集積
している。
【０００９】
【作用】メモリ回路およびタイミング回路をＣＭＯＳプ
ロセスで、それ以外をバイポーラプロセスで構成し、こ
れらを１チップに集積することで、大振幅のクロック信
号に起因する不要輻射およびデータ信号のＳＮ比の劣化
をなくし、又構成部品を削減し、実装面積の縮小化およ
びコスト低減を図る。また、Ｄ／Ａ変換器、Ａ／Ｄ変換
器および発振回路において、基準電圧源を用いて動作電
流の安定化を図ることで、電源電圧の変動に対してゲイ
ン、ダイナミックレンジおよびＳＮ比等の特性の変化を
なくす。
ロセスで、それ以外をバイポーラプロセスで構成し、こ
れらを１チップに集積することで、大振幅のクロック信
号に起因する不要輻射およびデータ信号のＳＮ比の劣化
をなくし、又構成部品を削減し、実装面積の縮小化およ
びコスト低減を図る。また、Ｄ／Ａ変換器、Ａ／Ｄ変換
器および発振回路において、基準電圧源を用いて動作電
流の安定化を図ることで、電源電圧の変動に対してゲイ
ン、ダイナミックレンジおよびＳＮ比等の特性の変化を
なくす。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示すブロック
図である。入力端子１から入力された音声信号は、混合
回路２を介してフィルタ３に供給される。フィルタ３
は、次段のＡ／Ｄ変換器４の折り返しノイズを防止する
ために設けられた高域除去フィルタである。フィルタ３
の出力信号は、Ａ／Ｄ変換器４にてディジタル信号に変
換される。Ａ／Ｄ変換器４には、ΔΣ型Ａ／Ｄ変換器
や、ＡＤＭ(Adaptive Delta Modulation) 等のオーバー
サンプリング型Ａ／Ｄ変換器が多用されるため、サンプ
リングクロック周波数は２００ＫＨｚ〜２０ＭＨｚ程度
の高周波となる場合が多い。
に説明する。図１は、本発明の一実施例を示すブロック
図である。入力端子１から入力された音声信号は、混合
回路２を介してフィルタ３に供給される。フィルタ３
は、次段のＡ／Ｄ変換器４の折り返しノイズを防止する
ために設けられた高域除去フィルタである。フィルタ３
の出力信号は、Ａ／Ｄ変換器４にてディジタル信号に変
換される。Ａ／Ｄ変換器４には、ΔΣ型Ａ／Ｄ変換器
や、ＡＤＭ(Adaptive Delta Modulation) 等のオーバー
サンプリング型Ａ／Ｄ変換器が多用されるため、サンプ
リングクロック周波数は２００ＫＨｚ〜２０ＭＨｚ程度
の高周波となる場合が多い。
【００１１】Ａ／Ｄ変換器４の出力信号は、メモリ回路
５にて順次転送されることによって遅延され、しかる後
Ｄ／Ａ変換器６にてアナログ信号に変換される。Ａ／Ｄ
変換器４、メモリ回路５およびＤ／Ａ変換器６の動作ク
ロックおよびタイミング信号は、タイミング回路８で発
生される。また、このタイミング回路８の原発振信号
は、発振回路７で発振される。Ｄ／Ａ変換器６の出力信
号は、フィルタ９にてサンプリングクロック成分および
ノイズ成分が除去された後、帰還利得調整回路１０を介
して混合回路２に帰還されるとともに、混合回路１１で
入力音声信号と混合されて残響効果が付加された出力音
声信号として出力端子１２から導出される。帰還利得調
整回路１０は、フィルタ９から混合回路２への帰還利得
を設定することにより、残響（エコー）の深さを決定す
る。
５にて順次転送されることによって遅延され、しかる後
Ｄ／Ａ変換器６にてアナログ信号に変換される。Ａ／Ｄ
変換器４、メモリ回路５およびＤ／Ａ変換器６の動作ク
ロックおよびタイミング信号は、タイミング回路８で発
生される。また、このタイミング回路８の原発振信号
は、発振回路７で発振される。Ｄ／Ａ変換器６の出力信
号は、フィルタ９にてサンプリングクロック成分および
ノイズ成分が除去された後、帰還利得調整回路１０を介
して混合回路２に帰還されるとともに、混合回路１１で
入力音声信号と混合されて残響効果が付加された出力音
声信号として出力端子１２から導出される。帰還利得調
整回路１０は、フィルタ９から混合回路２への帰還利得
を設定することにより、残響（エコー）の深さを決定す
る。
【００１２】かかる構成の残響付加装置を、本発明にお
いては、メモリ回路５およびタイミング回路８を低消費
電力化に優れたＣＭＯＳのプロセスで構成し、それ以外
を高速性に優れたバイポーラトランジスタのプロセスで
構成し、これらを１チップに集積したＢｉＣＭＯＳとし
ている。１チップ化により、大振幅のクロック信号によ
る不要輻射およびＳＮ比の劣化がなく、しかも構成部品
を削減できるので、実装面積の縮小化およびコスト低減
が図れる。
いては、メモリ回路５およびタイミング回路８を低消費
電力化に優れたＣＭＯＳのプロセスで構成し、それ以外
を高速性に優れたバイポーラトランジスタのプロセスで
構成し、これらを１チップに集積したＢｉＣＭＯＳとし
ている。１チップ化により、大振幅のクロック信号によ
る不要輻射およびＳＮ比の劣化がなく、しかも構成部品
を削減できるので、実装面積の縮小化およびコスト低減
が図れる。
【００１３】図２は、図１のＤ／Ａ変換器６の具体的な
構成の一例を示す回路図である。図２において、入力段
を構成する差動回路２１は、エミッタが共通接続された
一対のトランジスタＱ1 ，Ｑ2 からなり、この差動トラ
ンジスタＱ1 ，Ｑ2 の各ベース間にディジタル信号が印
加される。トランジスタＱ1 のコレクタは直接電源ＶCC
に接続され、トランジスタＱ2 のコレクタはトランジス
タＱ3 および抵抗Ｒ1 を介して電源ＶCCに接続されてい
る。トランジスタＱ3 は、抵抗Ｒ1 ，ダイオード接続の
トランジスタＱ4 および抵抗Ｒ2 とともに電流ミラー回
路２２を構成している。
構成の一例を示す回路図である。図２において、入力段
を構成する差動回路２１は、エミッタが共通接続された
一対のトランジスタＱ1 ，Ｑ2 からなり、この差動トラ
ンジスタＱ1 ，Ｑ2 の各ベース間にディジタル信号が印
加される。トランジスタＱ1 のコレクタは直接電源ＶCC
に接続され、トランジスタＱ2 のコレクタはトランジス
タＱ3 および抵抗Ｒ1 を介して電源ＶCCに接続されてい
る。トランジスタＱ3 は、抵抗Ｒ1 ，ダイオード接続の
トランジスタＱ4 および抵抗Ｒ2 とともに電流ミラー回
路２２を構成している。
【００１４】差動トランジスタＱ1 ，Ｑ2 のエミッタ共
通接続点およびトランジスタＱ4 のコレクタには、定電
流回路２３を構成するトランジスタＱ5 ，Ｑ6 の各コレ
クタが接続されている。この定電流回路２３において、
トランジスタＱ5 ，Ｑ6 の各ベースに対しダイオード接
続のトランジスタＱ7 のベースが共通接続され、このト
ランジスタＱ7のコレクタは基準電圧源２４に接続され
ている。トランジスタＱ5 〜Ｑ7 の各エミッタは、抵抗
Ｒ3 〜Ｒ5 を介して接地されている。また、トランジス
タＱ5 のコレクタ電流は、トランジスタＱ3 のコレクタ
電流Ｉ0 の２倍に設定されている。
通接続点およびトランジスタＱ4 のコレクタには、定電
流回路２３を構成するトランジスタＱ5 ，Ｑ6 の各コレ
クタが接続されている。この定電流回路２３において、
トランジスタＱ5 ，Ｑ6 の各ベースに対しダイオード接
続のトランジスタＱ7 のベースが共通接続され、このト
ランジスタＱ7のコレクタは基準電圧源２４に接続され
ている。トランジスタＱ5 〜Ｑ7 の各エミッタは、抵抗
Ｒ3 〜Ｒ5 を介して接地されている。また、トランジス
タＱ5 のコレクタ電流は、トランジスタＱ3 のコレクタ
電流Ｉ0 の２倍に設定されている。
【００１５】差動回路２１のトランジスタＱ2 のコレク
タには、Ｉ（電流）‐Ｖ（電圧）変換器２５を構成する
オペアンプＯＰの反転入力端子が接続されている。この
Ｉ‐Ｖ変換器２５は、基準電圧ＶREF を非反転入力とす
るオペアンプＯＰと、その反転入力端子と出力端子間に
並列に接続されて１次のローパスフィルタを形成するコ
ンデンサＣ1 および抵抗Ｒ6 によって構成されており、
流れ込む電流又は流れ出る電流を電圧に変換してアナロ
グ信号出力とする。
タには、Ｉ（電流）‐Ｖ（電圧）変換器２５を構成する
オペアンプＯＰの反転入力端子が接続されている。この
Ｉ‐Ｖ変換器２５は、基準電圧ＶREF を非反転入力とす
るオペアンプＯＰと、その反転入力端子と出力端子間に
並列に接続されて１次のローパスフィルタを形成するコ
ンデンサＣ1 および抵抗Ｒ6 によって構成されており、
流れ込む電流又は流れ出る電流を電圧に変換してアナロ
グ信号出力とする。
【００１６】次に、上記構成のＤ／Ａ変換器６の回路動
作について説明する。差動回路２１は、トランジスタＱ
5 のコレクタ電流２Ｉ0 をスイッチングするためのもの
であり、トランジスタＱ2 のベースが高レベル（以下、
“Ｈ”レベルと記す）、トランジスタＱ1 のベースが低
レベル（以下、“Ｌ”レベルと記す）となるディジタル
信号入力のとき、トランジスタＱ2 がオン、トランジス
タＱ1がオフし、Ｉ‐Ｖ変換器２５からＩ0 なる電流を
吸い込む。これにより、Ｉ‐Ｖ変換器２５の出力端子に
は、ＶREF ＋Ｒ6 ・Ｉ0 の電圧が生じる。一方、ディジ
タル信号入力の極性が逆の場合には、Ｉ‐Ｖ変換器２５
の出力端子には、ＶREF −Ｒ6 ・Ｉ0 の電圧が生じる。
作について説明する。差動回路２１は、トランジスタＱ
5 のコレクタ電流２Ｉ0 をスイッチングするためのもの
であり、トランジスタＱ2 のベースが高レベル（以下、
“Ｈ”レベルと記す）、トランジスタＱ1 のベースが低
レベル（以下、“Ｌ”レベルと記す）となるディジタル
信号入力のとき、トランジスタＱ2 がオン、トランジス
タＱ1がオフし、Ｉ‐Ｖ変換器２５からＩ0 なる電流を
吸い込む。これにより、Ｉ‐Ｖ変換器２５の出力端子に
は、ＶREF ＋Ｒ6 ・Ｉ0 の電圧が生じる。一方、ディジ
タル信号入力の極性が逆の場合には、Ｉ‐Ｖ変換器２５
の出力端子には、ＶREF −Ｒ6 ・Ｉ0 の電圧が生じる。
【００１７】図３は、図１のＡ／Ｄ変換器４の具体的な
構成の一例を示す回路図である。なお、アナログ入力信
号はフィルタ（ＬＰＦ）３で折返しノイズの防止のため
の帯域制限を受けてから本Ａ／Ｄ変換器４に入力され
る。図３において、帯域制限を受けたアナログ入力信号
は積分器２６を経た後、コンパレータ２６で基準電圧Ｖ
THと電圧比較される。この基準電圧ＶTHは、通常、積分
器２６の基準電圧ＶREF と同電位に設定される。
構成の一例を示す回路図である。なお、アナログ入力信
号はフィルタ（ＬＰＦ）３で折返しノイズの防止のため
の帯域制限を受けてから本Ａ／Ｄ変換器４に入力され
る。図３において、帯域制限を受けたアナログ入力信号
は積分器２６を経た後、コンパレータ２６で基準電圧Ｖ
THと電圧比較される。この基準電圧ＶTHは、通常、積分
器２６の基準電圧ＶREF と同電位に設定される。
【００１８】コンパレータ２６の比較出力は、Ｄ型フリ
ップフロップ（以下、Ｄ‐ＦＦと略称する）２８により
サンプリングされ、そのＱ出力がさらにＤ‐ＦＦ２９に
よりサンプリングされる。なお、Ｄ‐ＦＦを２段縦続接
続しているのは、コンパレータ２６からＤ‐ＦＦの部分
のデータ取込みの不確定性によるジッタに起因した突発
的なデータエラーの発生を防止するためである。このデ
ータエラーは、散発的なパルス状のノイズを出し、聴感
上、聞き苦しいものとなる。
ップフロップ（以下、Ｄ‐ＦＦと略称する）２８により
サンプリングされ、そのＱ出力がさらにＤ‐ＦＦ２９に
よりサンプリングされる。なお、Ｄ‐ＦＦを２段縦続接
続しているのは、コンパレータ２６からＤ‐ＦＦの部分
のデータ取込みの不確定性によるジッタに起因した突発
的なデータエラーの発生を防止するためである。このデ
ータエラーは、散発的なパルス状のノイズを出し、聴感
上、聞き苦しいものとなる。
【００１９】Ｄ‐ＦＦ２９の出力は、ディジタル出力信
号として導出されるとともに、帰還用のＤ／Ａ変換器３
０に入力される。このＤ／Ａ変換器３０を構成するトラ
ンジスタＱ11〜Ｑ17，抵抗Ｒ11〜Ｒ15および基準電圧源
３１の各々は、図２に示したＤ／Ａ変換器６のトランジ
スタＱ1〜Ｑ7 ，抵抗Ｒ1 〜Ｒ5 および基準電圧源２４
の各々と対応し、同一の動作を行う。なお、Ｄ／Ａ変換
器３０において、図２のＤ／Ａ変換器６との違いは、Ｉ
‐Ｖ変換器２５を使用せず、電流出力を直接積分器２６
に帰還している点である。
号として導出されるとともに、帰還用のＤ／Ａ変換器３
０に入力される。このＤ／Ａ変換器３０を構成するトラ
ンジスタＱ11〜Ｑ17，抵抗Ｒ11〜Ｒ15および基準電圧源
３１の各々は、図２に示したＤ／Ａ変換器６のトランジ
スタＱ1〜Ｑ7 ，抵抗Ｒ1 〜Ｒ5 および基準電圧源２４
の各々と対応し、同一の動作を行う。なお、Ｄ／Ａ変換
器３０において、図２のＤ／Ａ変換器６との違いは、Ｉ
‐Ｖ変換器２５を使用せず、電流出力を直接積分器２６
に帰還している点である。
【００２０】次に、上記構成のＡ／Ｄ変換器４の回路動
作について説明する。アナログ入力信号がない場合は、
積分器２６の出力は三角波となり、ディジタル信号出力
はほぼデューディ５０％の繰返し波形となる。正のアナ
ログ信号が入力されると、積分器２６の出力電圧が下が
り、コンパレータ２７の出力が“Ｈ”レベルになる頻度
が高くなる。このとき、ディジタル信号出力Ｑのデュー
ティが５０％より増えるとともに、Ｄ／Ａ変換器３０の
差動トランジスタＱ11，Ｑ12のうち、トランジスタＱ12
がオンする頻度が高くなる。したがって、Ｄ／Ａ変換器
３０の出力ＩDAのデューティが５０％から増え、帰還が
かかる。一方、入力アナログ信号が負の場合には、回路
の動作の極性が逆になる。
作について説明する。アナログ入力信号がない場合は、
積分器２６の出力は三角波となり、ディジタル信号出力
はほぼデューディ５０％の繰返し波形となる。正のアナ
ログ信号が入力されると、積分器２６の出力電圧が下が
り、コンパレータ２７の出力が“Ｈ”レベルになる頻度
が高くなる。このとき、ディジタル信号出力Ｑのデュー
ティが５０％より増えるとともに、Ｄ／Ａ変換器３０の
差動トランジスタＱ11，Ｑ12のうち、トランジスタＱ12
がオンする頻度が高くなる。したがって、Ｄ／Ａ変換器
３０の出力ＩDAのデューティが５０％から増え、帰還が
かかる。一方、入力アナログ信号が負の場合には、回路
の動作の極性が逆になる。
【００２１】図４は、図１の発振回路７の具体的な構成
の一例を示す回路図である。なお、この発振回路は一般
的なマルチバイブレータ回路である。図４において、一
対のトランジスタＱ21，Ｑ22の各ベース間電圧が、発振
出力として導出される。トランジスタＱ21，Ｑ22の各エ
ミッタは、コンデンサＣ21を介して接続されている。ト
ランジスタＱ21のコレクタは、互いに並列に接続された
抵抗Ｒ21およびダイオードＤ21を介して電源ＶCCに接続
されるとともに、トランジスタＱ23のベースに接続され
ている。トランジスタＱ23のコレクタは電源ＶCCに接続
され、そのエミッタは定電流源Ｉ21を介して接地されて
いる。
の一例を示す回路図である。なお、この発振回路は一般
的なマルチバイブレータ回路である。図４において、一
対のトランジスタＱ21，Ｑ22の各ベース間電圧が、発振
出力として導出される。トランジスタＱ21，Ｑ22の各エ
ミッタは、コンデンサＣ21を介して接続されている。ト
ランジスタＱ21のコレクタは、互いに並列に接続された
抵抗Ｒ21およびダイオードＤ21を介して電源ＶCCに接続
されるとともに、トランジスタＱ23のベースに接続され
ている。トランジスタＱ23のコレクタは電源ＶCCに接続
され、そのエミッタは定電流源Ｉ21を介して接地されて
いる。
【００２２】同様に、トランジスタＱ22のコレクタは、
互いに並列に接続された抵抗Ｒ21およびダイオードＤ22
を介して電源ＶCCに接続されるとともに、トランジスタ
Ｑ24のベースに接続され、又トランジスタＱ24のコレク
タは電源ＶCCに接続され、そのエミッタは定電流源Ｉ22
を介して接地されている。トランジスタＱ21，Ｑ22の各
エミッタには、定電流回路３２を構成するトランジスタ
Ｑ25，Ｑ26の各コレクタが接続されている。この定電流
回路３２において、トランジスタＱ25，Ｑ26の各ベース
に対しダイオード接続のトランジスタＱ27のベースが共
通接続され、このトランジスタＱ27のコレクタは基準電
圧源３３に接続されている。トランジスタＱ25〜Ｑ27の
各エミッタは、抵抗Ｒ23〜Ｒ25を介して接地されてい
る。
互いに並列に接続された抵抗Ｒ21およびダイオードＤ22
を介して電源ＶCCに接続されるとともに、トランジスタ
Ｑ24のベースに接続され、又トランジスタＱ24のコレク
タは電源ＶCCに接続され、そのエミッタは定電流源Ｉ22
を介して接地されている。トランジスタＱ21，Ｑ22の各
エミッタには、定電流回路３２を構成するトランジスタ
Ｑ25，Ｑ26の各コレクタが接続されている。この定電流
回路３２において、トランジスタＱ25，Ｑ26の各ベース
に対しダイオード接続のトランジスタＱ27のベースが共
通接続され、このトランジスタＱ27のコレクタは基準電
圧源３３に接続されている。トランジスタＱ25〜Ｑ27の
各エミッタは、抵抗Ｒ23〜Ｒ25を介して接地されてい
る。
【００２３】かかる構成の発振回路７において、その動
作電流ＩCCは、トランジスタＱ25〜Ｑ27に流れる各エミ
ッタ電流と定電流源Ｉ21，Ｉ22の各電流の総和となる。
ここで、トランジスタＱ25〜Ｑ27に流れる各エミッタ電
流は基準電圧源３３により安定化されており、他は定電
流であるため、動作電流ＩCCは一定であり、発振出力に
同期して変動することはない。このため、ＩＣ内部の電
源ＶCC，ＧＮＤ（接地）電位がＡl 配線の共通インピー
ダンスにより変動することがなく、クロック信号がアナ
ログ回路部に現れることがない。また、ＩＣ外部に水晶
発振器やコイル、コンデンサ等の共振子を外付けする必
要がないため、大振幅の発振信号電流がＩＣ外部に流れ
なく、よって不要輻射が極めて少なくなる。
作電流ＩCCは、トランジスタＱ25〜Ｑ27に流れる各エミ
ッタ電流と定電流源Ｉ21，Ｉ22の各電流の総和となる。
ここで、トランジスタＱ25〜Ｑ27に流れる各エミッタ電
流は基準電圧源３３により安定化されており、他は定電
流であるため、動作電流ＩCCは一定であり、発振出力に
同期して変動することはない。このため、ＩＣ内部の電
源ＶCC，ＧＮＤ（接地）電位がＡl 配線の共通インピー
ダンスにより変動することがなく、クロック信号がアナ
ログ回路部に現れることがない。また、ＩＣ外部に水晶
発振器やコイル、コンデンサ等の共振子を外付けする必
要がないため、大振幅の発振信号電流がＩＣ外部に流れ
なく、よって不要輻射が極めて少なくなる。
【００２４】上述したように、図２，図３および図４に
示したＤ／Ａ変換器６、Ａ／Ｄ変換器４および発振回路
７において、各回路の動作電流は基準電圧源２４，３
１，３３により安定化されているので、電源電圧の変動
やリップル、クロック信号の重畳の影響を極めて小さく
することができる。なお、上記実施例では、Ｄ／Ａ変換
器６、Ａ／Ｄ変換器４および発振回路７の各回路に対し
て基準電圧源を独立に設けるとしたが、各回路の基準電
圧源をＩＣ内部で共用しても良く、これによれば、回路
構成のより簡略化が図れる。
示したＤ／Ａ変換器６、Ａ／Ｄ変換器４および発振回路
７において、各回路の動作電流は基準電圧源２４，３
１，３３により安定化されているので、電源電圧の変動
やリップル、クロック信号の重畳の影響を極めて小さく
することができる。なお、上記実施例では、Ｄ／Ａ変換
器６、Ａ／Ｄ変換器４および発振回路７の各回路に対し
て基準電圧源を独立に設けるとしたが、各回路の基準電
圧源をＩＣ内部で共用しても良く、これによれば、回路
構成のより簡略化が図れる。
【００２５】また、図２のＤ／Ａ変換器６および図３の
Ｄ／Ａ変換器３０において、図５に示す如きＰＮＰエミ
ッタフォロワ回路を、ディジタル信号入力のインターフ
ェースに使うことにより、Ｄ／Ａ変換器６（３０）の差
動トランジスタＱ1(Ｑ11），Ｑ2(Ｑ12）の逆耐圧防止を
図ることができる。このＰＮＰエミッタフォロワ回路
は、各ベース間にディジタル信号が印加されるＰＮＰト
ランジスタＱ51，Ｑ52と、各エミッタと電源ＶCC間に接
続された抵抗Ｒ51，Ｒ52と、各エミッタ間に接続された
ダイオードクランパ３４とからなり、各エミッタ出力を
差動トランジスタＱ1(Ｑ11），Ｑ2(Ｑ12）の各ベース入
力とする構成となっている。
Ｄ／Ａ変換器３０において、図５に示す如きＰＮＰエミ
ッタフォロワ回路を、ディジタル信号入力のインターフ
ェースに使うことにより、Ｄ／Ａ変換器６（３０）の差
動トランジスタＱ1(Ｑ11），Ｑ2(Ｑ12）の逆耐圧防止を
図ることができる。このＰＮＰエミッタフォロワ回路
は、各ベース間にディジタル信号が印加されるＰＮＰト
ランジスタＱ51，Ｑ52と、各エミッタと電源ＶCC間に接
続された抵抗Ｒ51，Ｒ52と、各エミッタ間に接続された
ダイオードクランパ３４とからなり、各エミッタ出力を
差動トランジスタＱ1(Ｑ11），Ｑ2(Ｑ12）の各ベース入
力とする構成となっている。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
入力音声信号をＡ／Ｄ変換器でディジタル化し、メモリ
回路で遅延させた後Ｄ／Ａ変換器でアナログ化し、帰還
利得調整回路を介して入力側に帰還し、混合回路で入力
音声信号と混合することによって残響効果を付加する構
成の残響付加装置において、メモリ回路およびタイミン
グ回路をＣＭＯＳプロセスで、それ以外をバイポーラプ
ロセスで構成し、これらを１チップに集積したことによ
り、ＢＢＤを用いた場合と異なり、大振幅のクロック信
号による不要輻射およびＳＮ比の劣化がなく、しかも構
成部品を削減できるので、実装面積を縮小化できるとと
もに、コストを低減できることになる。また、Ｄ／Ａ変
換器、Ａ／Ｄ変換器および発振回路において、基準電圧
源を用いて動作電流の安定化を図るようにしたので、電
源電圧の変動に対してゲイン、ダイナミックレンジおよ
びＳＮ比等の特性が劣化せず、動作が安定する。
入力音声信号をＡ／Ｄ変換器でディジタル化し、メモリ
回路で遅延させた後Ｄ／Ａ変換器でアナログ化し、帰還
利得調整回路を介して入力側に帰還し、混合回路で入力
音声信号と混合することによって残響効果を付加する構
成の残響付加装置において、メモリ回路およびタイミン
グ回路をＣＭＯＳプロセスで、それ以外をバイポーラプ
ロセスで構成し、これらを１チップに集積したことによ
り、ＢＢＤを用いた場合と異なり、大振幅のクロック信
号による不要輻射およびＳＮ比の劣化がなく、しかも構
成部品を削減できるので、実装面積を縮小化できるとと
もに、コストを低減できることになる。また、Ｄ／Ａ変
換器、Ａ／Ｄ変換器および発振回路において、基準電圧
源を用いて動作電流の安定化を図るようにしたので、電
源電圧の変動に対してゲイン、ダイナミックレンジおよ
びＳＮ比等の特性が劣化せず、動作が安定する。
【図１】本発明の一実施例を示すブロック図である。
【図２】Ｄ／Ａ変換器の具体的な構成の一例を示す回路
図である。
図である。
【図３】Ａ／Ｄ変換器の具体的な構成の一例を示す回路
図である。
図である。
【図４】発振回路の具体的な構成の一例を示す回路図で
ある。
ある。
【図５】ＰＮＰエミッタフォロワ回路の回路図である。
【図６】カラオケシステムの一例の構成図である。
【図７】第１従来例を示すブロック図である。
【図８】第２従来例を示すブロック図である。
【図９】第３従来例を示すブロック図である。
２，１１ 混合回路 ３，９ フィルタ ４ Ａ／Ｄ変換器 ５ メモリ回路 ６ Ｄ／Ａ変換器 ７ 発振回路 ８ タイミング回路 １０ 帰還利得調整回路 ２１ 差動回路 ２２ 電流ミラー回路 ２３，３２ 定電流回路 ２４，３１，３３ 基準電圧源 ２５ Ｉ‐Ｖ変換器
Claims (6)
- 【請求項１】 入力音声信号を一入力とする第１の混合
回路と、 前記第１の混合回路の出力信号をディジタル化するＡ／
Ｄ変換器と、 前記Ａ／Ｄ変換器の出力信号を順次転送して遅延するメ
モリ回路と、 前記メモリ回路の出力信号をアナログ化するＤ／Ａ変化
器と、 前記Ｄ／Ａ変換器の出力信号中に含まれるクロック成分
およびノイズ成分を除去するフィルタと、 前記フィルタの出力信号を前記第１の混合回路の他入力
として帰還する帰還路中に設けられて帰還利得を設定す
る帰還利得調整回路と、 前記フィルタの出力を前記入力音声信号に混合して出力
音声信号として導出する第２の混合回路と、 前記Ａ／Ｄ変換器、前記メモリ回路および前記Ｄ／Ａ変
換器の動作クロックおよびタイミング信号を発生するタ
イミング回路と、 前記タイミング回路の原発振信号を発生する発振回路と
を備え、 前記メモリ回路および前記タイミング回路をＣＭＯＳプ
ロセスで、それ以外をバイポーラプロセスで構成し、こ
れらを１チップに集積したことを特徴とする残響付加装
置。 - 【請求項２】 前記Ｄ／Ａ変換器は、基準電圧源により
電流が安定化された定電流回路と、ディジタル信号を各
ベース入力として差動動作をなしかつ前記定電流回路に
流れる電流をスイッチングする一対のトランジスタから
なる差動回路と、前記一対のトランジスタの一方のコレ
クタに対して前記定電流回路の電流と一定の関係にある
電流を供給する電流供給回路とを備え、前記一対のトラ
ンジスタの一方のコレクタ出力をアナログ信号出力とし
て導出することを特徴とする請求項１記載の残響付加装
置。 - 【請求項３】 前記Ａ／Ｄ変換器は、アナログ信号を積
分する積分器と、前記積分器の出力を所定の基準電圧と
比較するコンパレータと、前記コンパレータの出力をサ
ンプリングしてディジタル信号出力とするサンプリング
回路と、前記ディジタル信号出力をアナログ化して前記
積分器に帰還する帰還用Ｄ／Ａ変換器とからなり、 前記帰還用Ｄ／Ａ変換器は、基準電圧源により電流が安
定化された定電流回路と、前記ディジタル出力を各ベー
ス入力として差動動作をなしかつ前記定電流回路に流れ
る電流をスイッチングする一対のトランジスタからなる
差動回路と、前記一対のトランジスタの一方のコレクタ
に対して前記定電流回路の電流と一定の関係にある電流
を供給する電流供給回路とからなり、前記一対のトラン
ジスタの一方のコレクタ出力を前記積分器に帰還するこ
とを特徴とする請求項１記載の残響付加装置。 - 【請求項４】 前記発振回路は、マルチバイブレータ回
路と、基準電圧源により電流が安定化されて前記マルチ
バイブレータ回路を駆動する定電流回路とからなること
を特徴とする請求項１記載の残響付加装置。 - 【請求項５】 前記Ｄ／Ａ変換器は、前記差動回路の前
段にインターフェースとしてＰＮＰエミッタフォロワ回
路を有することを特徴とする請求項２記載の残響付加装
置。 - 【請求項６】 前記帰還用Ｄ／Ａ変換器は、前記差動回
路の前段にインターフェースとしてＰＮＰエミッタフォ
ロワ回路を有することを特徴とする請求項３記載の残響
付加装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245511A JPH0667683A (ja) | 1992-08-21 | 1992-08-21 | 残響付加装置 |
| TW082106334A TW274676B (ja) | 1992-08-21 | 1993-08-07 | |
| KR1019930016194A KR940004993A (ko) | 1992-08-21 | 1993-08-20 | 에코 발생 장치 |
| US08/389,983 US5473697A (en) | 1992-08-21 | 1995-02-14 | Echo generating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245511A JPH0667683A (ja) | 1992-08-21 | 1992-08-21 | 残響付加装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0667683A true JPH0667683A (ja) | 1994-03-11 |
Family
ID=17134772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4245511A Pending JPH0667683A (ja) | 1992-08-21 | 1992-08-21 | 残響付加装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0667683A (ja) |
-
1992
- 1992-08-21 JP JP4245511A patent/JPH0667683A/ja active Pending
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