JPH0668677A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0668677A JPH0668677A JP4219213A JP21921392A JPH0668677A JP H0668677 A JPH0668677 A JP H0668677A JP 4219213 A JP4219213 A JP 4219213A JP 21921392 A JP21921392 A JP 21921392A JP H0668677 A JPH0668677 A JP H0668677A
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- Japan
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- memory cell
- line
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- 230000003068 static effect Effects 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims 1
- 230000002950 deficient Effects 0.000 abstract description 23
- 238000012360 testing method Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセルの不良個所に流れるリーク電流を
なくす。 【構成】 行列配置されたメモリセル１０の各列及び行
にビット線１１及びワード線１２が対応付けられ、さら
に電源ライン１３が各行に対応して配置される。この電
源ライン１３は、スイッチ動作をするトランジスタ１４
及び切断可能なヒューズ１５を介して主電源ライン２６
に接続され、さらにワード線１２をゲート入力とするト
ランジスタ１７を介して補助電源ライン１８に接続され
る。メモリセル１０の動作テストの際には、トランジス
タ１４をオフ状態とし、補助電源ライン１８の電圧ＶB
を電源電圧とする。ここで、ワード線１２を選択的に活
性化して特定のトランジスタ１７をオンたときに、補助
電源ライン１８からメモリセル１０に電流が流れると、
メモリセル１０に不良個所があると判定される。
なくす。 【構成】 行列配置されたメモリセル１０の各列及び行
にビット線１１及びワード線１２が対応付けられ、さら
に電源ライン１３が各行に対応して配置される。この電
源ライン１３は、スイッチ動作をするトランジスタ１４
及び切断可能なヒューズ１５を介して主電源ライン２６
に接続され、さらにワード線１２をゲート入力とするト
ランジスタ１７を介して補助電源ライン１８に接続され
る。メモリセル１０の動作テストの際には、トランジス
タ１４をオフ状態とし、補助電源ライン１８の電圧ＶB
を電源電圧とする。ここで、ワード線１２を選択的に活
性化して特定のトランジスタ１７をオンたときに、補助
電源ライン１８からメモリセル１０に電流が流れると、
メモリセル１０に不良個所があると判定される。
Description
【０００１】
【産業上の利用分野】本発明は、不良個所の救済を可能
とする冗長手段を備える半導体メモリ装置に関する。
とする冗長手段を備える半導体メモリ装置に関する。
【０００２】
【従来の技術】従来のスタティック型ＲＡＭ（ＳＲＡ
Ｍ）のメモリセルは、６トランジスタからなる完全ＣＭ
ＯＳ型と、４トランジスタ及び２抵抗からなる高抵抗負
荷型の２種類がある。このうち、完全ＣＭＯＳ型セル
は、１対のＣＭＯＳインバータがクロスカップリングさ
れたフリップフロップ構成を成しており、記憶安定性や
静止状態での消費電力の点で高抵抗負荷型セルより優れ
ている。
Ｍ）のメモリセルは、６トランジスタからなる完全ＣＭ
ＯＳ型と、４トランジスタ及び２抵抗からなる高抵抗負
荷型の２種類がある。このうち、完全ＣＭＯＳ型セル
は、１対のＣＭＯＳインバータがクロスカップリングさ
れたフリップフロップ構成を成しており、記憶安定性や
静止状態での消費電力の点で高抵抗負荷型セルより優れ
ている。
【０００３】図２は、完全ＣＭＯＳ型セルの構成を示す
回路図である。メモリセル１０は、一対のＣＭＯＳイン
バータ１、２及び２つのアクセストランジスタ３、４か
らなり、ＣＭＯＳインバータ１の出力がＣＭＯＳインバ
ータ２の入力に接続されると共に、ＣＭＯＳインバータ
２の出力がＣＭＯＳインバータ１の入力に接続されて双
安定型のフリップフロップが構成される。これらＣＭＯ
Ｓインバータ１、２のそれぞれの出力は、ワード線５を
ゲート入力とするアクセストランジスタ３、４を介して
一対のビット線６に接続され、これにより、アクセスト
ランジスタ３、４を通してメモリセル１０とビット線６
との間で、読み出し及び書き込みのデータ転送が行われ
る。そして、メモリセル１０は、図３に示すように、複
数が行列配置され、それぞれの行及び列に対応するよう
にワード線５及びビット線６が設けられる。また、メモ
リセル１０に電力を与えるための電源ライン７がメモリ
セル１０の各行に対応して配置され、さらに各電源ライ
ン７が接続される主電源ライン８がメモリセル１０の周
辺部分に配置される。以上の複数のワード線５及びビッ
ト線６は、アドレスデータの指定に基づいて択一的に活
性化され、特定のアドレスのメモリセル１０を選択する
ように構成される。
回路図である。メモリセル１０は、一対のＣＭＯＳイン
バータ１、２及び２つのアクセストランジスタ３、４か
らなり、ＣＭＯＳインバータ１の出力がＣＭＯＳインバ
ータ２の入力に接続されると共に、ＣＭＯＳインバータ
２の出力がＣＭＯＳインバータ１の入力に接続されて双
安定型のフリップフロップが構成される。これらＣＭＯ
Ｓインバータ１、２のそれぞれの出力は、ワード線５を
ゲート入力とするアクセストランジスタ３、４を介して
一対のビット線６に接続され、これにより、アクセスト
ランジスタ３、４を通してメモリセル１０とビット線６
との間で、読み出し及び書き込みのデータ転送が行われ
る。そして、メモリセル１０は、図３に示すように、複
数が行列配置され、それぞれの行及び列に対応するよう
にワード線５及びビット線６が設けられる。また、メモ
リセル１０に電力を与えるための電源ライン７がメモリ
セル１０の各行に対応して配置され、さらに各電源ライ
ン７が接続される主電源ライン８がメモリセル１０の周
辺部分に配置される。以上の複数のワード線５及びビッ
ト線６は、アドレスデータの指定に基づいて択一的に活
性化され、特定のアドレスのメモリセル１０を選択する
ように構成される。
【０００４】ところで、装置の大容量化や高集積化が進
むと、不良個所が発生する確率が高くなるため、この不
良個所を救済するための冗長手段が不可欠となる。この
冗長手段は、本来のメモリセルと同一構造の予備メモリ
セルと、この予備メモリセルに接続されるビット線及び
ワード線を備えており、ヒューズ等のスイッチ素子を切
断することにより、不良個所が生じたビット線あるいは
ワード線を不活性化すると同時に予備のビット線あるい
はワード線を活性化するものである。このような冗長手
段を備えるメモリ装置は、例えば、特開昭６３−２３５
１号公報に提案されている。
むと、不良個所が発生する確率が高くなるため、この不
良個所を救済するための冗長手段が不可欠となる。この
冗長手段は、本来のメモリセルと同一構造の予備メモリ
セルと、この予備メモリセルに接続されるビット線及び
ワード線を備えており、ヒューズ等のスイッチ素子を切
断することにより、不良個所が生じたビット線あるいは
ワード線を不活性化すると同時に予備のビット線あるい
はワード線を活性化するものである。このような冗長手
段を備えるメモリ装置は、例えば、特開昭６３−２３５
１号公報に提案されている。
【０００５】
【発明が解決しようとする課題】以上のような冗長手段
においては、不良個所が生じたメモリセルが予備に設け
られるメモリセルに置き換えられることになるが、絶縁
不良等によるリークが発生した場合、不良個所のビット
線を不活性状態に固定したとしても、電源ラインからメ
モリセルへのリーク電流が流れることがあり、このリー
ク電流が不良原因となる虞れがある。即ち、各メモリセ
ルが停止状態（スタンバイ状態）にあるときに電流の殆
ど流れることのない完全ＣＭＯＳ型においては、停止状
態で僅かな電流が流れると、動作テストの際に待機電流
不良と判定されるため、冗長回路によって不良個所を救
済したにも拘わらず動作テストの結果が良品とならず、
結果的に歩留まりの低下を招くことになる。
においては、不良個所が生じたメモリセルが予備に設け
られるメモリセルに置き換えられることになるが、絶縁
不良等によるリークが発生した場合、不良個所のビット
線を不活性状態に固定したとしても、電源ラインからメ
モリセルへのリーク電流が流れることがあり、このリー
ク電流が不良原因となる虞れがある。即ち、各メモリセ
ルが停止状態（スタンバイ状態）にあるときに電流の殆
ど流れることのない完全ＣＭＯＳ型においては、停止状
態で僅かな電流が流れると、動作テストの際に待機電流
不良と判定されるため、冗長回路によって不良個所を救
済したにも拘わらず動作テストの結果が良品とならず、
結果的に歩留まりの低下を招くことになる。
【０００６】そこで本発明は、冗長回路により不良個所
を置き換えた際、確実に不良個所の救済を可能にするこ
とを目的とする。
を置き換えた際、確実に不良個所の救済を可能にするこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、一対のＣＭＯＳインバータ回路がフリップフロップ
構成に接続されて各インバータ回路の出力側にそれぞれ
選択トランジスタが接続され、複数が行列配置されるス
タティック型のメモリセルと、このメモリセルの各列に
対応付けられて上記選択トランジスタに接続される複数
の第１の信号線と、上記メモリセルの各行に対応付けら
れて上記選択トランジスタのゲート入力となる複数の第
２の信号線と、上記メモリセルの各行毎に上記インバー
タ回路の電源側に接続される複数の第１の電力線と、こ
れら複数の第１の電力線が共通に接続される少なくとも
１本の第２の電力線と、複数の上記第１の電力線が選択
的に接続される第３の電力線と、を備えた半導体メモリ
装置において、上記第１の電力線が、特定の情報に応じ
て開閉する第１のスイッチ素子及び物理的手段により切
断可能な第２のスイッチ素子を直列に介して上記第２の
電力線に接続されると共に、上記第２の信号線の情報に
応じて開閉する第３のスイッチ素子を介して上記第３の
電力線に接続されることにある。
解決するために成されたもので、その特徴とするところ
は、一対のＣＭＯＳインバータ回路がフリップフロップ
構成に接続されて各インバータ回路の出力側にそれぞれ
選択トランジスタが接続され、複数が行列配置されるス
タティック型のメモリセルと、このメモリセルの各列に
対応付けられて上記選択トランジスタに接続される複数
の第１の信号線と、上記メモリセルの各行に対応付けら
れて上記選択トランジスタのゲート入力となる複数の第
２の信号線と、上記メモリセルの各行毎に上記インバー
タ回路の電源側に接続される複数の第１の電力線と、こ
れら複数の第１の電力線が共通に接続される少なくとも
１本の第２の電力線と、複数の上記第１の電力線が選択
的に接続される第３の電力線と、を備えた半導体メモリ
装置において、上記第１の電力線が、特定の情報に応じ
て開閉する第１のスイッチ素子及び物理的手段により切
断可能な第２のスイッチ素子を直列に介して上記第２の
電力線に接続されると共に、上記第２の信号線の情報に
応じて開閉する第３のスイッチ素子を介して上記第３の
電力線に接続されることにある。
【０００８】
【作用】本発明によれば、第１の電力線と第２の電力線
との間に接続される第１のスイッチ素子（ヒューズ）を
必要に応じて切断することで、絶縁不良が生じたメモリ
セルへの電力の供給が停止され、メモリセルが停止状態
のときに電力線からメモリセルへ流れる電流がなくな
る。
との間に接続される第１のスイッチ素子（ヒューズ）を
必要に応じて切断することで、絶縁不良が生じたメモリ
セルへの電力の供給が停止され、メモリセルが停止状態
のときに電力線からメモリセルへ流れる電流がなくな
る。
【０００９】また、第１のスイッチ素子を閉じた状態
で、第３のスイッチ素子を開いて第１の電力線を選択的
に第３の電力線に接続し、尚且つ第３の電力線から電圧
を与えることで、リーク電流の流れるメモリセルに対応
する第１の電力線が選択されたときには第３の電力線か
ら第１の電力線に電流が流れるため、この電流の検出に
よって不良個所の有無が判定される。
で、第３のスイッチ素子を開いて第１の電力線を選択的
に第３の電力線に接続し、尚且つ第３の電力線から電圧
を与えることで、リーク電流の流れるメモリセルに対応
する第１の電力線が選択されたときには第３の電力線か
ら第１の電力線に電流が流れるため、この電流の検出に
よって不良個所の有無が判定される。
【００１０】
【実施例】図１は、本発明の半導体メモリ装置の要部を
示す回路図である。この図において、メモリセル１０は
完全ＣＭＯＳ型を成すもので、図２と同一のものであ
る。行列配置されるメモリセル１０の各列には、それぞ
れ一対のビット線１１が対応付けられてメモリセル１０
のインバータ１、２の出力が接続され、メモリセル１０
の各行には、ワード線１２が対応付けられてメモリセル
１０のアクセストランジスタ３、４のゲートに接続され
る。また、各メモリセル１０の電源となる電源ライン１
３がメモリセル１０の各行に対応して配置され、この電
源ライン１３にメモリセル１０のインバータ１、２が接
続される。この電源ライン１３は、所定のタイミングで
スイッチ動作をするスイッチトランジスタ１４及び動作
テストの結果に応じて切断されるヒューズ１５を介して
主電源ライン１６に接続される。従って、トランジスタ
１４がオンしている期間に、主電源ライン１６の電圧Ｖ
Aが電源ライン１３を介して各メモリセル１０に印加さ
れることになる。さらに、電源ライン１３は、ワード線
１２をゲート入力とするスイッチトランジスタ１７を介
してテスト用の補助電源ライン１８に接続され、この補
助電源ライン１８の電圧ＶBが電源ライン１３からメモ
リセル１０に選択的に印加される。この補助電源ライン
１８については、動作テストの際に働くものであり、テ
スト用の入出力パッドに接続される。そして、主電源ラ
イン１６と補助電源ライン１８とがトランジスタ１４と
同時にスイッチ動作するスイッチトランジスタ１９を介
して接続され、これにより、電源ライン１３には、主電
源ライン１６側と補助電源ライン１８側との両方から電
圧ＶAが供給されることになる。
示す回路図である。この図において、メモリセル１０は
完全ＣＭＯＳ型を成すもので、図２と同一のものであ
る。行列配置されるメモリセル１０の各列には、それぞ
れ一対のビット線１１が対応付けられてメモリセル１０
のインバータ１、２の出力が接続され、メモリセル１０
の各行には、ワード線１２が対応付けられてメモリセル
１０のアクセストランジスタ３、４のゲートに接続され
る。また、各メモリセル１０の電源となる電源ライン１
３がメモリセル１０の各行に対応して配置され、この電
源ライン１３にメモリセル１０のインバータ１、２が接
続される。この電源ライン１３は、所定のタイミングで
スイッチ動作をするスイッチトランジスタ１４及び動作
テストの結果に応じて切断されるヒューズ１５を介して
主電源ライン１６に接続される。従って、トランジスタ
１４がオンしている期間に、主電源ライン１６の電圧Ｖ
Aが電源ライン１３を介して各メモリセル１０に印加さ
れることになる。さらに、電源ライン１３は、ワード線
１２をゲート入力とするスイッチトランジスタ１７を介
してテスト用の補助電源ライン１８に接続され、この補
助電源ライン１８の電圧ＶBが電源ライン１３からメモ
リセル１０に選択的に印加される。この補助電源ライン
１８については、動作テストの際に働くものであり、テ
スト用の入出力パッドに接続される。そして、主電源ラ
イン１６と補助電源ライン１８とがトランジスタ１４と
同時にスイッチ動作するスイッチトランジスタ１９を介
して接続され、これにより、電源ライン１３には、主電
源ライン１６側と補助電源ライン１８側との両方から電
圧ＶAが供給されることになる。
【００１１】トランジスタ１４の動作を制御する制御回
路２０は、ドレインが接地され、必要に応じてソースに
電源電圧レベルの電圧ＶXが与えられるＭＯＳトランジ
スタ２１、このトランジスタ２１に並列に接続されるコ
ンデンサ２２、トランジスタ２１のソース電位を受ける
インバータ２３及びインバータ２３の出力を受けるイン
バータ２４からなり、トランジスタ２１のソース（イン
バータ２３の入力）への電圧ＶXの印加の有無によって
トランジスタ１４をオンまたはオフさせるように構成さ
れる。即ち、電圧ＶXが印加されないきには、インバー
タ２４の出力がローレベルに固定されてトランジスタ１
４をオン状態とするのに対して、電圧Ｖ Xが印加される
と、インバータ２４の出力がハイレベルに固定されてト
ランジスタ１４をオフ状態とする。
路２０は、ドレインが接地され、必要に応じてソースに
電源電圧レベルの電圧ＶXが与えられるＭＯＳトランジ
スタ２１、このトランジスタ２１に並列に接続されるコ
ンデンサ２２、トランジスタ２１のソース電位を受ける
インバータ２３及びインバータ２３の出力を受けるイン
バータ２４からなり、トランジスタ２１のソース（イン
バータ２３の入力）への電圧ＶXの印加の有無によって
トランジスタ１４をオンまたはオフさせるように構成さ
れる。即ち、電圧ＶXが印加されないきには、インバー
タ２４の出力がローレベルに固定されてトランジスタ１
４をオン状態とするのに対して、電圧Ｖ Xが印加される
と、インバータ２４の出力がハイレベルに固定されてト
ランジスタ１４をオフ状態とする。
【００１２】以上のメモリ装置においては、所定の動作
テストによって不良個所が検出されると、不良個所に対
応するヒューズ１５が切断されて不良個所への電圧の供
給が断たれる。不良個所の検出については、以下の方法
による。まず、制御回路２０に電圧ＶXを与えて各トラ
ンジスタ１４、１９をオフ状態とし、補助電源ライン１
８の電圧ＶBを電源電圧まで立ち上げる。そこで、ワー
ド線１２を選択的に活性化すると、そのワード線１３の
データを受けるトランジスタ１７がオンして特定の電源
ライン１３が補助電源ライン１８に接続され、対応する
行のメモリセル１０に電圧ＶBが印加される。このと
き、各メモリセル１０が正常であれば、補助電源ライン
１８からメモリセル１０に電流が流れることはないが、
何れかのメモリセル１０にリーク電流があると補助電源
ライン１８からメモリセル１０に電流が流れる。従っ
て、電源ライン１３を選択的に補助電源ライン１８に接
続したときに、補助電源ライン１８を流れる電流が検出
されると不良個所があるものと判定され、その行に対応
するヒューズ１５が切断される。このような判定方法に
おいては、ワード線１２が用いられるために、回路構成
の増大分が少なくて済み、基板面積の拡大を抑圧でき
る。
テストによって不良個所が検出されると、不良個所に対
応するヒューズ１５が切断されて不良個所への電圧の供
給が断たれる。不良個所の検出については、以下の方法
による。まず、制御回路２０に電圧ＶXを与えて各トラ
ンジスタ１４、１９をオフ状態とし、補助電源ライン１
８の電圧ＶBを電源電圧まで立ち上げる。そこで、ワー
ド線１２を選択的に活性化すると、そのワード線１３の
データを受けるトランジスタ１７がオンして特定の電源
ライン１３が補助電源ライン１８に接続され、対応する
行のメモリセル１０に電圧ＶBが印加される。このと
き、各メモリセル１０が正常であれば、補助電源ライン
１８からメモリセル１０に電流が流れることはないが、
何れかのメモリセル１０にリーク電流があると補助電源
ライン１８からメモリセル１０に電流が流れる。従っ
て、電源ライン１３を選択的に補助電源ライン１８に接
続したときに、補助電源ライン１８を流れる電流が検出
されると不良個所があるものと判定され、その行に対応
するヒューズ１５が切断される。このような判定方法に
おいては、ワード線１２が用いられるために、回路構成
の増大分が少なくて済み、基板面積の拡大を抑圧でき
る。
【００１３】
【発明の効果】本発明によれば、不良個所への電圧の供
給を停止することにより、不良個所でのリークがあった
場合でもメモリセルが停止状態のときには電流が殆ど流
れなくなり、動作テストの際に待機電流不良と判定され
ることがなくなる。従って、各種の冗長手段により不良
個所が救済された場合に確実に不良個所をなくすことが
でき、製造歩留まりの低下を防止できる。
給を停止することにより、不良個所でのリークがあった
場合でもメモリセルが停止状態のときには電流が殆ど流
れなくなり、動作テストの際に待機電流不良と判定され
ることがなくなる。従って、各種の冗長手段により不良
個所が救済された場合に確実に不良個所をなくすことが
でき、製造歩留まりの低下を防止できる。
【００１４】また、不良個所のあるアドレスを動作テス
ト時に容易に検出することができるため、動作テストの
スループットが高くなり、生産性の向上が図れる。
ト時に容易に検出することができるため、動作テストの
スループットが高くなり、生産性の向上が図れる。
【図１】本発明の半導体メモリ装置の一実施例の回路図
である。
である。
【図２】スタティック型ＲＡＭの回路図である。
【図３】従来の半導体メモリ装置の回路図である。
１、２ ＣＭＯＳインバータ ３、４ アクセストランジスタ ５、１２ ワード線 ６、１１ ビット線 ７、１３ 電源ライン ８、１６ 主電源ライン １０ メモリセル １４、１７、１９ スイッチトランジスタ １８ 補助電源ライン ２０ 制御回路
Claims (2)
- 【請求項１】 一対のＣＭＯＳインバータ回路がフリッ
プフロップ構成に接続されて各インバータ回路の入出力
側にそれぞれ選択トランジスタが接続され、複数が行列
配置されるスタティック型のメモリセルと、このメモリ
セルの各列に対応付けられて上記選択トランジスタに接
続される複数の第１の信号線と、上記メモリセルの各行
に対応付けられて上記選択トランジスタのゲート入力と
なる複数の第２の信号線と、上記メモリセルの各行毎に
上記インバータ回路の電源側に接続される複数の第１の
電力線と、これら複数の第１の電力線が共通に接続され
る少なくとも１本の第２の電力線と、複数の上記第１の
電力線が選択的に接続される第３の電力線と、を備え、
上記第１の電力線は、特定の情報に応じて開閉する第１
のスイッチ素子及び物理的手段により切断可能な第２の
スイッチ素子を直列に介して上記第２の電力線に接続さ
れると共に、上記第２の信号線の情報に応じて開閉する
第３のスイッチ素子を介して上記第３の電力線に接続さ
れることを特徴とする半導体メモリ装置。 - 【請求項２】 上記第１のスイッチ素子を閉じて上記第
２の信号線の情報に応じて上記第３のスイッチ素子を開
き、複数の上記第１の電力線のうち一本を上記第３の電
力線に接続して上記メモリセルに所定の電圧を与えたと
きに上記メモリセルへ流れる電流が検出され、検出結果
に従って上記第２のスイッチ素子が選択的に切断される
ことを特徴とする請求項１記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4219213A JPH0668677A (ja) | 1992-08-18 | 1992-08-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4219213A JPH0668677A (ja) | 1992-08-18 | 1992-08-18 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0668677A true JPH0668677A (ja) | 1994-03-11 |
Family
ID=16731983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4219213A Pending JPH0668677A (ja) | 1992-08-18 | 1992-08-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668677A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002074993A (ja) * | 2000-09-04 | 2002-03-15 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6576505B2 (en) | 1999-11-25 | 2003-06-10 | Imec, Vzw | Method for transferring and stacking of semiconductor devices |
-
1992
- 1992-08-18 JP JP4219213A patent/JPH0668677A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6576505B2 (en) | 1999-11-25 | 2003-06-10 | Imec, Vzw | Method for transferring and stacking of semiconductor devices |
| JP2002074993A (ja) * | 2000-09-04 | 2002-03-15 | Mitsubishi Electric Corp | 半導体集積回路 |
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