JPH0668919B2 - スタテイツクｒａｍ制御回路 - Google Patents
スタテイツクｒａｍ制御回路Info
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- JPH0668919B2 JPH0668919B2 JP61105919A JP10591986A JPH0668919B2 JP H0668919 B2 JPH0668919 B2 JP H0668919B2 JP 61105919 A JP61105919 A JP 61105919A JP 10591986 A JP10591986 A JP 10591986A JP H0668919 B2 JPH0668919 B2 JP H0668919B2
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- 230000003068 static effect Effects 0.000 title claims description 30
- 238000010586 diagram Methods 0.000 description 9
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスタティックRAM制御回路に関し、特にスタテ
ィックRAMセル帰還ループテスト回路に関する。
ィックRAMセル帰還ループテスト回路に関する。
第５図はスタティックRAM回路の従来例の回路図、第６
図はそのタイムチャートである。
図はそのタイムチャートである。
Ｐチャネル電界効果トランジスタ（以下、Ｐ−IGFETと
する）T3、Ｎチャネル電界効果トランジスタ（以下、Ｎ
−IGFETとする）T4で構成されたインバータと、Ｐ−IGF
ET T5,N−IGFET T6で構成されたインバータの各々の入
力、出力が接続され、スタティックRAMセルとなり、正
電位Vccと接地電位が供給されている。Ｎ−IGFET T1,T2
はこのスタティックRAMセルヘデータを書込む時あるい
はこのスタティックRAMセルからデータを読出す時導通
するようにアドレス信号Ａによって制御される。
する）T3、Ｎチャネル電界効果トランジスタ（以下、Ｎ
−IGFETとする）T4で構成されたインバータと、Ｐ−IGF
ET T5,N−IGFET T6で構成されたインバータの各々の入
力、出力が接続され、スタティックRAMセルとなり、正
電位Vccと接地電位が供給されている。Ｎ−IGFET T1,T2
はこのスタティックRAMセルヘデータを書込む時あるい
はこのスタティックRAMセルからデータを読出す時導通
するようにアドレス信号Ａによって制御される。
次に、第６図の回路の動作タイミングを説明する。
制御信号WRが時刻t1にVcc電位になるとドライバー100,3
00を介してデータ線Dataに現われたVcc電位に応じて、V
cc電位がビット線Ｑに、接地電位がビット線に現われ
る。そして時刻t2にアドレス信号ＡがVcc電位になる
と、Ｎ−IGFET T1,T2が導通し、Ｐ−IGFET T3,N−IGFET
T4で構成されたインバータの出力は接地電位に、Ｐ−I
GFET T5,N−IGFETT6で構成されたインバータの出力はVc
c電位に設定される。その後、時刻t3にアドレス信号Ａ
が接地電位になり、Ｎ−IGFET T1,T2が非導通状態にな
ってもＰ−IGFET T3,N−IGFET T4で構成されたインバー
タとＰ−IGFET T5,N−IGFET T6で構成されたインバータ
の入力、出力がそれぞれ接続され、帰還ループが形成さ
れているので点９の電位はVcc電位を保ち続ける。時間T
1の時刻t4に制御信号WRを接地電位、アドレス信号ＡをV
cc電位にすると、Ｎ−IGFET T1,T2が導通しIGFET T3,
T4,T5,T6で構成されたスタティックRAMセルに書込まれ
た電位がビット線Q,に現われる。T1の期間ビット線Q,
を駆動する回路は存在しないのでビット線Q,には制
御信号WRがVcc電位となった時の電位が保たれている。
しかしながら、第７図に見られるようにＰ−IGFET T5,N
−IGFET T6で構成されるインバータの出力からＰ−IGFE
T T3,N−IGFET T4で構成されるインバータの入力への信
号線が集積回路製造上の問題で切断されていると第８図
のタイムチャートに示す動作となる。
00を介してデータ線Dataに現われたVcc電位に応じて、V
cc電位がビット線Ｑに、接地電位がビット線に現われ
る。そして時刻t2にアドレス信号ＡがVcc電位になる
と、Ｎ−IGFET T1,T2が導通し、Ｐ−IGFET T3,N−IGFET
T4で構成されたインバータの出力は接地電位に、Ｐ−I
GFET T5,N−IGFETT6で構成されたインバータの出力はVc
c電位に設定される。その後、時刻t3にアドレス信号Ａ
が接地電位になり、Ｎ−IGFET T1,T2が非導通状態にな
ってもＰ−IGFET T3,N−IGFET T4で構成されたインバー
タとＰ−IGFET T5,N−IGFET T6で構成されたインバータ
の入力、出力がそれぞれ接続され、帰還ループが形成さ
れているので点９の電位はVcc電位を保ち続ける。時間T
1の時刻t4に制御信号WRを接地電位、アドレス信号ＡをV
cc電位にすると、Ｎ−IGFET T1,T2が導通しIGFET T3,
T4,T5,T6で構成されたスタティックRAMセルに書込まれ
た電位がビット線Q,に現われる。T1の期間ビット線Q,
を駆動する回路は存在しないのでビット線Q,には制
御信号WRがVcc電位となった時の電位が保たれている。
しかしながら、第７図に見られるようにＰ−IGFET T5,N
−IGFET T6で構成されるインバータの出力からＰ−IGFE
T T3,N−IGFET T4で構成されるインバータの入力への信
号線が集積回路製造上の問題で切断されていると第８図
のタイムチャートに示す動作となる。
スタティックRAMセルへのデータ書込みは第６図と同様
であるが、Ｐ−IGFET T5,N−IGFET T6で構成するインバ
ータの出力からＰ−IGFET T3,N−IGFET T4で構成するイ
ンバータの入力への帰還ループが切断されているため点
ａの電位は点９に存在する容量Ｃに貯えられた電荷によ
って供給されるだけで、この電荷は時間経過と共に消滅
するので点ａの電位は接地電位となる。その後アドレス
信号ＡをVcc電位とし、IGFET T3,T4,T5,T6で構成される
スタティックRAMセルのデータを読出しても書込んだ内
容とは異なるというデータ保持不良となる。
であるが、Ｐ−IGFET T5,N−IGFET T6で構成するインバ
ータの出力からＰ−IGFET T3,N−IGFET T4で構成するイ
ンバータの入力への帰還ループが切断されているため点
ａの電位は点９に存在する容量Ｃに貯えられた電荷によ
って供給されるだけで、この電荷は時間経過と共に消滅
するので点ａの電位は接地電位となる。その後アドレス
信号ＡをVcc電位とし、IGFET T3,T4,T5,T6で構成される
スタティックRAMセルのデータを読出しても書込んだ内
容とは異なるというデータ保持不良となる。
上述した従来のスタティックRAM回路は、このデータ保
持不良を除去するにはスタティックRAMセルにデータを
書込んだ後所定の時間経過後データを読出しデータの変
化をテストしていたが、データ書込みからデータ消滅ま
での時間は個々の製品によって異なるためデータ保持状
態の時間は一義的に定めることができず、ある製品の帰
還ループ切断は検出できても他の製品に生じた帰還ルー
プの切断は検出できないという欠点がある。
持不良を除去するにはスタティックRAMセルにデータを
書込んだ後所定の時間経過後データを読出しデータの変
化をテストしていたが、データ書込みからデータ消滅ま
での時間は個々の製品によって異なるためデータ保持状
態の時間は一義的に定めることができず、ある製品の帰
還ループ切断は検出できても他の製品に生じた帰還ルー
プの切断は検出できないという欠点がある。
本発明のスタティックRAM制御回路は、電源電位と接地
電位の中間電位を発生する回路と、スタティックRAMの
通常動作時には外部のアドレス信号を、スタティックRA
Mセル帰還ループテスト時には前記中間電位をアドレス
選択信号線に与える切換回路を有する。
電位の中間電位を発生する回路と、スタティックRAMの
通常動作時には外部のアドレス信号を、スタティックRA
Mセル帰還ループテスト時には前記中間電位をアドレス
選択信号線に与える切換回路を有する。
したがって、スタティックRAMセルの帰還ループテスト
を論理動作により実行でき、その結果、確実な帰還ルー
プテストが実現でき、かつテスト時間を短縮できる。
を論理動作により実行でき、その結果、確実な帰還ルー
プテストが実現でき、かつテスト時間を短縮できる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のスタティックRAM制御回路の一実施例
の回路図、第２図はそのタイムチャートである。
の回路図、第２図はそのタイムチャートである。
本実施例は、第５図の従来回路に、接地と電源電位Vcc
の間に直列接続された抵抗R10,R20と、インバータ400
と、スタティックRAMセル選択信号線ｂに接続され、RAM
テスト信号TEST,反転信号▲▼によって制御さ
れるＰ−IGFET T30,N−IGFET T40と、抵抗R10とR20の接
続点とスタティックRAMセル選択信号線ｂの間に接続さ
れ、RAMテスト信号TEST、反転信号▲▼によっ
て制御されるＰ−IGFET T10,N−IGFET T20が付加されて
構成されている。
の間に直列接続された抵抗R10,R20と、インバータ400
と、スタティックRAMセル選択信号線ｂに接続され、RAM
テスト信号TEST,反転信号▲▼によって制御さ
れるＰ−IGFET T30,N−IGFET T40と、抵抗R10とR20の接
続点とスタティックRAMセル選択信号線ｂの間に接続さ
れ、RAMテスト信号TEST、反転信号▲▼によっ
て制御されるＰ−IGFET T10,N−IGFET T20が付加されて
構成されている。
次に、本実施例の動作を第２図のタイムチャートにより
説明する。
説明する。
RAMテスト信号TESTを接地電位とすると、インバータ400
の出力はVcc電位となるので、Ｐ−IGFET T30とＮ−IGFE
T T40が導通状態となり、アドレス信号Ａがスタティッ
クRAMセル選択信号線ｂに現われる。このRAMテスト信号
TESTが接地電位の時の動作は第５図に示す従来回路の動
作と同一であり、第６図に示すと同様の動作でデータ書
込みを実行できる。その後、時刻t1に制御信号WRをVcc
電位に保ったまま、RAMテスト信号TESTをVcc電位にし、
データ信号Dataを接地電位とする。この時Ｐ−IGFET T
10,N−IGFET T20が導通状態となり、スタティックRAMセ
ル選択信号ｂには V1＝（R20／R10＋R20）・Vcc が現われ、ビット線Ｑには接地電位が、ビット線には
Vcc電位が現われている。Ｎ−IGFET T1,T2のゲート信号
はV1になっており、Ｎ−IGFET T1,T2は不完全導通状態
になっている。この時点ａの電位V2はＮ−IGFET T1,P−
IFET T3の導通状態によって定まる実効抵抗によって決
定され、 V2＝（R1eff／R1eff＋R3eff）・Vcc である。ここで、R1effはゲート信号の電位がV1てある
時のＮ−IGFET T1の実効抵抗であり、R3effはＰ−IGFET
T3の実効抵抗である。R10,R20を適切に選択するとRAM
テスト信号TESTがVcc電位になった時、スタティックRAM
セルに記憶させた内容を反転させることなく電位に点ａ
の電位を設定できる。その後、時刻t2にRAMテスト信号T
ESTを接地電位にし、時刻t3にアドレス信号ＡをVcc電位
にすれば、スタティックRAMセルに書込んだ内容を読出
すことができる。
の出力はVcc電位となるので、Ｐ−IGFET T30とＮ−IGFE
T T40が導通状態となり、アドレス信号Ａがスタティッ
クRAMセル選択信号線ｂに現われる。このRAMテスト信号
TESTが接地電位の時の動作は第５図に示す従来回路の動
作と同一であり、第６図に示すと同様の動作でデータ書
込みを実行できる。その後、時刻t1に制御信号WRをVcc
電位に保ったまま、RAMテスト信号TESTをVcc電位にし、
データ信号Dataを接地電位とする。この時Ｐ−IGFET T
10,N−IGFET T20が導通状態となり、スタティックRAMセ
ル選択信号ｂには V1＝（R20／R10＋R20）・Vcc が現われ、ビット線Ｑには接地電位が、ビット線には
Vcc電位が現われている。Ｎ−IGFET T1,T2のゲート信号
はV1になっており、Ｎ−IGFET T1,T2は不完全導通状態
になっている。この時点ａの電位V2はＮ−IGFET T1,P−
IFET T3の導通状態によって定まる実効抵抗によって決
定され、 V2＝（R1eff／R1eff＋R3eff）・Vcc である。ここで、R1effはゲート信号の電位がV1てある
時のＮ−IGFET T1の実効抵抗であり、R3effはＰ−IGFET
T3の実効抵抗である。R10,R20を適切に選択するとRAM
テスト信号TESTがVcc電位になった時、スタティックRAM
セルに記憶させた内容を反転させることなく電位に点ａ
の電位を設定できる。その後、時刻t2にRAMテスト信号T
ESTを接地電位にし、時刻t3にアドレス信号ＡをVcc電位
にすれば、スタティックRAMセルに書込んだ内容を読出
すことができる。
第３図は、第１図の回路においてＰ−IGFET T5,−IGFET
T6で構成されたインバータの出力からＰ−IGFET T3,N
−IGFET T4で構成されたインバータの入力への信号線が
切断された場合を示す回路図、第４図はそのタイムチャ
ートである。RAMテスト信号TESTを接地電位とし、制御
信号WR、アドレス信号ＡによりスタティックRAMセルに
データを書込むのは第２図と同様である。その後、時刻
t1に制御信号WRをVcc電位に保ったまま、RAMテスト信号
TESTをVcc電位としデータ線Dataを接地電位にすると、
Ｐ−IGFET T10,N−IGFET T20が導通状態となり電位V1が
スタティックRAMセル選択信号線ｂに現われるのでＮ−I
GFET T1,T2は不完全な導通状態となる。第３図の回路に
おいては、点９の電位は容量Ｃに蓄えられた電荷によっ
て供給されているだけである。Ｐ−IGFET T1が不完全な
導通状態であっても、点ａに電位を供給する能動素子が
ないため、点ａの電位はＩ−GFET T1のゲート電位がV1
である時のＰ−IGFET T1の実効抵抗R1effと容量Ｃで定
まる時定数R1eff・Ｃに応じてビット線Ｑに現われた接
地電位になる。
T6で構成されたインバータの出力からＰ−IGFET T3,N
−IGFET T4で構成されたインバータの入力への信号線が
切断された場合を示す回路図、第４図はそのタイムチャ
ートである。RAMテスト信号TESTを接地電位とし、制御
信号WR、アドレス信号ＡによりスタティックRAMセルに
データを書込むのは第２図と同様である。その後、時刻
t1に制御信号WRをVcc電位に保ったまま、RAMテスト信号
TESTをVcc電位としデータ線Dataを接地電位にすると、
Ｐ−IGFET T10,N−IGFET T20が導通状態となり電位V1が
スタティックRAMセル選択信号線ｂに現われるのでＮ−I
GFET T1,T2は不完全な導通状態となる。第３図の回路に
おいては、点９の電位は容量Ｃに蓄えられた電荷によっ
て供給されているだけである。Ｐ−IGFET T1が不完全な
導通状態であっても、点ａに電位を供給する能動素子が
ないため、点ａの電位はＩ−GFET T1のゲート電位がV1
である時のＰ−IGFET T1の実効抵抗R1effと容量Ｃで定
まる時定数R1eff・Ｃに応じてビット線Ｑに現われた接
地電位になる。
ここでＰ−IGFET T30とＮ−IGFET T40,P−IGFET T10と
Ｎ−IGFET T20が共に必要である理由説明する。Ｐ−IGF
ET T30,N−IGFET T40を単にスイッチと見倣した場合、
いずれか一方だけで問題ないのであるが、Ｎ−IGFET T
40だけを使用したデバイスではＮ−IGFET T40のゲート
電極にVccが供給されていても点ｂの電位はVcc−VTとな
る。この電位がＮ−IGFET T1のゲート電極に供給される
と、実動作上、データ書き込み時、ドライバー100の出
力がVccであっても点ａには（Vcc−VT）−VTしか供給さ
れず、RAMへの書き込み不良が想定される。また、テス
ト時、Ｐ−IGFET T10,N−IGFET T20のソース電位に与え
られる （R20／R10＋R20）を点ｂに供給するためには、前述し
たのと同様の理由で、相補型トランジスタで構成し、VT
による電位降下を生じないようにする必要がある。
Ｎ−IGFET T20が共に必要である理由説明する。Ｐ−IGF
ET T30,N−IGFET T40を単にスイッチと見倣した場合、
いずれか一方だけで問題ないのであるが、Ｎ−IGFET T
40だけを使用したデバイスではＮ−IGFET T40のゲート
電極にVccが供給されていても点ｂの電位はVcc−VTとな
る。この電位がＮ−IGFET T1のゲート電極に供給される
と、実動作上、データ書き込み時、ドライバー100の出
力がVccであっても点ａには（Vcc−VT）−VTしか供給さ
れず、RAMへの書き込み不良が想定される。また、テス
ト時、Ｐ−IGFET T10,N−IGFET T20のソース電位に与え
られる （R20／R10＋R20）を点ｂに供給するためには、前述し
たのと同様の理由で、相補型トランジスタで構成し、VT
による電位降下を生じないようにする必要がある。
以上説明したように本発明は、スタティックRAMセル帰
還ループテスト時には電源電圧と接地電位の中間電位を
アドレス選択信号線に与えることにより、スタティック
RAMセルの帰還ループテストを論理動作により実行でき
るので確実な帰還ループテストが実現でき、かつ帰還ル
ープテストの時間を短縮できる効果がある。
還ループテスト時には電源電圧と接地電位の中間電位を
アドレス選択信号線に与えることにより、スタティック
RAMセルの帰還ループテストを論理動作により実行でき
るので確実な帰還ループテストが実現でき、かつ帰還ル
ープテストの時間を短縮できる効果がある。
第１図は本発明のスタティックRAM制御回路の一実施例
のRAMセル正常の場合の回路図、第２図は第１図の実施
例の動作タイミング図、第３図は第１図の実施例のRAM
セル帰還ループが切断された場合の回路図、第４図は第
３図の回路の動作タイミング図、第５図は従来例の回路
図、第６図は第５図の回路の動作タイミング図、第７図
は第５図の従来のスタティックRAM回路のRAMセル帰還ル
ープが切断された場合の回路図、第８図は第７図の回路
の動作タイミング図である。 T1,T2,T6,T20,T40……Ｎ−IGFET、 T3,T4,T5,T10,T30……Ｐ−IGFET、 R10,R20……抵抗、 100,300……ドライバー、 200,400……インバータ、 TEST……RAMテスト信号、 Data……データ線、 WR……制御信号、 Q,……ビット線、 Ａ……アドレス信号 ａ……点、 ｂ……スタティックRAMセル選択信号線。
のRAMセル正常の場合の回路図、第２図は第１図の実施
例の動作タイミング図、第３図は第１図の実施例のRAM
セル帰還ループが切断された場合の回路図、第４図は第
３図の回路の動作タイミング図、第５図は従来例の回路
図、第６図は第５図の回路の動作タイミング図、第７図
は第５図の従来のスタティックRAM回路のRAMセル帰還ル
ープが切断された場合の回路図、第８図は第７図の回路
の動作タイミング図である。 T1,T2,T6,T20,T40……Ｎ−IGFET、 T3,T4,T5,T10,T30……Ｐ−IGFET、 R10,R20……抵抗、 100,300……ドライバー、 200,400……インバータ、 TEST……RAMテスト信号、 Data……データ線、 WR……制御信号、 Q,……ビット線、 Ａ……アドレス信号 ａ……点、 ｂ……スタティックRAMセル選択信号線。
Claims (1)
- 【請求項１】電源電位と接地電位の中間電位を発生する
回路と、スタティックRAMの通常動作時には外部のアド
レス信号を、スタティックRAMセル帰還ループテスト時
には、前記中間電位をアドレス選択信号線に与える切換
回路を有するスタティックRAM制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105919A JPH0668919B2 (ja) | 1986-05-08 | 1986-05-08 | スタテイツクｒａｍ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105919A JPH0668919B2 (ja) | 1986-05-08 | 1986-05-08 | スタテイツクｒａｍ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62262299A JPS62262299A (ja) | 1987-11-14 |
| JPH0668919B2 true JPH0668919B2 (ja) | 1994-08-31 |
Family
ID=14420271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61105919A Expired - Lifetime JPH0668919B2 (ja) | 1986-05-08 | 1986-05-08 | スタテイツクｒａｍ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668919B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03144999A (ja) * | 1989-10-30 | 1991-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1986
- 1986-05-08 JP JP61105919A patent/JPH0668919B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62262299A (ja) | 1987-11-14 |
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