JPH0669064B2 - 半導体装置の素子分離方法 - Google Patents

半導体装置の素子分離方法

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JPH0669064B2 JP59055622A JP5562284A JPH0669064B2 JP H0669064 B2 JPH0669064 B2 JP H0669064B2 JP 59055622 A JP59055622 A JP 59055622A JP 5562284 A JP5562284 A JP 5562284A JP H0669064 B2 JPH0669064 B2 JP H0669064B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置の素子分離方法に関する。
（従来技術とその問題点） 従来、半導体装置の素子分離方法の一つにLOCOS法（Loc
al Oxidotion of Silicon）と呼ばれるものがある。こ
れはシリコン窒化膜を熱酸化防止用マスクとして用いて
おり、選択的な熱酸化が可能であるので、その形成方法
は簡便であり、MOS集積回路やバイポーラ集積回路に広
く適用されていた。しかし熱酸化時に窒化膜のエッジか
ら横方向に酸化膜が喰い込んで成長現象、所謂バーズ・
ビークが生じて、所定の素子分離領域の寸法が変化する
ので、変化量を見込んだマスク設計を必要としていた。
近年素子の微細化が進むにつれて、素子分離に要する寸
法の微細化も成されてきてはいるもののバーズ・ビーク
による変化量を素子のスケーリング側にしたがって小さ
くすることは困難であり、素子の大容量比に対する大き
な障壁となっていた。
最近、シリコン基板に反応性イオンエッチング法によっ
て深く微細な溝部を設けて、その溝内に種々の絶縁体を
埋込む方法が、Yoichi Tamaki等によってジャパニーズ
・ジャーナル・オブ・アプライド・フィジックス、1982
年、サプリメント21−１巻、37頁から40頁に記載されて
いるが、表面の平坦化が難しい、製造工程が複雑であ
る、微細化パターンを形成する特殊で高価な装置が必要
である等の問題点があった。
（発明の目的） 本発明は、上記欠点を除去し、特別なパターン形成装置
を用いなくてもサブミクロン又はそれ以下の微細な幅で
しかも深い絶縁分離が可能でかつ寸法制御が容易な半導
体装置の素子分離方法を提供するものである。
（発明の構成） 本発明の半導体装置の素子分離方法は、同一半導体基板
平面上に半導体素子を形成する第１の半導体層と第２の
半導体層とが基板表面に対して垂直状に設けた絶縁膜を
介して隣接する構造を形成する場合、垂直状の側壁を有
する第１の半導体層のパターンを形成する工程と前記第
１の半導体層の表面および前記垂直状側壁の絶縁間を形
成する工程と前記半導体基板の表面が露出した部分に選
択的に前記第２の半導体単結晶層を堆積する工程とを含
み、かつ前記半導体基板は｛100｝面方位のシリコン単
結晶で、前記第１の半導体層の側壁表面も｛100｝面方
位からなることを特徴としている。
（構成の詳細な説明） 第１図は従来の溝埋込み型素子分離構造の一例を模式的
に示した断面図で、11はシリコン基板、12はシリコン基
板内に形成した溝、13は絶縁膜、14は多結晶シリコン
膜、15はフィールド酸化膜、16は素子活性領域という構
成が多用されている。この従来構造では、分離領域寸法
は溝の寸法に相当するので、分離領域の微細化は溝パタ
ーンの加工方法に依存する。したがって幅0.5μｍ程度
の溝パターンを形成するには電子ビーム描画装置などの
特殊なパターン形成装置を必要とする。さらに溝内に埋
込む材料には主に多結晶シリコンが用いられるが、反応
性イオンエッチング法によって素子活性領域上の多結晶
シリコンを除去し、溝内多結晶シリコン表面を平坦にす
るためのプロセスが必要となり、工程の複雑さが欠点と
なっていた。
第２図は本発明の方法で形成される構造を第１図に比較
して示した模式的な断面図で、21は｛100｝面方位の単
結晶シリコン基板、22は絶縁膜、23は選択エピタキシャ
ルシリコン膜、24はフィールド酸化膜、25および26は、
第１半導体層および第２半導体層のそれぞれ素子活性領
域表面をそれぞれ示す。この構造では、基板表面に対し
てほぼ垂直な側壁に設けた絶縁膜22が分離領域となる。
CVD法や熱酸化法などによる絶縁膜の膜厚は0.2μｍを十
分に制御して形成することができるので、特殊な加工装
置を用いなくても極めて微細な分離領域を高精度で形成
することが可能となる。
第３図（ａ）は第２半導体層となる選択エピタキシャル
膜23を形成するための矩形穿口部の四辺がおのおの〔11
0〕方向と平行な場合における平面図で、第３図（ｂ）
は（ａ）図のAA′切断による断面図を示したものであ
る。穿口部が垂直に形成されていると、穿口部壁面がす
べてシリコンの〔110〕面に近い面を有する。このため
穿口部内に選択的なシリコンのエピタキシャル成長を施
すと、絶縁膜と接するシリコン単結晶領域に｛110｝面
から20〜24゜程度傾いた｛311｝面あるいは｛411｝面を
もつ４回対称の傾斜面、いわゆるファセットが形成され
る。このファセットの生成は絶縁膜界面に核成長した
時、成長速度の遅い表面が形成されていくものと考えら
れている。このような基板を用いて例えばMOS電界効果
トランジスタを形成すると、第３図（ｂ）のＢおよびＣ
で示される不連続表面上の酸化膜の絶縁耐圧が著しく劣
化し、歩留りの低下を来たすことは明らかである。
第４図（ａ），（ｂ）はそれぞれ第３図に対応して示し
た本発明によって得られる構造の平面図と断面図を示し
たものであるが、矩形穿口部の四辺がおのおの〔100〕
方向と平行なことが相違点である。穿口部壁面はほぼシ
リコンの｛100｝面となるため、成長速度の非常に小さ
い｛111｝，｛311｝，｛411｝などによるファセットは
形成され難い。矩形穿口部の４角が丸みを帯びた場合に
は局部的に｛110｝面が発生し、ファセットが第４図Ｄ
のようにわずかに形成されるが、前述したようなゲート
酸化膜領域は平坦性を保てるので、耐圧低下の問題はな
い。また｛100｝面を有する矩形穿口部は、従来〔110〕
方向と平行に設けられていたウエハーのオリエンテーシ
ョンフラットを｛100｝方位に設けることにより従来工
程で矛盾なく形成できる。
こうして本発明を用いることにより、特殊な装置を用い
ることなく極めて微細な素子分離領域を形成することが
可能で、しかも平坦な素子領域を形成することができ
る。
（実施例） 次に本発明の実施例を図を用いて説明する。第５図
（ａ）〜（ｆ）は実施例としてｎチャネルMOS電界効果
トランジスタからなる集積回路の製造工程を工程順に説
明するための模式的断面図である。
（100）面を有し、〈100〉方向と平行にオリエンテーシ
ョンフラットを有するｐ型シリコン基板31上に熱酸化膜
32およびシリコン窒化膜33およびCVD法によるシリコン
酸化膜34からなる三層絶縁膜を形成し、通常の写真蝕刻
技術によってシリコン穿口部を設けるためのレジストパ
ターンを形成し、前述の三層絶縁膜に転写する。続いて
レジスト膜を除去し、酸化膜34をマスクとしてシリコン
基板31を約２μｍエッチングする。垂直状の穿口部壁面
を得るために方向性エッチング手法である反応性イオン
エッチング法を使用する。またマスク用のシリコン酸化
膜34の膜厚はシリコン基板内溝の深さに比例して決めら
れ、通常ある溝深さに対して1/5〜1/10程度の酸化膜厚
が用いられる。こうして第５図（ａ）が得られる。
次に熱酸化膜35を厚さ約50nm形成した後、シリコン窒化
膜36を厚さ約50nm堆積し、続いて反応性イオンエッチン
グ法によって方向性エッチングを施すと、穿口部側壁に
のみ熱酸化膜35およびシリコン窒化膜36を形成すること
ができる。次に熱アニール法又はウエットエッチング法
などによってドライエッチング損傷を除去した後、SiH2
Cl2とHClの混合ガスH2で輸送して選択シリコンエピタキ
シャル膜37を約２μｍの膜厚で穿口部内に成長すると平
坦な表面が得られ、第５図（ｂ）を得る。
次にマスク用シリコン酸化膜34を除去後、通常のLOCOS
プロセスと同様な方法によって熱酸化膜38,シリコン窒
化膜39を形成して、写真蝕刻技術でパターン形成を施
し、第５図（ｃ）が得られる。この時、シリコン窒化膜
パターンをフィールド領域となすべき領域にはみ出して
形成すると、次に行なわれる選択熱酸化膜40を形成する
工程時に発生するバーズビークは素子領域のまわりのシ
リコン窒化膜で止まり、良好な形状を得る。シリコン窒
化膜33および39と熱酸化膜32および38を熱リン酸やフッ
酸を用いて除去すると、第５図（ｄ）が得られる。
次に熱酸化法によってゲート酸化膜41を形成した後、所
定のしきい値電圧を得るためのチャネルドープ42をイオ
ン注入で行う。そしてリンをドープした多結晶シリコン
をCVD法を用いて堆積し、写真蝕刻法を用いて多結晶シ
リコンゲート電極43を形成し、続いて全面に砒素などの
ｎ型不純物をイオン注入によって打込むとソース・ドレ
イン領域44が形成される。こうして第５図（ｅ）が得ら
れる。
次に適当なイオン注入アニールを施こし、層間絶縁膜と
してCVDシリコン酸化膜45を堆積した後、写真蝕刻技術
によってコンタクト穴46を開孔し、従来法と同様なアル
ミニウム金属配線47を形成する。適切なアロイ工程によ
って良好なオーミック接触が得られ、第５図（ｆ）とな
る。
実施例ではシリコンのｎチャネルMOSデバイスに対して
述べたものであるが、CMOSデバイスあるいはGaAsなどの
デバイスにも本発明を適用することができる。
また溝の深さは特に制限されることはなく、バイポーラ
トランジスタやMISとバイポーラとを組合わせたBiMOSデ
バイスにも適用することができる。
（発明の効果） 本発明によれば素子分離領域の幅を微細にしかも深く形
成できるため著しく高密度・高集積化された集積回路が
形成可能で、しかも特殊な微細化装置を用いなくても製
造の信頼性や歩留りが高い。
【図面の簡単な説明】
第１図は従来の溝埋込み型分離の構造を模式的に示した
断面図で、第２図は第１図に対比して示した本発明によ
って得られる構造の模式的断面図を示す。第３図
（ａ），（ｂ）はそれぞれ、矩形穿口部の４辺がおのお
の〔110〕方向と平行な方向になるように配した場合の
選択エピタキシャル成長後の表面および断面を示した模
式図で、第４図（ａ），（ｂ）はそれぞれ矩形穿口部の
４辺がおのおの〔100〕方向と平行な方向になるように
配した場合の第３図に対応する模式的平面図および模式
的断面図である。第５図（ａ）〜（ｆ）はｎチャネルMO
S電界効果トランジスタからなる集積回路を実施例とし
た製造工程の概略断面図であり、図中の番号および記号
は、 11,21,31……（100）シリコン基板 12……シリコン基板内の溝部 13,22……側壁を被覆した絶縁膜 14……多結晶シリコン 32,35,38……薄い熱酸化膜 33,36,39……シリコン窒化膜 34……シリコン酸化膜 23,37……選択シリコンエピタキシャル膜 15,24,40……フィールド酸化膜 16……素子活性領域の表面 25……第１半導体層の素子活性領域の表面 26……第２半導体層の素子活性領域の表面 41……ゲート酸化膜 42……チャネルドープ領域 43……多結晶シリコンゲート電極 44……ソース・ドレイン領域 45……層間絶縁膜 46……コンタクト穴 47……アルミニウム配線 B,C……絶縁耐圧低下を引起し易い不連続表面 Ｄ……ファセットが発生し易いエッヂ部分 をそれぞれ示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−192346（ＪＰ，Ａ) 特開 昭59−28330（ＪＰ，Ａ) 特開 昭60−218854（ＪＰ，Ａ) 特開 昭60−224242（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】｛100｝面方位の単結晶半導体基板平面上
    に、半導体素子を形成する第１の半導体層と第２の半導
    体層とが基板表面に対して垂直状に設けた絶縁膜を介し
    て隣接する構造を形成する場合、｛100｝面方位の垂直
    状の側壁を有する第１の半導体層のパターンを形成する
    工程と、前記第１の半導体層の表面および前記垂直状側
    壁に絶縁膜を形成する工程と、前記半導体基板の表面が
    露出した部分に選択的に前記第２の半導体単結晶層を堆
    積する工程とを含むことを特徴とする半導体装置の素子
    分離方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4526631A (en) * 1984-06-25 1985-07-02 International Business Machines Corporation Method for forming a void free isolation pattern utilizing etch and refill techniques
EP0214512A3 (en) * 1985-09-05 1990-06-13 EASTMAN KODAK COMPANY (a New Jersey corporation) Expitaxially grown isolation device
JPS6276645A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 複合半導体結晶体構造
KR880005690A (ko) * 1986-10-06 1988-06-30 넬손 스톤 선택적인 에피켁샬층을 사용한 BiCMOS 제조방법
US4820654A (en) * 1987-12-09 1989-04-11 Ncr Corporation Isolation of regions in a CMOS structure using selective epitaxial growth
US5130268A (en) * 1991-04-05 1992-07-14 Sgs-Thomson Microelectronics, Inc. Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby
US5236863A (en) * 1992-06-01 1993-08-17 National Semiconductor Corporation Isolation process for VLSI

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58192346A (ja) * 1982-05-06 1983-11-09 Toshiba Corp 半導体装置の製造方法
JPS5928330A (ja) * 1982-08-10 1984-02-15 Nec Corp 半導体の気相成長方法

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