JPH0669143B2 - A-D converter - Google Patents
A-D converterInfo
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- JPH0669143B2 JPH0669143B2 JP60005242A JP524285A JPH0669143B2 JP H0669143 B2 JPH0669143 B2 JP H0669143B2 JP 60005242 A JP60005242 A JP 60005242A JP 524285 A JP524285 A JP 524285A JP H0669143 B2 JPH0669143 B2 JP H0669143B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ−デジタル変換器における直線性を高
精度で自動補正できるＡ−Ｄ変換器に関する。The present invention relates to an AD converter that can automatically correct linearity in an analog-digital converter with high accuracy.
例えば18ビツトもの出力を得るようなＡ−Ｄ変換器でそ
の直線性を単一のデジタル−アナログ変換器（DAC）で
維持するということは、コスト的にも困難である。その
ために、比較的直線性の保証された15ビツトの第1DAC
と、これとは必らずしも連続していない３ビツトの第2D
ACとを並列的に使用して、見かけ上18ビツトのＡ−Ｄ変
換器を実現せんとしていたが、前記第１および第２の各
DACにおける不連続点のビツト誤差が最悪の場合には加
算されて直線性が完全に損なわれることとなる。しかも
二つのDACを見かけ上連続的ならしめるためには、各不
連続点における誤差数値をマイクロプロセツサで計算
し、これを補正値として用いていたが同一入力値に対し
て二つの出力値を得ているので、そのための切換回路等
が必要となり、回路構成が複雑となる。For example, maintaining the linearity of a single digital-to-analog converter (DAC) in an A / D converter that obtains an output of 18 bits is difficult in terms of cost. For this reason, the 15-bit first DAC, which is guaranteed to be relatively linear,
And this is not necessarily continuous 3 bit 2D
Although it was attempted to realize an 18-bit A / D converter by using AC in parallel, the first and second
In the worst case, the bit error at the discontinuity point in the DAC is added and the linearity is completely impaired. Moreover, in order to make the two DACs seem continuous, the error value at each discontinuity was calculated by a microprocessor and used as a correction value, but two output values for the same input value were calculated. Since it has been obtained, a switching circuit for that purpose is required, and the circuit configuration becomes complicated.
本発明は上述の欠点を除去するために、演算増幅器によ
る積分回路を用いて比較的直線性の保証されたランプ電
圧を、等時間間隔でサンプリングしそのときのデジタル
値を標準値として利用しているので、フルスケール値の
保証されていない二個以上のDAC（例えば８ビツト＋８
ビツト）を使用しても直線性の補償された高精度の16ビ
ツトＡ−Ｄ変換器が安価に実現できる。In order to eliminate the above-mentioned drawbacks, the present invention uses a integrating circuit by an operational amplifier to sample a ramp voltage whose relative linearity is guaranteed at equal time intervals and uses the digital value at that time as a standard value. Therefore, two or more DACs (for example, 8 bits + 8
Even if a bit is used, a highly accurate 16-bit A / D converter with linearity compensation can be realized at low cost.
本発明は、入力アナログ信号をサンプルホールド回路に
導入するとともに、該サンプルホールド回路の出力を比
較回路、逐次比較レジスタおよび並列接続の第1,第2DAC
回路の閉回路によりデジタル信号に変換するアナログ−
デジタル変換器において、前記サンプルホールド回路に
導入される入力アナログ信号に代えて一定傾斜のランプ
信号を一定時間間隔でサンプリングし、そのときの前記
第1,第２両DACの切換時における不連続性を補償するよ
うにしたＡ−Ｄ変換器に関する。The present invention introduces an input analog signal into a sample and hold circuit and outputs the output of the sample and hold circuit to a comparison circuit, a successive approximation register, and first and second DACs connected in parallel.
Analog that converts to a digital signal by the closed circuit of the circuit −
In the digital converter, a ramp signal having a constant slope is sampled at a constant time interval in place of the input analog signal introduced into the sample hold circuit, and the discontinuity at the time of switching between the first and second DACs at that time. The present invention relates to an AD converter adapted to compensate for
第１図は本発明の一実施例によるＡ−Ｄ変換器の電気的
回路図である。図において、入力アナログ信号Exはスイ
ツチS1、S2を介してサンプリングホールド回路12に印加
される。また、ランプ電圧発生器10の出力はスイツチS3
および前記スイツチS2を経てサンプルホールド回路12に
印加される。そして、前記サンプルホールド回路12の出
力は入力抵抗器Rsを介して比較回路14の第１入力端およ
び第１、第２の各DAC16、18にそれぞれ導入される。前
記比較回路14の第２入力端は接地点に接続され、そして
その出力端は周知の逐次比較レジスタ17、19に接続され
る。また、前記逐次比較レジスタ17、19の各内容は各DA
C16、18を駆動するとともに、本発明Ａ−Ｄ変換器結果
のデジタル出力信号としてとりだされる。なお、前記ス
イツチS1、S3は制御回路11によりそのオンオフが切換え
られ、そしてスイツチS2は前記制御回路11または一定時
間間隔のクロツク回路13の出力で制御される。ここで、
前記第1DAC16の出力は、複数個の値をとり（但し例では
４個とする）、そのＮ番目の値とＮ＋１番目の値の差は
略等しく、かつＮ＋１番目の値はＮ番目の値より大きい
とし、第2DAC18を下位15ビツトの変換器とする。FIG. 1 is an electric circuit diagram of an AD converter according to an embodiment of the present invention. In the figure, the input analog signal Ex is applied to the sampling and holding circuit 12 via the switches S 1 and S 2 . The output of the ramp voltage generator 10 is switch S 3
And is applied to the sample and hold circuit 12 via the switch S 2 . The output of the sample-hold circuit 12 is introduced to the first input terminal of the comparator circuit 14 and the first and second DACs 16 and 18 via the input resistor Rs. The second input of the comparison circuit 14 is connected to ground and its output is connected to the well-known successive approximation registers 17, 19. The contents of the successive approximation registers 17 and 19 are set to the DA
While driving C16 and C18, it is taken out as a digital output signal as a result of the AD converter of the present invention. The switches S 1 and S 3 are switched on and off by the control circuit 11, and the switch S 2 is controlled by the output of the control circuit 11 or the clock circuit 13 at fixed time intervals. here,
The output of the first DAC 16 takes a plurality of values (4 in the example), the difference between the Nth value and the N + 1th value is substantially equal, and the N + 1th value is more than the Nth value. If larger, the second DAC 18 is used as the lower 15-bit converter.
次に上記第１図に示したＡ−Ｄ変換器の直線性補償動作
を第２図の線図により説明する。なお、第２図で横軸は
DAC1、２の入力デジタル（または時間）を示し、縦軸は
各DACに流れる電流I1＋I2（またはスイツチS1がオフで
スイツチS2、S3がオン時すなわち補償モードにおける入
力ランプ電圧／Rs値）を示す。なお、図において、線Ｏ
−A1はＮ＝０のときにおける下位DAC18のみの特性線図
であり、B1−B2,C1−C2,…は前記下位DAC18と上位DACが
Ｎ＝1,2…との電流和を示す。また、上位DAC16のビツト
が変化する点すなわちA1,B1,…のような点は電流をオー
バーラツプさせておく。いま、ランプ電圧発生器10から
送り出されたランプ電圧がサンプルホールド回路12を介
して入力抵抗器Rs（その値をRsとする）により直線性の
保証されたランプ電流に変換され、該ランプ電流を一定
時間Δｔ間隔でＡ−Ｄ変換する。そして、上位DAC16の
出力が０すなわちＮ＝０のときの複数のデータ（B11,B
12,B13…）と前記一定時間Δｔとから前記Ｎ＝０におけ
る下位DAC18と入力ランプ電流との傾き差を計算する。
（但しそのためのマイクロプロセッサは図示せず）ここ
で下位DAC18の出力と時刻（これは例えばA11での時刻を
基準とする）の関係式が与えられる:B1i＝K1ti＋K2,こ
こにB1iは第２図のB11,B12,B13…を表わし、tiは例えば
B11の時刻から測定した時刻であり、K1,K2は定数として
定められる。次にＮ＝２（Ｎ＝１についても同様であ
る）とし図示のようにB21,B22,B23等をB2jとして測定す
る。するとB2j＝K1tj＋K3として定数K3が求められる。
そしてK3−K2として不連続△CNが計算される。これらの
定数K1,K2,K3の決定は最小二乗法を用いてマイクロプロ
セッサで計算されるのがよい。従って補正は△CNをB2j
から減算すればよい。かくして、前記ΔCNを用いて上位
DACのビツト切換えによる不連続性を補償し、もつてよ
りよい直線性のＡ−Ｄ変換器を実現する。なお、上記実
施例は、第1,第２の各DAC入力としてそれぞれの逐次比
較レジスタ17,19を用いたが、これは一個の逐次比較レ
ジスタを共通に用いてもよい。Next, the linearity compensating operation of the AD converter shown in FIG. 1 will be described with reference to the diagram of FIG. The horizontal axis in Fig. 2 is
It shows the input digital (or time) of DAC1 and DAC2, and the vertical axis shows the current I 1 + I 2 flowing in each DAC (or input ramp voltage in the compensation mode when switch S 1 is off and switches S 2 and S 3 are on). Rs value) is shown. In the figure, line O
-A 1 is a characteristic diagram of only the lower DAC 18 when N = 0, and B 1 -B 2 , C 1 -C 2 , ... are currents when the lower DAC 18 and the upper DAC are N = 1, 2 ... Indicates the sum. In addition, currents are overlapped at points where the bits of the upper DAC 16 change, that is, points such as A 1 , B 1 , .... Now, the lamp voltage sent from the lamp voltage generator 10 is converted into a lamp current with guaranteed linearity by the input resistor Rs (whose value is Rs) via the sample hold circuit 12, and the lamp current is A-D conversion is performed at fixed time intervals Δt. Then, when the output of the upper DAC 16 is 0, that is, when N = 0, a plurality of data (B 11 , B
12 , B 13 ...) And the constant time Δt, the slope difference between the lower DAC 18 and the input lamp current at N = 0 is calculated.
(However, the microprocessor for it is not shown.) Here, the relational expression between the output of the lower DAC 18 and the time (this is based on the time at A 11 , for example) is given: B 1 i = K 1 ti + K 2 , where B 1 i represents B 11 , B 12 , B 13 ... in FIG. 2, and ti is, for example,
It is the time measured from the time of B 11 , and K 1 and K 2 are defined as constants. Next, N = 2 (the same is true for N = 1), and B 21 , J 22 , B 23, etc. are measured as B 2 j as shown in the figure. Then, the constant K 3 is obtained with B 2 j = K 1 tj + K 3 .
Then, the discontinuity ΔC N is calculated as K 3 −K 2 . The determination of these constants K 1 , K 2 and K 3 should be calculated by the microprocessor using the method of least squares. Therefore, the correction is ΔC N to B 2 j
Subtract from Thus, using the above-mentioned ΔCN
It compensates the discontinuity caused by the bit switching of the DAC, and realizes an AD converter having better linearity. In the above embodiment, the successive approximation registers 17 and 19 are used as the first and second DAC inputs, but one successive approximation register may be commonly used.
以上詳述するごとく、本発明にかかるＡ−Ｄ変換器に用
いるランプ電圧は、その傾きの方向が正または負のどち
らでもよい。また、その傾きが安定でさえあれば、絶対
精度は問題でない。したがつて本発明のＡ−Ｄ変換器は
実用に供してその効果大である。As described in detail above, the ramp voltage used in the AD converter according to the present invention may have either a positive or negative inclination direction. Also, as long as the slope is stable, absolute accuracy does not matter. Therefore, the AD converter of the present invention has a large effect when it is put to practical use.
第１図は本発明の一実施例によるＡ−Ｄ変換器の電気的
回路図、第２図はDAC1、２の入，出力関係を示す線図で
ある。 10:ランプ電圧発生器、11:制御回路、12:サンプルホー
ルド回路、13:クロツク回路、14:比較回路、16,18:DA
C、17,19:逐次比較レジスタ、Ex:アナログ入力電圧。FIG. 1 is an electric circuit diagram of an AD converter according to an embodiment of the present invention, and FIG. 2 is a diagram showing an input / output relation of DACs 1 and 2. 10: Lamp voltage generator, 11: Control circuit, 12: Sample and hold circuit, 13: Clock circuit, 14: Comparison circuit, 16, 18: DA
C, 17, 19: Successive approximation register, Ex: Analog input voltage.
Claims (2)
プ出力を発生する出力端子を備えたランプ信号源と、前
記入力端子と前記ランプ信号源の出力端子とに電気接続
され、前記アナログ信号と前記ランプ出力を択一的に出
力するスイッチ手段と、該スイッチ手段に電気接続し該
スイッチ手段の前記出力をサンプリングして出力するサ
ンプリング手段と、比較入力端子と比較出力端子とを有
する比較手段と、前記サンプリング手段の前記出力を前
記比較入力端子に導入するための入力手段と、前記比較
入力端子に電気接続されたそれぞれの出力端子と、それ
ぞれの入力端子とを有する第１、第２のDAC手段と、前
記比較出力端子に電気接続されたそれぞれの入力端子
と、前記第１、第２のDAC手段のそれぞれの入力端子に
それぞれ電気接続された第１、第２の逐次比較レジスタ
と、前記ランプ信号源と前記スイッチ手段と前記サンプ
リング手段と前記第１、第２のDAC手段と前記第１、第
２の逐次比較レジスタとに電気接続され、それらの設定
制御と刻時を行うためのクロック及び制御手段とから成
り、前記第１、第２のDAC手段の入力デジタル値が前記
アナログ信号の変換出力となり、前記第１のDACの出力
アナログ信号の最小ステップは前記第２のDACの出力ア
ナログ信号の最大振幅より小さく選択されており、前記
ランプ信号が前記スイッチ手段から出力されるように設
定された補償モードにおける第２のDAC手段による第１
のDACの設定の切り換えによる不連続を後記（イ）及至
（ハ）のステップで決定するようにしたA-D変換器。 （イ）前記第１のDACが第１のデジタル値に設定されて
いるとき前記変換出力が第１の値をとるときの時刻を基
準時刻にした時間の第１の関数として前記変換出力を表
わすステップ。 （ロ）前記第１のDACが前記第１のデジタル値とは異な
る第２のデジタル値に設定されているとき前記時間の第
２の関数として前記変換出力を表わすステップ。 （ハ）前記第１、第２の関数の同一時刻における値の差
として前記不連続を求めるステップ。1. A ramp signal source having an input terminal for inputting an analog signal, an output terminal for generating a lamp output, and an analog signal electrically connected to the input terminal and an output terminal of the ramp signal source. Switch means for selectively outputting the lamp output, sampling means for electrically connecting to the switch means to sample and output the output of the switch means, and comparison means having a comparison input terminal and a comparison output terminal First and second DACs having input means for introducing the output of the sampling means to the comparison input terminal, respective output terminals electrically connected to the comparison input terminal, and respective input terminals Means, respective input terminals electrically connected to the comparison output terminal, and respective input terminals of the first and second DAC means. Electrically connected to the first and second successive approximation registers, the ramp signal source, the switch means, the sampling means, the first and second DAC means, and the first and second successive approximation registers. Of a clock and control means for performing setting control and clocking, the input digital value of the first and second DAC means becomes a conversion output of the analog signal, and the output analog signal of the first DAC The minimum step is selected to be smaller than the maximum amplitude of the output analog signal of the second DAC, and the first signal by the second DAC means in the compensation mode set to output the ramp signal from the switch means.
An AD converter that determines discontinuity due to switching of DAC settings in step (a) and step (c) below. (A) When the first DAC is set to the first digital value, the converted output is expressed as a first function of time with reference to the time when the converted output takes the first value. Step. (B) Representing the converted output as a second function of the time when the first DAC is set to a second digital value different from the first digital value. (C) A step of obtaining the discontinuity as a difference between values of the first and second functions at the same time.
の範囲第（１）項記載のA-D変換器。2. The AD converter according to claim 1, wherein the first digital value is 0.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60005242A JPH0669143B2 (en) | 1985-01-16 | 1985-01-16 | A-D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60005242A JPH0669143B2 (en) | 1985-01-16 | 1985-01-16 | A-D converter |
Publications (2)
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|---|---|
| JPS61164334A JPS61164334A (en) | 1986-07-25 |
| JPH0669143B2 true JPH0669143B2 (en) | 1994-08-31 |
Family
ID=11605728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60005242A Expired - Lifetime JPH0669143B2 (en) | 1985-01-16 | 1985-01-16 | A-D converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669143B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118467A (en) | 2000-10-11 | 2002-04-19 | Denso Corp | A / D conversion circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5871725A (en) * | 1981-10-26 | 1983-04-28 | Yokogawa Hewlett Packard Ltd | Analog-digital converter |
-
1985
- 1985-01-16 JP JP60005242A patent/JPH0669143B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPS61164334A (en) | 1986-07-25 |
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