JPH0669184B2 - インタフェース回路 - Google Patents
インタフェース回路Info
- Publication number
- JPH0669184B2 JPH0669184B2 JP61175511A JP17551186A JPH0669184B2 JP H0669184 B2 JPH0669184 B2 JP H0669184B2 JP 61175511 A JP61175511 A JP 61175511A JP 17551186 A JP17551186 A JP 17551186A JP H0669184 B2 JPH0669184 B2 JP H0669184B2
- Authority
- JP
- Japan
- Prior art keywords
- digital signal
- transmission
- circuit
- side circuit
- transistor
- Prior art date
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はインタフェース回路に係り、特に、デジタルオ
ーディオ機器やデジタルビデオ機器等、伝送デジタル信
号に微小な不要成分（高周波成分やジッタ成分）が重畳
されていても、伝送デジタル信号の論理符号に応じた常
に波形一定の受信デジタル信号を得ることを必要とする
回路に関する。
ーディオ機器やデジタルビデオ機器等、伝送デジタル信
号に微小な不要成分（高周波成分やジッタ成分）が重畳
されていても、伝送デジタル信号の論理符号に応じた常
に波形一定の受信デジタル信号を得ることを必要とする
回路に関する。
従来の技術 第６図及び第７図は従来のインタフェース回路の各例の
回路図を示す。各図において、伝送側回路１の入力端子
２に入来した伝送デジタル信号は伝送線３を介して受信
側回路４に伝送され、出力端子５より取出される。この
場合、一般に、伝送デジタル信号の論理符号「１」
「０」そのものは正しく受信デジタル信号として取出さ
れても、受信デジタル信号の波形そのものに着目した場
合、伝送デジタル信号波形の高周波成分やジッタ成分の
影響を受ける。つまり、論理符号は同じであっても、伝
送デジタル信号波形及び伝送側回路１の状態によって受
信デジタル信号波形は種々異なることになる。
回路図を示す。各図において、伝送側回路１の入力端子
２に入来した伝送デジタル信号は伝送線３を介して受信
側回路４に伝送され、出力端子５より取出される。この
場合、一般に、伝送デジタル信号の論理符号「１」
「０」そのものは正しく受信デジタル信号として取出さ
れても、受信デジタル信号の波形そのものに着目した場
合、伝送デジタル信号波形の高周波成分やジッタ成分の
影響を受ける。つまり、論理符号は同じであっても、伝
送デジタル信号波形及び伝送側回路１の状態によって受
信デジタル信号波形は種々異なることになる。
発明が解決しようとする問題点 従来装置は、伝送デジタル信号の論理符号を正しく伝送
することのみに注意が払われており、上記のように、受
信デジタル信号の波形そのものに着目した場合、伝送デ
ジタル信号波形の高周波成分やジッタ成分の影響が常に
現われる問題点があった。
することのみに注意が払われており、上記のように、受
信デジタル信号の波形そのものに着目した場合、伝送デ
ジタル信号波形の高周波成分やジッタ成分の影響が常に
現われる問題点があった。
本発明は、伝送側回路の伝送デジタル信号波形が高周波
成分及びジッタ成分等によって微小に変化してもその論
理符号「１」「０」が変化しない限り常に波形一定の受
信デジタル信号を得ることができるインタフェース回路
を提供することを目的とする。
成分及びジッタ成分等によって微小に変化してもその論
理符号「１」「０」が変化しない限り常に波形一定の受
信デジタル信号を得ることができるインタフェース回路
を提供することを目的とする。
問題点を解決するための手段 本発明は上記問題点を解決するために伝送デジタル信号
を伝送側回路から伝送線を介して受信側回路に伝送して
取出すインタフェース回路において、前記伝送デジタル
信号のジッタが含まれているタイミング外でクロックを
発生するクロック発生手段およびこのクロックと前記伝
送デジタル信号とにより制御されて前記伝送デジタル信
号と論理符号が等価なデジタル信号を発生するデジタル
信号発生手段により構成される前記伝送側回路に設けた
ジッタ成分除去手段と、このジッタ成分除去手段が出力
するデジタル信号に基づいて定電流を出力する前記伝送
側回路に設けた定電流出力手段およびこの定電流出力手
段からの出力信号がベースに供給されているトランジス
タおよび、前記トランジスタのエミッターコレクタ間に
電流を供給する前記受信側回路に設けた受信側電源手段
により構成される高周波成分除去手段とを備えているこ
とを特徴とするインタフェース回路を提供する。
を伝送側回路から伝送線を介して受信側回路に伝送して
取出すインタフェース回路において、前記伝送デジタル
信号のジッタが含まれているタイミング外でクロックを
発生するクロック発生手段およびこのクロックと前記伝
送デジタル信号とにより制御されて前記伝送デジタル信
号と論理符号が等価なデジタル信号を発生するデジタル
信号発生手段により構成される前記伝送側回路に設けた
ジッタ成分除去手段と、このジッタ成分除去手段が出力
するデジタル信号に基づいて定電流を出力する前記伝送
側回路に設けた定電流出力手段およびこの定電流出力手
段からの出力信号がベースに供給されているトランジス
タおよび、前記トランジスタのエミッターコレクタ間に
電流を供給する前記受信側回路に設けた受信側電源手段
により構成される高周波成分除去手段とを備えているこ
とを特徴とするインタフェース回路を提供する。
更に、前記伝送デジタル信号に基いて定電流を出力する
前記伝送側回路に設けた定電流出力手段およびこの定電
流出力手段からの出力信号がベースに供給されているト
ランジスタおよび、前記トランジスタのエミッターコレ
クタ間に電流を供給する前記受信側回路に設けた受信側
電源手段により構成される高周波成分除去手段と、前記
伝送線を介して得られるデジタル信号のジッタが含まれ
ているタイミング外でクロックを発生するクロック発生
手段およびこのクロックと前記デジタル信号とにより制
御されて前記デジタル信号と論理符号が等価なデジタル
信号を発生するデジタル信号発生手段により構成される
前記受信側回路に設けたジッタ成分除去手段とを備えて
いることを特徴とするインタフェース回路を提供する。
前記伝送側回路に設けた定電流出力手段およびこの定電
流出力手段からの出力信号がベースに供給されているト
ランジスタおよび、前記トランジスタのエミッターコレ
クタ間に電流を供給する前記受信側回路に設けた受信側
電源手段により構成される高周波成分除去手段と、前記
伝送線を介して得られるデジタル信号のジッタが含まれ
ているタイミング外でクロックを発生するクロック発生
手段およびこのクロックと前記デジタル信号とにより制
御されて前記デジタル信号と論理符号が等価なデジタル
信号を発生するデジタル信号発生手段により構成される
前記受信側回路に設けたジッタ成分除去手段とを備えて
いることを特徴とするインタフェース回路を提供する。
作 用 ジッタ成分除去はデジタル信号のジッタが含まれている
タイミング外でクロックを発生させ、このクロックによ
り元のデジタル信号と等価なデジタル信号を発生させる
ことにより行ない、高周波成分除去はデジタル信号に基
いてオン・オフされる定電流をトランジスタのベースに
供給し、エミッターコレクタ間には受信側回路に設けた
電源より電流を供給することにより伝送側の高周波成分
の影響を無くしている。
タイミング外でクロックを発生させ、このクロックによ
り元のデジタル信号と等価なデジタル信号を発生させる
ことにより行ない、高周波成分除去はデジタル信号に基
いてオン・オフされる定電流をトランジスタのベースに
供給し、エミッターコレクタ間には受信側回路に設けた
電源より電流を供給することにより伝送側の高周波成分
の影響を無くしている。
実施例 第１図は本発明回路の第１実施例のブロック系統図を示
す。同図において、伝送側回路10及び受信側回路11は結
合部12における伝送線28a,28b及びトランジスタQ1で接
続されており、電源及びGNDは夫々別である。デジタル
信号同期化制御回路13から取出された伝送デジタル信号
ａ（第２図（Ａ））（高周波成分及びジッタ成分を含
む）はＤフリップフロップ14に供給され、ここで、原信
号発生器15の出力原信号からタイミング制御信号発生器
16によって作られた同期クロックｂ（同図（Ｂ））に同
期してジッタ成分を除去された伝送デジタル信号ｃ（同
図（Ｃ））とされる。この場合、同期クロックｂは伝送
デジタル信号ａのジッタ成分が含まれるタイミング以外
の論理符号が安定したタイミングで発生するように設定
されている。
す。同図において、伝送側回路10及び受信側回路11は結
合部12における伝送線28a,28b及びトランジスタQ1で接
続されており、電源及びGNDは夫々別である。デジタル
信号同期化制御回路13から取出された伝送デジタル信号
ａ（第２図（Ａ））（高周波成分及びジッタ成分を含
む）はＤフリップフロップ14に供給され、ここで、原信
号発生器15の出力原信号からタイミング制御信号発生器
16によって作られた同期クロックｂ（同図（Ｂ））に同
期してジッタ成分を除去された伝送デジタル信号ｃ（同
図（Ｃ））とされる。この場合、同期クロックｂは伝送
デジタル信号ａのジッタ成分が含まれるタイミング以外
の論理符号が安定したタイミングで発生するように設定
されている。
なお、伝送デジタル信号ａはタイミング制御信号発生器
16から取出される同期信号に同期して取出される。
16から取出される同期信号に同期して取出される。
Ｄフリップフロップ14から取出された伝送デジタル信号
ｃは制御用ドライバ17に供給され、制御用ドライバ17は
伝送デジタル信号ｃの論理符号が「１」の時オンとな
り、これにより、結合部12のトランジスタQ1はオフ状態
となるので、受信側回路11の出力端子22a,22b間は
「１」となる。逆に、制御用ドライバ17は伝送デジタル
信号ｃの論理符号が「０」の時オフとなり、これにより
定電圧回路18から定電流制限用抵抗19（Ra）、ダイオー
ド20を介して一定電流が流れ、トランジスタQ1はオンに
なるので、受信側回路11の出力端子22a,22b間は「０」
となる。この場合、定電圧回路18、定電流制限用抵抗19
により、伝送デジタル信号ｃにいかなる高周波成分が含
まれていてもトランジスタQ1のベースには常に一定電流
が流れ、高周波成分を除去し得る。
ｃは制御用ドライバ17に供給され、制御用ドライバ17は
伝送デジタル信号ｃの論理符号が「１」の時オンとな
り、これにより、結合部12のトランジスタQ1はオフ状態
となるので、受信側回路11の出力端子22a,22b間は
「１」となる。逆に、制御用ドライバ17は伝送デジタル
信号ｃの論理符号が「０」の時オフとなり、これにより
定電圧回路18から定電流制限用抵抗19（Ra）、ダイオー
ド20を介して一定電流が流れ、トランジスタQ1はオンに
なるので、受信側回路11の出力端子22a,22b間は「０」
となる。この場合、定電圧回路18、定電流制限用抵抗19
により、伝送デジタル信号ｃにいかなる高周波成分が含
まれていてもトランジスタQ1のベースには常に一定電流
が流れ、高周波成分を除去し得る。
このように、トランジスタQ1のオン，オフ動作によって
受信側回路11には負荷抵抗21（Rb）伝送線28a,28bを介
して一定電流が流れる。受信側回路11の電源Ｂおよびア
ースは、伝送側回路10の電源Ａおよびアースとは夫々別
途に設けられているので、このトランジスタQ1のコレク
タ・エミッタ間に流れる電流は伝送側回路10の影響を全
く受けない。したがって、Ｄフリップフロップ14から取
出された伝送デジタル信号ｃより不要な高周波成分を除
去したデジタル信号が、出力端子22a,22bより受信デジ
タル信号ｄ（同図（Ｄ））として取出されるので、受信
デジタル信号ｄの論理符号「１」「０」は伝送デジタル
信号ａの論理符号「１」「０」と同一である。このよう
に、伝送デジタル信号ａの波形の高周波成分及びジッタ
成分が微小に変化してもその論理符号「１」「０」が変
化しない限り常に波形一定の受信デジタル信号ｄを取出
し得る。
受信側回路11には負荷抵抗21（Rb）伝送線28a,28bを介
して一定電流が流れる。受信側回路11の電源Ｂおよびア
ースは、伝送側回路10の電源Ａおよびアースとは夫々別
途に設けられているので、このトランジスタQ1のコレク
タ・エミッタ間に流れる電流は伝送側回路10の影響を全
く受けない。したがって、Ｄフリップフロップ14から取
出された伝送デジタル信号ｃより不要な高周波成分を除
去したデジタル信号が、出力端子22a,22bより受信デジ
タル信号ｄ（同図（Ｄ））として取出されるので、受信
デジタル信号ｄの論理符号「１」「０」は伝送デジタル
信号ａの論理符号「１」「０」と同一である。このよう
に、伝送デジタル信号ａの波形の高周波成分及びジッタ
成分が微小に変化してもその論理符号「１」「０」が変
化しない限り常に波形一定の受信デジタル信号ｄを取出
し得る。
なお、原信号発生器15、タイミング制御信号発生器16等
を用いる代りに、第３図に示す如く、同期信号生成回路
23にて伝送デジタル信号ａから同期クロックｂを生成す
るようにしてもよい。この場合、同期信号生成回路23に
PLLを設けて伝送デジタル信号ａに同期させてその数倍
の周波数を発生させ、これを分周してジッタ成分に追従
しない同期クロックｂを得るようにする。
を用いる代りに、第３図に示す如く、同期信号生成回路
23にて伝送デジタル信号ａから同期クロックｂを生成す
るようにしてもよい。この場合、同期信号生成回路23に
PLLを設けて伝送デジタル信号ａに同期させてその数倍
の周波数を発生させ、これを分周してジッタ成分に追従
しない同期クロックｂを得るようにする。
又、原信号発生器15は伝送側回路10以外の部分に設ける
ようにしてもよい。
ようにしてもよい。
第４図は本発明回路の第２実施例のブロック系統図を示
し、同図中、第１図と同一構成部分には同一番号を付し
てその説明を省略する。このものは、ジッタ成分除去手
段及び原信号発生器15を受信側回路25に設けた実施例で
あり、受信側回路25から結合部26のトランジスタQ2を介
して同期信号を送って伝送側回路24と受信側回路25とを
同期状態に保持する。
し、同図中、第１図と同一構成部分には同一番号を付し
てその説明を省略する。このものは、ジッタ成分除去手
段及び原信号発生器15を受信側回路25に設けた実施例で
あり、受信側回路25から結合部26のトランジスタQ2を介
して同期信号を送って伝送側回路24と受信側回路25とを
同期状態に保持する。
同図において、タイミング制御信号発生器16によって作
られた同期信号は結合部26のトランジスタQ2を介してデ
ジタル信号同期化制御回路13に供給され、これにより、
伝送デジタル信号ａは第５図（Ａ）に示すタイミングを
以て出力される。
られた同期信号は結合部26のトランジスタQ2を介してデ
ジタル信号同期化制御回路13に供給され、これにより、
伝送デジタル信号ａは第５図（Ａ）に示すタイミングを
以て出力される。
ここで、伝送デジタル信号ａ（第５図（Ａ））の論理符
号が「１」の場合の動作について説明する。伝送デジタ
ル信号ａは制御用ドライバ17に供給され、これをオンに
する。これにより、結合部12のトランジスタQ1はオフと
され、受信側回路25のタイミング制御信号発生器16から
取出される同期クロックｂに同期したタイミングのドラ
イバ制御信号によって制御用ドライバ27がオンとなって
も電源Ｂから負荷抵抗21に電流は流れない。従って、Ｄ
フリップフロップ14のＤ入力ｅ（第５図（Ｂ））の論理
符号は「１」となり、同期クロックｂ（同図（Ｃ））に
よってＤフリップフロップ14のＱ出力ｄ（同図（Ｄ））
は論理符号「１」となる。
号が「１」の場合の動作について説明する。伝送デジタ
ル信号ａは制御用ドライバ17に供給され、これをオンに
する。これにより、結合部12のトランジスタQ1はオフと
され、受信側回路25のタイミング制御信号発生器16から
取出される同期クロックｂに同期したタイミングのドラ
イバ制御信号によって制御用ドライバ27がオンとなって
も電源Ｂから負荷抵抗21に電流は流れない。従って、Ｄ
フリップフロップ14のＤ入力ｅ（第５図（Ｂ））の論理
符号は「１」となり、同期クロックｂ（同図（Ｃ））に
よってＤフリップフロップ14のＱ出力ｄ（同図（Ｄ））
は論理符号「１」となる。
この状態では、伝送側回路24、受信側回路25間に電流は
流れない。
流れない。
次に、伝送デジタル信号ａの論理符号が「０」の場合の
動作について説明する。伝送デジタル信号ａは制御用ド
ライバ17に供給され、これをオフにする。これにより、
トランジスタQ1は定電圧回路18、定電流制限用抵抗19を
介して流れる電流によりオンとされる。このとき、前述
のように制御用ドライバ27がオンとなると、このオン期
間のみ電源Ｂから負荷抵抗21に電流が流れる。従って、
Ｄフリップフロップ14のＤ入力ｅ（第５図（Ｂ））の論
理符号は「０」となり、同期クロックｂ（同図（Ｃ））
によってＤフリップフロップ14のＱ出力ｄ（同図
（Ｄ））は論理符号「０」となる。
動作について説明する。伝送デジタル信号ａは制御用ド
ライバ17に供給され、これをオフにする。これにより、
トランジスタQ1は定電圧回路18、定電流制限用抵抗19を
介して流れる電流によりオンとされる。このとき、前述
のように制御用ドライバ27がオンとなると、このオン期
間のみ電源Ｂから負荷抵抗21に電流が流れる。従って、
Ｄフリップフロップ14のＤ入力ｅ（第５図（Ｂ））の論
理符号は「０」となり、同期クロックｂ（同図（Ｃ））
によってＤフリップフロップ14のＱ出力ｄ（同図
（Ｄ））は論理符号「０」となる。
この状態では、受信側回路25の電源Ｂから負荷抵抗21、
トランジスタQ1のコレクタ・エミッタ、制御用ドライバ
27を介して電流が流れるが、トランジスタQ1に流れる電
流は、定電圧回路18及び定電流制限用抵抗19によって一
定であるため、受信側回路25の電源Ｂから流れる電流は
一定である。従って、伝送デジタル信号ａの波形に高周
波成分があってもその論理符号「１」「０」が変化しな
い限り常に波形一定の受信デジタル信号ｄを取出し得
る。
トランジスタQ1のコレクタ・エミッタ、制御用ドライバ
27を介して電流が流れるが、トランジスタQ1に流れる電
流は、定電圧回路18及び定電流制限用抵抗19によって一
定であるため、受信側回路25の電源Ｂから流れる電流は
一定である。従って、伝送デジタル信号ａの波形に高周
波成分があってもその論理符号「１」「０」が変化しな
い限り常に波形一定の受信デジタル信号ｄを取出し得
る。
なお、伝送側回路24と受信側回路25との結合にはトラン
ジスタの他、FET等これと同等の動作をするものなら何
でもよい。
ジスタの他、FET等これと同等の動作をするものなら何
でもよい。
発明の効果 本発明回路によれば、伝送デジタル信号にジッタ成分や
不要高周波成分が重畳されていても伝送デジタル信号の
論理符号に応じた常に波形一定の受信デジタル信号を得
ることができる等の特長を有する。
不要高周波成分が重畳されていても伝送デジタル信号の
論理符号に応じた常に波形一定の受信デジタル信号を得
ることができる等の特長を有する。
第１図及び第２図は夫々本発明回路の第１実施例のブロ
ック系統図及び信号波形図、第３図は本発明回路の第１
実施例の実施例の要部のブロック系統図、第４図及び第
５図は夫々本発明回路の第２実施例のブロック系統図及
び信号波形図、第６図及び第７図は従来回路の各例のブ
ロック系統図である。 10,24……伝送側回路、11,25……受信側回路、12,26…
…結合部、13……デジタル信号同期化制御回路、14……
Ｄフリップフロップ、15……原信号発生器、16……タイ
ミング制御信号発生器、17,27……制御用ドライバ、18
……定電圧回路、19……定電流制限用抵抗、20……ダイ
オード、21……負荷抵抗、22,22a,22b……出力端子、23
……同期信号生成回路、28a,28b……伝送線。
ック系統図及び信号波形図、第３図は本発明回路の第１
実施例の実施例の要部のブロック系統図、第４図及び第
５図は夫々本発明回路の第２実施例のブロック系統図及
び信号波形図、第６図及び第７図は従来回路の各例のブ
ロック系統図である。 10,24……伝送側回路、11,25……受信側回路、12,26…
…結合部、13……デジタル信号同期化制御回路、14……
Ｄフリップフロップ、15……原信号発生器、16……タイ
ミング制御信号発生器、17,27……制御用ドライバ、18
……定電圧回路、19……定電流制限用抵抗、20……ダイ
オード、21……負荷抵抗、22,22a,22b……出力端子、23
……同期信号生成回路、28a,28b……伝送線。
Claims (2)
- 【請求項１】伝送デジタル信号を伝送側回路から伝送線
を介して受信側回路に伝送して取出すインタフェース回
路において、 前記伝送デジタル信号のジッタが含まれているタイミン
グ外でクロックを発生するクロック発生手段および、こ
のクロックと前記伝送デジタル信号とにより制御されて
前記伝送デジタル信号と論理符号が等価なデジタル信号
を発生するデジタル信号発生手段により構成される前記
伝送側回路に設けたジッタ成分除去手段と、 このジッタ成分除去手段が出力するデジタル信号に基づ
いて定電流を出力する前記伝送側回路に設けた定電流出
力手段および、この定電流出力手段からの出力信号がベ
ースに供給されているトランジスタおよび、前記トラン
ジスタのエミッターコレクタ間に電流を供給する前記受
信側回路に設けた受信側電源手段により構成される高周
波成分除去手段とを備えていることを特徴とするインタ
フェース回路。 - 【請求項２】伝送デジタル信号を伝送側回路から伝送線
を介して受信側回路に伝送して取出すインタフェース回
路において、 前記伝送デジタル信号に基いて定電流を出力する前記伝
送側回路に設けた定電流出力手段および、この定電流出
力手段からの出力信号がベースに供給されているトラン
ジスタおよび、前記トランジスタのエミッターコレクタ
間に電流を供給する前記受信側回路に設けた受信側電源
手段により構成される高周波成分除去手段と、 前記伝送線を介して得られるデジタル信号のジッタが含
まれているタイミング外でクロックを発生するクロック
発生手段および、このクロックと前記デジタル信号とに
より制御されて前記デジタル信号と論理符号が等価なデ
ジタル信号を発生するデジタル信号発生手段により構成
される前記受信側回路に設けたジッタ成分除去手段とを
備えていることを特徴とするインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175511A JPH0669184B2 (ja) | 1986-07-28 | 1986-07-28 | インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175511A JPH0669184B2 (ja) | 1986-07-28 | 1986-07-28 | インタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6333040A JPS6333040A (ja) | 1988-02-12 |
| JPH0669184B2 true JPH0669184B2 (ja) | 1994-08-31 |
Family
ID=15997327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61175511A Expired - Lifetime JPH0669184B2 (ja) | 1986-07-28 | 1986-07-28 | インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669184B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5307907A (en) * | 1991-06-11 | 1994-05-03 | Atsugi Unisia Corporation | Hydraulic damper |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580943A (en) * | 1978-12-15 | 1980-06-18 | Matsushita Electric Works Ltd | Repeater for private line multiple transmission device |
-
1986
- 1986-07-28 JP JP61175511A patent/JPH0669184B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6333040A (ja) | 1988-02-12 |
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