JPH0669441A

JPH0669441A - 半導体メモリ装置

Info

Publication number: JPH0669441A
Application number: JP5063096A
Authority: JP
Inventors: Carlos A Mazure; カルロス・エイ・マズーア; Jon T Fitch; ジョン・ティ・フィッチ; James D Hayden; ジェイムズ・ディ・ハイデン; Keith E Witek; キース・イー・ウィテック
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1992-03-02
Filing date: 1993-02-26
Publication date: 1994-03-11
Anticipated expiration: 2017-09-17
Also published as: JP3325072B2

Abstract

(57)【要約】【目的】小さな表面積、改善された短チャネル効果お
よび少ないチャネル長変動を有する縦形回路を使用した
ＳＲＡＭを実現する。【構成】基板（１２）内に拡散（１４）、第１の縦形
トランジスタスタック（１２２）および第２の縦形トラ
ンジスタスタック（１２４）が形成される。第１の縦形
スタックはトランジスタ（１０４）の下にトランジスタ
（１００）を有する。第２の縦形スタックはトランジス
タ（１０６）の下にトランジスタ（１０２）を有する。
前記トランジスタは直列に接続され、他のトランジスタ
も直列に接続される。トランジスタ（１００，１０２）
はラッチ用トランジスタとしてかつトランジスタ（１０
６，１０４）はパストランジスタとして接続される。２
つの縦方向スタック（１２６，１２８）は相互接続（１
１８，１２０）および半導体メモリ装置のための抵抗装
置（１３４，１３８）を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的には半導体装置お
よびプロセス技術に関し、かつより特定的には、半導体
メモリに関する。

【０００２】

【従来の技術】スタティック・ランダムアクセスメモリ
（ＳＲＡＭ）のような集積回路メモリ装置を製造するた
めにプレーナトランジスタがしばしば使用されている。
プレーナトランジスタはチャネル領域によって分離され
た拡散ソース電極およびドレイン電極を有する。チャネ
ル領域の上には該チャネル領域からゲート酸化膜によっ
て分離されたゲート電極が横たわっている。プレーナト
ランジスタは、数多くの集積回路メモリの用途に使用さ
れかつ有用であるが、領域または面積集約的でありかつ
トランジスタごとに多量の基板面積を消費する。さら
に、集積回路の寸法がサブミクロンの範囲に低減するに
応じて、プレーナトランジスタは種々の不都合を持つこ
とになる。より小さな形状およびより薄いゲート酸化膜
の厚さにおいては、ホットキャリア注入、リーケージ電
流、アイソレーション、短チャネル作用、およびチャネ
ル長の変動のような文献によく記載された問題がプレー
ナトランジスタにおいては主な問題となる。

【０００３】プレーナトランジスタについての上に述べ
た不都合のいくつかを克服するため、薄膜トランジスタ
（ＴＦＴ）、エレベーテッドソースおよびドレイントラ
ンジスタ、低ドープドレイン（ＬＤＤ）トランジスタお
よび他の改良品が開発された。これらの改良は上に述べ
た不都合のいくつかを低減するが、該改良はいくつかの
望ましくない特性を有していた。主な望ましくない特性
は前記改善されたトランジスタは、たいていの場合、プ
レーナトランジスタと同じくらいに領域集約的であるか
あるいはプレーナトランジスタよりもさらに領域集約的
であり、あるいはＴＦＴの場合は、プレーナトランジス
タと同様には動作せず、例えば、ＴＦＴを使用すること
により小さなメモリセル領域を得ることができるが、Ｔ
ＦＴは高度に抵抗的であり、したがってすべての用途に
適しているわけではないという事実である。

【０００４】

【発明が解決しようとする課題】上に述べた悪影響のい
くつかを低減しながら、同時に回路表面積を減少させか
つトランジスタの収容密度を増大するために種々の手法
が用いられてきた。サラウンディングゲート・トランジ
スタ（ＳＧＴ）が開発され、該トランジスタを形成する
ためにはスペーサゲートおよびプレーナ拡散が使用され
ている。ＳＧＴはプレーナトランジスタに影響する不都
合のいくつかを低減しかつ縦方向に配置されたスーペー
サゲートにより表面積を低減した。ＳＧＴの分布形状
（トポグラフィ）の問題および幾何学的形状のため通常
達成するのが困難なソース、ゲートおよびドレイン用コ
ンタクトを生じかつサブミクロン技術を使用して一貫し
て製造するのが困難になっている。さらに、注入によっ
てソース領域、ドレイン領域、およびチャネル領域をド
ーピングすることが形状のため困難になることがありか
つ特別のプロセスを必要とする。

【０００５】伝統的なプレーナトランジスタおよびＴＦ
Ｔ技術は現在、６４ＭｂｉｔのＳＲＡＭまたは２５６Ｍ
ｂｉｔのＳＲＡＭのような、多量のメモリセルの形成を
可能にする速度では進歩していない。

【０００６】

【課題を解決するための手段および作用】前に述べた不
都合は本発明によって克服されかつ他の利点が得られ
る。本発明はメモリ装置からなる。該メモリ装置は１つ
の面を有する基板を備えている。第１の縦形構造が前記
基板の面に少なくとも部分的に横たわるよう形成され
る。該第１の縦形構造は第２の半導体装置の下に横たわ
る第１の縦形トランジスタを有する。第２の縦形構造は
前記基板の面の上に少なくとも部分的に横たわって形成
されかつ前記第１の縦形構造に横方向に隣接して形成さ
れる。第２の縦形構造は第２の半導体装置の下に横たわ
る第２の縦形トランジスタを有する。電気的相互接続が
前記第１および第２の縦形トランジスタおよび前記第１
および第２の半導体装置に結合されて前記メモリ装置を
形成する。

【０００７】本発明は添付の図面と共に以下の詳細な説
明を参照することによりさらに明瞭に理解できるであろ
う。

【０００８】

【実施例】図１には、トランジスタ１０の形成に適した
構造が示されている。トランジスタ１０はベース層を有
し、該ベース層は１つの面を有しかつ第１の導電形を有
する基板１２である。トランジスタ１０が第２のトラン
ジスタ（図示せず）の上に横たわって形成される第１の
トランジスタを表す場合には、該第１のトランジスタの
ためのベース層は下に横たわる第２のトランジスタの導
電性頭部層または頭部電極である。基板１２はシリコ
ン、ガリウムひ素、シリコンオンサファイア、エピタキ
シャル形成、ゲルマニウム、ゲルマニウムシリコン、多
結晶シリコン、ダイアモンド、シリコンオンインシュレ
ータ（ＳＯＩ）、および／または同様の基板材料から作
成することができる。好ましくは、基板１２はシリコン
から形成される。拡散１４が基板１２内に形成される。
拡散１４を形成するためには種々の方法を用いることが
できる。これらの方法は以下に説明する。第１の誘電層
１６は基板１２の上に横たわって形成されかつ始めは拡
散１４の上に横たわっている。制御電極導電層１８が誘
電体層１６の上に形成される。好ましい形態では、導電
層１８は多結晶シリコンであるが、導電層１８は金属、
サリサイドまたはシリサイド、ゲルマニウムシリコン、
ポリサイド、その他でもよい。第２の誘電体層２０は導
電層１８の上に横たわって形成される。

【０００９】誘電体層１６および２０、およびここに述
べるすべての他の誘電体はそれらが行う機能に基づき物
理的かつ化学的構成において変化し得る。ここに述べる
誘電体層はウェットまたはドライ二酸化シリコン（Ｓｉ
Ｏ_２）、窒化物、窒化シリコン、テトラエチルオルソシ
リケート（ＴＥＯＳ）をベースとした酸化物、ボロフォ
スフェートシリケートガラス（ＢＰＳＧ）、フォスフェ
ートシリケートガラス（ＰＳＧ）、ボロシリケートガラ
ス（ＢＳＧ）、酸化物−窒化物−酸化物（ＯＮＯ）、５
酸化タンタル、プラズマ増強窒化シリコン（Ｐ−Ｓ_ｉＮ
_ｘ）、酸化チタン、および／または同様のものとするこ
とができる。特定の誘電体は特定の誘電体が好ましいか
あるいは必要とされる場合に注記する。

【００１０】図１において、フォトレジストのマスキン
グ層（図示せず）が誘電体層２０の上に被着される。該
マスキング層（図示せず）は伝統的な方法でパターニン
グされかつエッチングされて誘電体層２０の一部を露出
するマスク開口を形成する。誘電体層２０の一部は導電
層１８へと選択的にエッチングされ誘電体層２０に開口
を形成する。導電層１８の一部は誘電体層１６へと選択
的にエッチングされ導電層１８へのエッチングにより開
口を深める。誘電体層１６の一部は基板１２へと選択的
にエッチングされ誘電体層１６へとエッチングすること
によって開口をさらに深める。誘電体層１６のエッチン
グは拡散１４を露出する。誘電体層１６および２０そし
て制御電極導電層１８のエッチングによりマスク開口へ
とセルフアラインされる開口を生ずる。該開口はいくつ
かの場合に「デバイス開口（ｄｅｖｉｃｅｏｐｅｎｉ
ｎｇ）」と称される。他の形態では、該デバイス開口を
形成するのに非選択的エッチング処理を使用できる。

【００１１】図１において、拡散１４は少なくとも２つ
の方法の内の１つによって形成される。１つの形態で
は、拡散１４はフォトレジストマスク、酸化物マスク、
窒化物マスクその他の内の１つを使用することによって
選択的に基板内に注入または拡散することができる。同
様にして、拡散１４は酸化物または同様の材料を介して
注入し浅い、ドーパントが分散した接合を保証すること
ができる。この注入または拡散は導電層１８の形成の前
に行われる。第２の方法においては、拡散１４はデバイ
ス開口の形成の後に注入または拡散することができる。
第２の方法は、注入を使用した場合、得られる拡散１４
が前記デバイス開口またはマスク開口にセルフアライン
されるという事実のため好ましいものである。拡散１４
はＮ形またはＰ形のいずれでもよくかつ複数のドーパン
ト原子（例えば、リンおよびひ素）を含んでいてもよ
い。該デバイス開口は任意の形状または大きさでよいが
好ましくは最小リソグラフサイズの円形のコンタクトま
たは四角形のコンタクトとされる（０．５ミクロン以下
のオーダ）。

【００１２】図２は、側壁誘電体層２２の形成ステップ
を示す。側壁誘電体層２２は前記開口の形成から生ずる
導電層１８の側壁上に形成される。該誘電体はゲート酸
化膜として機能するという事実により、誘電体層２２は
たいていの場合成長されたＳ_ｉＯ_２層である。誘電体層
２２の成長は薄い誘電体層２４が拡散１４の露出面上に
成長する結果となる。

【００１３】誘電体層２４の形成は望ましくない副作用
である。従って、図３は誘電体層２４の一部のための誘
電体除去ステップを示す。円筒誘電体スペーサ２６また
は同様の形成物が誘電体層２４および隣接する誘電体層
２２をおおって形成される。好ましくは、スペーサ２６
は窒化物またはＳｉＯ_２に選択的にエッチングできる酸
化物であり、形状的に円筒形であり、かつ前記デバイス
開口の側壁内にかつ該側壁に隣接して形成される。スペ
ーサ２６はデバイス開口内の内部開口を形成する。スペ
ーサ２６は誘電体層２２を後の酸化物エッチングから保
護するために使用される。次に、酸化物エッチングがス
ペーサ２６および基板１２に対し選択的に行われる。該
酸化物エッチングは前記円筒形の誘電体スペーサ２６内
にある誘電体層２４の部分を除去する。前記スペーサの
下にありかつ前記開口の周辺を囲む誘電体層２４の部分
はエッチングされないで残る。スペーサ２６は次に伝統
的な窒化物または除去可能なスペーサ技術によって除去
される。

【００１４】図４において、それぞれドレインおよびソ
ースとも称される、第１および第２の電流電極およびチ
ャネル領域が形成される。好ましい形態では、成長され
た導電領域が使用されて前記第１および第２の電流電極
およびチャネル領域を形成する。好ましくは、成長され
た導電領域は材料のベース層のエピタキシャル成長によ
って形成される。

【００１５】トランジスタ１０はエピタキシャル成長に
適した１つの機器内に置かれる。トランジスタ１０を加
熱することによりかつ拡散１４または基板１２の露出部
分をジクロロシラン（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）
または同様のシリコン源ガスのような化合物にさらすこ
とにより成長が開始される。

【００１６】始めに、第１の電流電極またはドレイン電
極２８がデバイス開口に形成される。電極２８は前記第
１の導電形と反対の第２の導電形で形成される。ドレイ
ン電極２８を第２の導電形のドーパント原子でドーピン
グするために、イオン注入も可能であるがインサイチュ
ドーピング（ｉｎ−ｓｉｔｕｄｏｐｉｎｇ）が好まし
い。インサイチュドーピングはドレイン電極２８が成長
の間にドーパントガス源によってドーピングされること
を意味する。もし第２の導電形がＰ形であれば、ボロン
含有ガスまたは同様のドーパントガスがドレイン電極２
８をドーピングするために使用される。もし第２の導電
形がＮ形であれば、燐含有、ひ素含有、あるいは同様の
ドーパントガスが電極２８をドーピングするために使用
される。ドレイン電極２８は、インサイチュドーピング
により、前記第１の誘電体層１６に隣接して該ドレイン
電極２８が図４に示されるように側壁誘電体層２２の底
部に隣接するかあるいはほぼ隣接するまで成長される。
低ドープドレイン（ＬＤＤ）領域またはグレーデッド・
ドーピングプロフィールをインサイチュードーピングの
濃度を変えることにより形成できる。

【００１７】エピタキシャル成長は同様にして成長しチ
ャネル領域３０を形成する。チャネル領域３０は、好ま
しくはここに説明するインサイチュドーピングにより、
第１の導電形で形成される。誘電層２２はゲート酸化膜
でありかつ導電層１８はゲートとして作用するという事
実により、チャネル領域３０におけるドーピングはしき
い値電圧を調整するために使用できる。該チャネル領域
は、インサイチュドーピングにより、前記電極が図４に
示されるように側壁電極２２の頭部に隣接するかあるい
はほぼ隣接するまで成長される。

【００１８】エピタキシャル成長は同様にして継続し第
２の導電形の、ソース電極とも称される、第２の電流電
極を形成する。第２の電流電極は２つのサブ領域を有す
る。これら２つのサブ領域は低ドープ（ｌｉｇｈｔｌｙ
ｄｏｐｅｄ）電極３２および高ドープ（ｈｅａｖｉｌ
ｙｄｏｐｅｄ）電極３４である。電極３２および３４
は成長の間にインサイチュドーピングの濃度を変更する
ことにより形成される。始めに、第２の導電形のドーピ
ングガスは所定の濃度にされる。所定時間の後、かつ従
って所定のエピタキシャル成長厚さになった後、低ドー
プ電極３２が形成され、かつドーパント濃度が第２の所
定のレベルに増大される。第２の所定のレベルを維持す
る間に、エピタキシャル成長が続けられて高ドープ電極
３４を形成する。

【００１９】図４に示されるようにハーフ低ドープドレ
イン（ＬＤＤ）構造を備えたトランジスタを持つことは
都合がよい。一般に、ＬＤＤ領域は直列抵抗の増大を生
ずる。もしＬＤＤ領域が、該ＬＤＤ領域が最も必要とさ
れる、ソース電極においてのみ形成できれば、ＬＤＤ構
成の利点は直列抵抗を低減しながら維持することができ
る。ソースおよびドレイン領域は図４の構造においては
相互交換可能であることに注目すべきである。もしソー
スとドレインとの機能が切り替えられれば（すなわち、
ソースがチャネル領域３０の下に横たわって形成されか
つドレインがチャネル領域３０の上に横たわって形成さ
れれば）、ＬＤＤ構造はより下側の電極に対して形成で
きる。また、ＬＤＤ領域をソースおよびドレインの双方
に対して形成することによりフルＬＤＤトランジスタを
形成できることも明らかである。ＬＤＤ領域は任意選択
的なものでありかつソースおよびドレイン領域の双方に
対するドーピングは一定とすることが可能なことに注目
することが重要である。

【００２０】また、エピタキシャル成長は清浄な面を必
要とし、従って成長を始める前に、伝統的なＲＣＡ酸化
クリーン、Ｉｓｈｉｚａｋａ−Ｓｈｉｒａｋｉクリー
ン、または同等のクリーニングサイクルのような、クリ
ーニングサイクルが行われる。さらに、薄膜トランジス
タ（ＴＦＴ）は上に述べたエピタキシャル手法により形
成できる。もし基板１２が単結晶シリコンの代わりに多
結晶シリコンであれば、多結晶シリコンの電極領域およ
びチャネル領域はエピタキシャル的に成長される。この
成長は図４のトランジスタ１０と同様の構造の縦形ＴＦ
Ｔを形成する。縦形ＴＦＴはメモリセルの設計において
面積を節約することに関して有用である。

【００２１】図１における開口の形成は複数のゲート電
極を有する多ゲートトランジスタを形成するために使用
できることに注目することが重要である。複数のゲート
電極または、Ｎを整数とし、Ｎ個のゲートは２つの方法
の内の１つによって形成される。第１の方法はゲート導
電層を形成する段階、リソグラフ的にゲート導電層をマ
スキングする段階、およびＮ個の物理的に分離した区別
可能なゲートを形成するためにエッチングする段階を含
む。この方法においては、デバイス開口に対するフォト
リソグラフ的なアライメントが重要でありかつ従ってこ
の方法は好まれない。好ましい方法はゲート導電層を単
一領域または層として形成しかつ単一のゲート導電層を
Ｎ個の導電ゲート領域に分離するためにデバイス開口の
形成を利用することである。この方法はすべてのゲート
が前記デバイス開口に対しセルフアラインされることを
保証する。図５は、１つの形態で、層１８をＮ個のセル
フアラインされたゲートにエッチングするために使用さ
れるゲート導電層１８およびデバイス開口２１の頭部斜
視図を示し、図示された例ではＮは４である。

【００２２】図４において、デバイス開口の周囲に残る
誘電体層２４は後のエピタキシャル成長のためのエピタ
キシャルシーディング領域（ｅｐｉｔａｘｉａｌｓｅ
ｅｄｉｎｇａｒｅａ）を低減する。従って、図６は、
図２〜図３のステップに置き換えて使用できかつより大
きなエピタキシャルシーディング領域を達成する別の方
法を示す。前記開口を形成するために誘電体層１６およ
び２０および導電層１８をエッチングする場合に、通常
誘電層２０のエッチングとこれに続く導電層１８のエッ
チング、さらにこれに続く誘電体層１６のエッチングが
使用されて基板１２を露出しかつトランジスタ１０の種
々の特徴部をセルフアラインする。もし導電層１８のエ
ッチングの間にオーバエッチまたは等方性エッチが行わ
れれば、導電層１８は横方向にエッチングされかつ誘電
体層１６および２０によって規定される側部を有する
「洞窟（ｃａｖｅ）」へとくぼむであろう。前記開口の
側壁から後退した導電層１８により、誘電体層２２′が
図６に示されるように形成できる。誘電体層２２′の形
成は除去することができる拡散１４の上に横たわる表面
誘電体層（図示せず）を形成する。相違点はスペーサが
もはや必要でないことである。反応性イオンエッチ（Ｒ
ＩＥ）が行われてくぼんだ誘電体層２２′に影響を与え
ることなく拡散１４の表面から表面誘電体層を完全に除
去することができる。

【００２３】もし前記誘電体層２２′が前記「洞窟」の
一部が依然として残るように形成されれば、任意選択的
な誘電体スペーサ２２″は図６に示されるように前記開
口に横方向に隣接しかつ前記導電層１８に横方向に隣接
して形成できる。任意選択的な誘電体スペーサ２２″は
好ましくはＴＯＥＳをベースとした酸化物から形成され
る。該スペーサは次にＲＩＥエッチングされて前記導電
層１８に隣接する多結晶シリコン成長ＳｉＯ_２層および
前記多結晶シリコン成長ＳｉＯ_２層に隣接するＴＯＥＳ
をベースとした酸化物層を有する複合誘電体として誘電
体層２２″を形成する。この複合酸化物形成は改善され
たゲート誘電体層を生成するために誘電体層２２′内で
微小穴（ｍｉｃｒｏｐｏｒｅｓ）（すなわち、欠陥）を
ミスアラインするために使用される。

【００２４】さらに、ＲＩＥエッチングの間、プラズマ
損傷（ｐｌａｓｍａｄａｍａｇｅ）によって誘電体層
２２′が生じ得る。誘電体層２２′はゲート酸化膜とし
て機能するという事実のため、誘電体層２２′は優れた
品質のものでなければならない。従って、ＲＩＥエッチ
ングの間のプラズマ損傷を避けまたは低減するために、
誘電体層２２′は通常Ｎ_２，Ｎ_２Ｏ，ＮＨ_３あるいは等
価物によって窒化される。窒化酸化物材料は他の酸化物
材料よりもプラズマ損傷に抵抗する。窒化酸化物は都合
のよいものであるがトランジスタ１０にとっては任意選
択的なものである。

【００２５】ＮチャネルおよびＰチャネルトランジスタ
の双方が形成できる。もし第１の導電形がＮ形でありか
つ第２の導電形がＰ形であれば、Ｐチャネル縦形トラン
ジスタが形成される。もし第１の導電形がＰ形でありか
つ第２の導電形がＮ形であれば、Ｎチャネル縦形トラン
ジスタが形成される。

【００２６】たいていの場合、図１のトランジスタ１０
はチャネル領域３０を完全に囲む導電層１８を持つであ
ろう。完全に囲む導電層１８は最大の電流伝達能力、よ
り首尾一貫したアスペクト比（トランジスタの幅／トラ
ンジスタの長さの比）、および信頼性あるフォトリソグ
ラフ的なアライメントを可能にする。他の場合には、大
きなパッキング密度がチャネル領域３０を導電層１８に
よって部分的に囲むことにより達成できる。この大きな
パッキング密度は大部分の多結晶シリコンおよび金属の
設計ルールのための導体間のスペースの要求を避けるこ
とにより達成される。

【００２７】トランジスタ１０は縦方向に積層された縦
形トランジスタを形成するために使用できる。これらの
縦方向に積層された縦形トランジスタは次に超小型のス
タティックランダムアクセスメモリ（ＳＲＡＭ）セルを
形成するために使用できる。超小型ＳＲＡＭセルを製造
するために使用されるすべてのトランジスタは側壁誘電
体形成、ＬＤＤ領域、ドーピングプロフィール、拡散、
酸化物その他に関しトランジスタ１０について上に述べ
たすべての柔軟性を持つことができる。他の縦形トラン
ジスタも存在しかつここに提案された実施例において使
用できる。

【００２８】トランジスタ１０は他のトランジスタ１０
の頭部上に縦方向に積層し約１平方ミクロンの表面積を
有するメモリセルを実現することができる。例えば、
０．２５ミクロンのリソグラフ特徴サイズあるいは線幅
（ｆｅａｔｕｒｅｓｉｚｅ）が使用されかつ線間の最
小間隔要求が０．２５ミクロンのオーダであれば、１平
方ミクロンのセルが実現できる。もし０．４ミクロンの
線幅が使用されかつ線間の最小間隔要求が０．４ミクロ
ンのオーダであれば、おおざっぱにいって２．５平方ミ
クロンのセルが実現できる。コンタクト開口またはデバ
イス開口は通常サブミクロンのサイズである。もし０．
５ミクロンの線幅が使用されかつ線間の最小間隔要求が
０．５ミクロンのオーダであれば、おおざっぱに４平方
ミクロンのセルが実現できる。図７〜図１４において
は、複数のＭ個の縦形トランジスタ、ここではＭは２に
等しい整数、が互いに積層されている。各々の積層され
たトランジスタは独立にＮチャネルまたはＰチャネルの
装置とすることができる。Ｐチャネルはトランジスタが
Ｐ形にドーピングされたソースおよびドレイン領域を有
することを意味する。ＮチャネルはトランジスタがＮ形
にドーピングされたソースおよびドレイン領域を有する
ことを意味する。各々の積層されたトランジスタは１か
らＮ個の導電性ゲートを持ち、ＮはＭ個の積層されたト
ランジスタの各々の間で異なる値とすることができる。

【００２９】Ｍ個のトランジスタの積層において、底部
のトランジスタの第２の電流電極、または頭部電極、は
上に横たわるトランジスタの第１の電流電極、または底
部電極、に接続される。この接続機構により、Ｐ形領域
はいくつかの場合Ｎ形領域と接触することになりかつＰ
Ｎ接合を生成する。ＰＮ接合の間でダイオード電圧降下
を避けるためサリサイド（ｓａｌｉｃｉｄｅ）、金属、
シリサイド（ｓｉｌｉｃｉｄｅ）、その他の材料が使用
されて該ＰＮ接合を電気的に短絡する。

【００３０】図７〜図１４において、図１〜図５の要素
と同様の要素は簡明化のために同じ番号が付されてお
り、かつ従って詳細には説明しない。図１〜図５の各要
素と同様の図７〜図１４の各要素は図１〜図５について
ここに述べるすべての変更および修正が可能であるべき
である。図７は実質的に図１〜図２と等価でありかつ誘
電体層１６，２０および２７の形成、導電層１８，１９
および２５の形成、基板１２を露出するデバイス開口の
形成、側壁誘電体２２および誘電体層２４の形成、およ
び拡散１４の形成を示している。

【００３１】図１〜図５と異なる図７の層および領域に
ついて説明することが重要である。導電層１８および１
９は図５に示されたものと同様にして単一導電層から形
成される。導電層２５は誘電体層２０の上に横たわるよ
うに形成されかつ出力導体として機能する。さらに、誘
電体層２７は導電層２５の上に横たわるように形成され
る。導電層１８および１９はそれぞれ第１の導電ゲート
電極および第２の導電ゲート電極を形成する。従って、
デバイス開口内にかつ前記導電層１８および１９に隣接
して形成されるトランジスタはダブルゲートのものとな
る。導電層１８および１９は図７においては集合的に単
一ゲートとして形成できることに注目することが重要で
ある。

【００３２】図８において、前に述べた、保護のために
スペーサ２６を利用する側壁誘電体方法が示されてい
る。図６において本明細書に提案されたくぼみ側壁手法
は図８のスペーサ方法に対し実行可能な置き換え例であ
りかつ逆も同様である。図８においては誘電体層２５の
一部が除去されている。

【００３３】図９において、導電領域がほぼ図４と同じ
チャネル領域および電極領域を有しデバイス開口内に形
成されている。図９においては、ハーフＬＤＤ構造が示
されている。エピタキシャル成長によって電極およびチ
ャネル領域を形成する方法が図４に関連して詳細に説明
される。前に述べたように、電極およびチャネル領域を
形成する導電領域は任意選択的にフルＬＤＤ構造、ある
いはＬＤＤ領域を持たない構造で形成できる。導電領域
および導電層１８および１９は第１のトランジスタを形
成する。

【００３４】図１０において、誘電体層２７の一部が除
去されて導電層２５の一部を露出する。短時間のエピタ
キシャル成長工程または被着およびエッチング手順が使
用されて導電層２５と高ドープ電極３４との間に電気的
コンタクトを形成する。好ましくは、短時間の（ｂｒｉ
ｅｆ）エピタキシャル成長工程はエピタキシャルリンク
層３６を介して導電層２５を高ドープ領域３４にリンク
する。層３６と同様のリンク層を形成するために側壁コ
ンタクト、他の形式のエピタキシャル成長、被着および
エッチング手順、その他を使用することができる。

【００３５】図１１において、誘電体層３８および４２
そして導電層４０が形成されて第２のトランジスタの形
成を可能にする。第２のトランジスタは導電層１８およ
び１９によってゲーティングされる第１のトランジスタ
の上に横たわる。第２のトランジスタはベース層として
高ドープ電極３４を使用する。ベース層は上に横たわる
第２のトランジスタの形成のためのエピタキシャル品質
の材料を提供する。誘電体層３８および４２そして導電
層４０は図１において説明されたのと同様にして形成さ
れる。

【００３６】図１２において、第２のデバイス開口、ま
たは第２の開口が誘電層３８および４２そして導電層４
０によって形成される。側壁誘電体４４が図１〜図２に
関して説明したのと同様にして形成される。第２のトラ
ンジスタは導体４０により単一ゲートのものとなる。導
体４０は第２の開口の周囲を完全に囲むか、あるいは第
２の開口の周囲を部分的に囲む。誘電体層４６は、図７
の誘電体層２４と同様に、側壁誘電体層４４の形成の間
に高ドープ電極３４の上に横たわって形成される。

【００３７】図１３は、図８と同様の側壁スペーサおよ
び誘電体除去工程を示す。スペーサの下にない誘電体層
４６は除去される。図１４において、第２の導電領域が
形成され、該第２の導電領域は第１の電流電極５０、チ
ャネル領域５２および低ドープドレイン領域５４および
高ドープドレイン領域５６と称されるサブ領域を有する
第２の電流電極を有する。

【００３８】図１４に示される構造と同様の複数の構造
を以下に教示するように接続して超小型のＳＲＡＭセル
を形成できる。

【００３９】図１５〜図２０は本発明に係わる縦方向に
集積された縦形トランジスタ構造を形成するための他の
方法を示す。図７〜図１４は一度に１つのトランジスタ
がかつセルフアライメントなしで積層されたトランジス
タが形成される技術を示す。図１５〜図２０は複数のト
ランジスタがスタックで形成され、該トランジスタが互
いにセルフアラインされる方法を示す。ここで説明する
縦形ＣＭＯＳ論理ゲートは前記セルフアライン方法また
は非セルフアライン方法のいずれをも使用できる。ここ
で説明する縦形ＳＲＡＭセルはセルフアライン方法ある
いは非セルフアライン方法のいずれを使用することもで
きる。

【００４０】図１５において、基板１２および拡散１４
が再び示されている。図１〜図１４と同様の領域および
層は図１５〜図２０においても同じ番号が付されてい
る。導電層６０，６４および６８そして誘電体層５８，
６２，６６および７０は図示のごとく基板１２上に横た
わるように形成されている。誘電体層５８，６２，６６
および７０は平坦なものとして図示されている。平坦化
が示されているが機能上の積層デバイスにとっては必要
なものではない。平坦化は地形を改善しかつ、金属層の
ような、上に横たわる導電層における地形的な（ｔｏｐ
ｏｇｒａｐｈｉｃａｌ）問題を低減する。もし平坦化方
法が使用されなければ、「火山形（ｖｏｌｃａｎｏ−ｓ
ｈａｐｅｄ）」の積層論理装置が作成される。

【００４１】図１６においては、デバイス開口または開
口が形成されている。該開口は側壁を有しかつ導電層６
０，６４および６８ならびに誘電体層５８，６２，６６
および７０の一部をエッチングすることにより形成され
る。導電層６０，６４および６８のエッチングの間に、
導電層６０，６４および６８がオーバエッチングされ図
６に示されるように導電層６０，６４および６８に隣接
する開口の側壁を横方向にくぼませる。このくぼみ形成
は横方向にくぼんだ側壁誘電体層７２が誘電体層７４の
形成と同時に形成されるようにする。誘電体層７２がく
ぼむという事実のため、誘電体層７４がここに説明され
るように誘電体層７２に影響を与えることなくエッチン
グされる。

【００４２】拡散１４は、１つの形態においては、図１
５に示されるように導電層６０，６４および６８そして
誘電体層５８，６２，６６および７０の形成の前あるい
は形成中に基板１２に形成される。好ましい形態におい
ては、拡散１４は図１６に示されるように開口に対して
セルフアラインされて形成される。図１６においては、
互いの頭部に積層されるすべてのトランジスタは互いに
セルフアラインしている。従って、図１６はＳＲＡＭセ
ルを形成するために使用できる完全にセルフアラインさ
れたプロセスを示す。

【００４３】図１７においては、第１および第２のトラ
ンジスタが一方が他方の頭部上に形成される。図１７は
フルＬＤＤトランジスタの使用を示している。第１のト
ランジスタは低ドープ領域７６および高ドープ領域７４
を有する第１の電流電極を有する。該第１のトランジス
タはチャネル領域７８を有する。該第１のトランジスタ
は低ドープ領域８０および高ドープ領域８２を有する第
２の電流電極を有する。第２のトランジスタは低ドープ
領域８６および高ドープ領域８４を有する第１の電流電
極を有する。第２のトランジスタはチャネル領域８８を
有する。第２のトランジスタは低ドープ領域９０および
高ドープ領域９２を有する第２の電流電極を有する。誘
電体層９４は前記高ドープ領域９２を後のエッチングプ
ロセスおよび損傷から保護する。高ドープ領域および低
ドープ領域は一緒に単一の電流電極を形成する。

【００４４】ＳＲＡＭデバイスにおいては、ＰＮ接合に
おけるダイオード電圧降下（通常０．１Ｖ〜０．９Ｖ）
を避けるべきである。ダイオード電圧降下はＰＮ接合を
サリサイド、金属または同様の材料によって電気的に短
絡することにより避けられる。図１８は、図１５に示さ
れるプロセスのような、完全にセルフアラインしたプロ
セスが使用される場合にＰＮ接合をサリサイド化（ｓａ
ｌｉｃｉｄｉｎｇ）するために使用できる方法を示す。
エッチングホール９６が形成されこれは導電層６４を露
出する。エッチング工程が使用されて図１８に示される
ように導電層６４の一部を除去する。導電層６４のエッ
チングにより露出した側壁誘電体７２を除去するために
短い誘電体エッチングが使用される。好ましくはフォト
レジストであるマスキング層９５が使用されて誘電体層
９４を保護する。露出した側壁誘電体７２の除去によっ
て高ドープ領域８２および８４の一部が露出する。

【００４５】図１９において、適合的な（ｃｏｎｆｏｒ
ｍａｌ）ＣＶＤチタンあるいは同様の材料が被着されて
サリサイドアニール工程が行われサリサイド化領域９７
が形成される。効果的な短絡回路が今や高ドープ領域８
２および８４によって形成されるＰＮ接合の間にブリッ
ジされている。

【００４６】図２０においては、導電領域９９および９
８が形成されてインバータゲート１３への電気的コンタ
クトが作成される。領域９８はインバータゲート１３の
出力コンタクトを形成し、かつ領域９９は電源接続を形
成する。電気的コンタクトを作成するために、誘電体層
９４が除去される。

【００４７】図１８〜図１９におけるこのサリサイド形
成工程はそれがセルフアラインされた積層トランジスタ
を有するプロセスにおいて行われるため困難であること
に注目することが重要である。図７〜図１４のプロセス
は一度に１つのトランジスタが形成されるという事実の
ためサリサイド形成工程にとってより適している。伝統
的な被着、エッチングおよびアニールサイクルによって
第２のトランジスタの高ドープ領域が形成される前に第
１のトランジスタの高ドープ領域の上にサリサイド領域
を形成することができ、それによって得られたＰＮ接合
を電気的に短絡する。この手法に伴う唯一の不都合は得
られるサリサイド領域が高ドープ領域の大きな表面領域
の上に形成されると導電領域のエピタキシャル成長を妨
げることである。他方のものに対して一方の方法の使用
を決定することは設計上の選択でありかつデバイスの用
途、利用可能な機器、および機器の能力に依存する。

【００４８】もし図２０によって示される構造と同様の
複数の構造が適切な様式で電気的に接続されかつドーピ
ングされれば、１つのＳＲＡＭセルまたは複数のＳＲＡ
Ｍセルが次のようにして製造できる。

【００４９】図２１においては、図２０の構造が頭部斜
視図で示されている。導電層６０，６４および６８のみ
が図２１において開口７３として示されている開口と共
に図示されている。

【００５０】図２２は伝統的なＳＲＡＭセルの回路図を
示す。図２２はＮ形ラッチトランジスタ１００および１
０２、Ｎ形パストランジスタ１０４および１０６、そし
て抵抗装置１０８および１１０を示す。相互接続１１８
はトランジスタ１０４および１００をトランジスタ１０
２のゲートに接続する。相互接続１２０はトランジスタ
１０２および１０６をトランジスタ１００のゲートに接
続する。抵抗装置１０８および１１０は抵抗素子、ダイ
オード、薄幕トランジスタ（ＴＦＴ）、Ｐ形トランジス
タ、その他でよい。もし抵抗装置１０８および１１０が
トランジスタ装置であれば、相互接続１１８は抵抗装置
１１０のゲートに接続しかつ相互接続１２０は抵抗装置
１０８のゲートに接続する。電源（Ｖｄｄ）およびグラ
ンド接続が図２２に示されている。ビット線１１４およ
び１１６とワード線１１２が図示されている。図２２は
またトランジスタノード１０１および１０３を示してい
る。

【００５１】図２３は本発明に係わるＳＲＡＭセルを形
成するために使用できるレイアウトの頭部斜視図を示
す。縦形トランジスタスタック１２４は２つのトランジ
スタを含みかつ寸法上は１つのリソグラフ線幅（ｆｅａ
ｔｕｒｅ）である。縦形トランジスタスタック１２４は
図１〜図２１に示された技術を使用して形成されかつ２
つの積層縦形トランジスタを含む（図１４または図２０
と同じである）。２個の積層トランジスタは図２２のト
ランジスタ１０２および１０６と類似している。トラン
ジスタ１０２はこの実施例ではトランジスタ１０６の下
に横たわって形成されている。縦形トランジスタスタッ
ク１２２は２つのトランジスタを含みかつ寸法上１つの
リソグラフ線幅である。縦形トランジスタスタック１２
２は図１〜図２１において示された技術を使用して形成
されかつ２個の積層縦形トランジスタ（図１４または図
２０と同じ）を含む。２つの積層トランジスタは図２２
のトランジスタ１００および１０４と類似している。ト
ランジスタ１００はこの実施例ではトランジスタ１０４
の下に横たわって形成される。

【００５２】図２３において、相互接続１１８は縦形ト
ランジスタスタック１２２内のトランジスタ１００およ
び１０４の間に横たわるトランジスタノード１０１（図
２２を参照）を縦形トランジスタスタック１２４内に位
置するトランジスタ１０２のゲートに接続する。図２３
においては、相互接続１１８は好ましくは多結晶シリコ
ンまたは同様の導体または半導体から形成される。相互
接続１２０は縦形トランジスタスタック１２４内のトラ
ンジスタ１０２および１０６の間にあるトランジスタノ
ード１０３（図２２を参照）を縦形トランジスタスタッ
ク１２２内に位置するトランジスタ１００のゲートに接
続する。図２３においては、相互接続１２０は好ましく
は多結晶シリコンまたは同様の導体または半導体から形
成される。相互接続１１８および１２０はそれぞれ縦方
向スタック１２６および１２８を介して縦形トランジス
タスタック１２２および１２４の間に接続される。相互
接続１１８および１２０は図１４に従って形成された第
２のトランジスタスタックの導電層１８への図１４に従
って形成された第１のトランジスタスタックの接続導電
層２５に類似している。相互接続１１８および１２０は
後の断面図（図２４〜図２６）に示されている。

【００５３】ワード線１１２が図２３に示されている。
ワード線１１２は、例えば、図２０の導電層６０に各々
類似している。拡散（図示せず）は図２３のライン２４
−２４に沿ってグランド電位を伝達しかつ縦形トランジ
スタスタック１２２および１２４の各々の底部に接続す
る。この拡散（図示せず）はまっすぐな斜め方向の拡散
でもよくあるいはジクザク形式の幾何学的構造でもよ
い。さらに、ここに示された拡散はサリサイド化または
シリサイド化されてもよい。コバルトのような、高融点
金属材料を注入する、イオン注入ステップを用いて前記
拡散内に埋込シリサイドまたはサリサイド層を形成でき
る。他のシリサイド／サリサイド金属および材料も存在
する。シリサイドおよび／またはサリサイドはより大き
な導電性の拡散を形成する。

【００５４】縦形スタック１２６は図２２の抵抗装置１
０８に類似した抵抗装置またはＴＦＴ装置を含む。縦形
スタック１２６は図２２の抵抗装置１１０に類似した抵
抗装置またはＴＦＴ装置を含む。これらのＴＦＴまたは
抵抗装置は縦形スタック１２６および１２８の頭部にお
いて電源導体（図２３には示されていない）に接続され
ている。これらの接続は図２４〜図２６においてより詳
細に示される。

【００５５】図２４はライン２４−２４に沿った図２３
の断面図を示す。図２４は図２３の縦形トランジスタス
タック１２２および１２４を示す。図２４においては、
縦形トランジスタスタック１２２は図２２のトランジス
タ１００および図２２のトランジスタ１０４を図示のご
とく保持する。該縦形トランジスタスタックは図１４ま
たは図２０の構造と同様でありかつ従って図２４の同様
の要素は図１４と同じ番号が付されている。拡散１４は
グランド（Ｖｓｓ）信号を伝達する。

【００５６】縦形トランジスタスタック１２４は構造的
に図１４および図２０の縦形トランジスタスタック１２
２と同様でありかつ従って特に番号は付けられていな
い。縦形トランジスタスタック１２４は図２２のトラン
ジスタ１０２および１０６を形成するために使用され
る。図２４の導電層４０は図２２に図示されたワード線
１１２を形成する。図２２の相互接続１１８および１２
０は図２４においては第１および第２の多結晶シリコン
層として示されている。相互接続１２０はトランジスタ
１０２および１０６を縦形スタック１２８内の接続を介
してトランジスタ１００のゲートに接続する。相互接続
１１８はトランジスタ１００および１０４を縦形スタッ
ク１２６内の接続を介してトランジスタ１０２のゲート
に接続する。

【００５７】縦形トランジスタスタック１２４および１
２２は同時に形成できる。すべての４つのトランジスタ
１００，１０２，１０４および１０６はＮ形でありかつ
従って図２０に示されているシリサイドの電気的短絡回
路領域を必要としない。

【００５８】図２５はライン２５−２５に沿って図２３
の断面図を示す。図２３の縦形トランジスタスタック１
２２が示されておりかつ図２３の縦形スタック１２８が
示されている。図２５のトランジスタスタック１２２は
図２４に示される同じ縦形トランジスタスタックであ
る。唯一の相違は図２５の縦形トランジタスタック１２
２は異なる方向（ライン２４−２４の代わりにライン２
５−２５）からの断面図である点である。

【００５９】図２５においては、縦形スタック１２８が
示されている。相互接続１２０はトラジスタ１００のゲ
ートをトランジスタ１０２および１０６（図２２の出力
ノード１０３）に接続する。縦形スタック１２８の一部
は２つの導電層を縦方向に結びつけ図２５に示されるよ
うに相互接続１２０を形成するために使用される。縦方
向スタック１２８の頭部は図２２の抵抗装置１１０と類
似の抵抗装置１３４を形成するために使用される。好ま
しくは、該抵抗装置は多結晶シリコン抵抗素子または抵
抗性材料から形成された抵抗素子である。該抵抗素子は
ドーピングされ、補償されまたはドーピングされなくて
もよい。好ましくは金属材料である、導電層１３６は抵
抗装置１３４を電源電圧（Ｖｄｄ）に接続する。

【００６０】抵抗装置１３４はプラグ（ｐｌｕｇ）およ
び平坦化／エッチバック処理、エピタキシャル成長、ま
たはその他によって形成できる。他の形式では、抵抗装
置１３４は図１〜図６に示されるプロセスによって薄膜
トランジスタ（ＴＦＴ）または縦形多結晶トランジスタ
として形成できる。

【００６１】図２６はライン２６−２６に沿った図２３
の断面図を示す。図２３の縦形トランジスタスタック１
２２が示されておりかつ図２３の縦方向スタック１２６
が示されている。図２６の縦形トランジスタスタック１
２２は図２４に示される同じ縦形トランジスタスタック
１２２である。唯一の相違は図２６の縦形トランジスタ
スタック１２２は異なる方向（ライン２４−２４の代わ
りにライン２６−２６）からの断面図である点である。

【００６２】図２６においては、縦方向スタック１２６
が示されている。相互接続１１８はトランジスタ１０２
のゲートをトランジスタ１００および１０４（図２２の
出力ノード１０１）に接続する。縦方向スタック１２６
の一部は２つの導電層を縦方向に結びつけ図２６に示さ
れるように相互接続１１８を形成するために使用され
る。縦方向スタック１２６の頭部は図２２の抵抗装置１
０８に類似した抵抗装置１３８を形成するために使用さ
れる。好ましくは、該抵抗装置は多結晶シリコン抵抗素
子または抵抗性材料から形成された抵抗素子である。該
抵抗素子はドーピングされ、補償され、あるいはドーピ
ングされなくてもよい。好ましくは金属材料である、導
電層１３６は抵抗装置１３８を電源電圧（Ｖｄｄ）に接
続する。

【００６３】抵抗装置１３８はプラグおよび平坦化（ｐ
ｌａｎａｒｉｚａｔｉｏｎ）／エッチバック処理、エピ
タキシャル成長、または同様のものによって形成でき
る。１つの形態においては、抵抗装置１３８は図１〜図
６に示されるプロセスによって薄膜トランジスタ（ＴＦ
Ｔ）または縦形多結晶シリコントランジスタとして形成
できる。

【００６４】以上でＳＲＡＭセルが示され（図２３〜図
２６）かつ積層トランジスタを形成する方法が説明され
た（図１〜図２１）ので、図２３〜図２６のＳＲＡＭの
製造方法をさらに説明するためにＳＲＡＭデバイスにと
って重要な（ｄｅｖｉｃｅ−ｃｒｉｔｉｃａｌ）層のト
ップダウン処理フローを図２７〜図３３に示す。図２２
は第１のレイアウトを示しかつ図２７〜図３３は第２の
レイアウトを示す。誘電体層、基板層、拡散およびその
他の層の内のいくつかは図２３〜図２６においては図示
されていない。明瞭化のため図２７〜図３３においては
導電層のみが図示されており、かつ１つのＳＲＡＭセル
のみが完全に番号付けられている。

【００６５】図２７においては、基板１２が設けられて
いる。拡散（図示せず）が基板１２内に形成され必要に
応じてグランド電位、他の電位、または論理信号を伝達
する。拡散（図示せず）はここに教示されるように任意
選択的にサリサイド化またはシリサイド化される。第１
の誘電体層（図示せず）は図２４の誘電体層１６に対応
して形成される。

【００６６】多結晶シリコン、ポリサイド（ｐｏｌｙｃ
ｉｄｅ）または同様の層が形成されかつパターニングさ
れて第１の導電層を形成する。第１の導電層は図示のご
とく相互接続１１８および１２０の部分を形成する。第
１の導電層のドーピングはインサイチュ・ドーピング
（ｉｎ−ｓｉｔｕｄｏｐｉｎｇ）、拡散、イオン注入
その他によって行われる。

【００６７】図２８においては、第２の誘電体層（図示
せず）が図２４の誘電体層２０に対応して形成されてい
る。ここに述べられている誘電体層の平坦化は任意選択
的なものである。好ましくは多結晶シリコン、アモルフ
ァスシリコン、ポリサイド、または同様の材料である、
第２の導電層が前記第２の誘電体層（図示せず）の上に
形成されかつパターニングされる。第２の誘電体層は図
示のごとく相互接続１１８および１２０の他の部分を形
成するために使用される。第２の導電層のドーピングは
インサイチュ・ドーピング、拡散、イオン注入その他に
よって行われる。

【００６８】図２９においては、第３の誘電体層（図示
せず）が図２４の誘電体層３８に対応して形成されてい
る。第３の誘電体層（図示せず）の平坦化は任意選択的
なものである。好ましくは多結晶シリコン、アモルファ
スシリコン、ポリサイド、または同様の材料である、第
３の導電層が第２の誘電体層（図示せず）の上に形成さ
れかつパターニングされる。第３の誘電体層は図２４の
導電層４０と類似したＳＲＡＭセルのワード線を形成す
るために使用される。第３の導電層のドーピングはイン
サイチュ・ドーピング、拡散、イオン注入その他によっ
て行われる。

【００６９】図３０においては、コンタクトホールが形
成されかつ縦形トランジスタスタック１２２および１２
４が本明細書に教示されているように形成される。縦形
トランジスタスタック１２２および１２４内に形成され
るすべての４つのトランジスタ（トランジスタ１００，
１０２，１０４および１０６）は縦形のＮ形トランジス
タである。これら４つのトランジスタの形成には、ここ
に開示されているように、エピタキシャル成長が好まし
い。縦形トランジスタスタック１２２および１２４は順
次または同時に形成できる。

【００７０】図３１においては、コンタクトホールが形
成されかつ縦形スタック１２６および１２８が本明細書
に教示されているように形成される。縦形スタック１２
６および１２８は相互接続１１８および１２０の電気的
接続を完成させる。さらに、縦形スタック１２６および
１２８の頭部は図２５および図２６の抵抗装置１３４お
よび１３８に類似した抵抗装置を形成するために使用さ
れる。縦形スタック１２６および１２８は順次または同
時に形成できる。

【００７１】図３２においては、伝統的なレベル間（ｉ
ｎｔｅｒ−ｌｅｖｅｌ）誘電体（番号は付けられていな
い）が形成されかつ導電層１３６が形成されて縦形スタ
ック１２６および１２８の頭部を電源電位（Ｖｄｄ）に
接続する。導電層１３６は好ましくは金属層である。

【００７２】図３３においては、第２の伝統的なレベル
間誘電体（番号は付けられていない）が形成されかつ導
電層１３１および導電層１３３が形成されて縦形トラン
ジスタスタック１２２および１２４の頭部を接続する。
導電層１３１および１３３はＳＲＡＭセルのための１対
のビット線を形成する。典型的には、導電層１３１およ
び１３３は単一の金属層に形成されかつ相補論理信号を
伝達する。

【００７３】

【発明の効果】ＳＲＡＭ形成のためにここに提案された
本発明の方法および装置は低減された表面積、改善され
た短チャネル作用、および少ないチャネル長変動を有す
る縦形トランジスタ論理および縦形回路を提供する。リ
ーケージ電流は電流電極およびチャネル領域が基板から
分離されているという事実のため低減される。トランジ
スタ１０の長さは図１に示されるように導電層１８の被
着厚さＬにより制御される。従って、本発明のトランジ
スタはリソグラフに無関係であり、リソグラフが可能な
ものより小さく、かつより小さな変動内で制御されるゲ
ートおよびチャネル長を有する。さらに、被着厚さＬ、
および小さな基板表面積がＮチャネルのデバイス特性と
整合するためにＰチャネルデバイスのアスペクト比およ
びデバイス特性を調整するために使用できる。

【００７４】ここに教示される本発明のメモリ装置を形
成するために使用されるトランジスタのデバイス幅は同
じ表面積の従来のプレーナトランジスタよりも大きい
が、それは円筒形または円柱形のトランジスタのチャネ
ル幅は該円筒の外周であるためである。ここに教示され
るコンタクトホールは円形であることを必要とせず、か
つ三角形、四角形、楕円、正方形または他の形状でもよ
いことに注目すべきである。より小さなチャネル長およ
びより大きなチャネル幅のため、本トランジスタ論理の
電流伝達能力は論理回路の表面積を増大することなく増
大できる。たいていの場合、ＳＲＡＭセル基板の表面積
はここに開示されたＳＲＡＭセル技術については３平方
ミクロンと１平方ミクロン以下（ｓｕｂ−ｏｎｅｓｑ
ｕａｒｅｍｉｃｒｏｎ）の間になるであろう。

【００７５】本発明のメモリ装置は集積回路においてリ
ソグラフ的に最も小さい線幅のコンタクトホール内に形
成される。さらに、本発明のＳＲＡＭセルの形成はもし
該ＳＲＡＭが図１５〜図１６のように完全にセルフアラ
インされて形成されれば二三のフォトリソグラフ工程を
必要とするのみである。各トランジスタが１度に１つず
つ順次形成される場合でもトランジスタのソース電極、
ドレイン電極、およびチャネル領域のすべての形成に必
要なものは１つのマスクである。ここに開示されたトラ
ンジスタの多くの特徴部分、例えば、拡散およびゲー
ト、はセルフアラインすることができる。非対称ソース
およびドレイン電極が得られかつＬＤＤおよびハーフＬ
ＤＤトランジスタが容易に形成される。チャネル領域の
バルク反転がサブミクロンのチャネル領域寸法に対して
達成できる。ロー論理オフ電流、知られたクロストーク
現象、および基板への電流リーケージが多くの拡散が直
列的に配置されかつ基板から分離されているという事実
のため最小化される。

【００７６】本発明のＳＲＡＭセルは従来のＳＲＡＭセ
ルトランジスタよりも互いに物理的に接近して配置され
たトランジスタを有するから、本発明のＳＲＡＭセルは
多くの多結晶シリコン、シリコンおよび金属接合を避け
ることができかつ高速度の動作を行うことができる。

【００７７】いくつかの場合、本発明のＳＲＡＭは完全
に空乏化または使い尽くす（ｄｅｐｌｅｔｅ）には余り
にも大きすぎる開口内にトランジスタを有するよう形成
されるかもしれない。完全に使い尽くされたトランジス
タおよびバルク反転トランジスタは有利でありかつもし
小さなリソグラフ形状が達成されればここに開示された
トランジスタについて可能になる。完全なチャネル領域
の使い尽くしまたはバルクチャネル反転はまた改善され
た性能を達成するために大きな形状寸法のトランジスタ
にとっても望ましい。もし側壁コンタクトが本発明のト
ランジスタのチャネル領域に対して作成されかつ該側壁
コンタクトが装置の導電形に応じて基板または電源に接
続されれば、改善された空乏化または使い尽くし（ｄｅ
ｐｌｅｔｉｏｎ）が達成できる。該側壁コンタクトはノ
ンゲートの側壁部分を備えたトランジスタチャネル領域
または部分的に囲まれたチャネル領域を有する論理ゲー
トに対して可能である。ここに開示された部分的に囲む
ゲート構造のため、チャネルコンタクトを作成できかつ
デプレッションが改善される。

【００７８】さらに、図２５および２６に戻ると、相互
接続１１８および１２０はＳＲＡＭセルのための出力ノ
ード（すなわち、図２２における出力ノード１０１およ
び１０３に類似しあるいは結合された）である。技術的
にＳＲＡＭの出力ノードに隣接して配置されたバイアス
された容量は知られたかつ理解されたソフトエラーの免
疫性を改善することが知られている。従って、拡散（図
示せず）は図２５および図２６において相互接続１１８
および１２０の下に形成できる。この拡散（図示せず）
は前記拡散１４に接続できかつ従って好ましい形式では
グランドに接続され、あるいは他の伝統的な電位に接続
できる。この拡散（図示せず）は相互接続１１８および
１２０に容量結合を加えかつソフトエラー免疫性を改善
する。

【００７９】本発明が特定の実施例を参照して示されか
つ説明されたが、当業者にはさらに変更および改善をな
すことができる。例えば、ここに教示されたＳＲＡＭメ
モリは反転してＶｄｄ電源電圧は拡散領域でありかつＶ
ｓｓ電源電圧は金属で形成できる。ＰチャネルおよびＮ
チャネルトランジスタは互いの上に積層され他のＳＲＡ
Ｍの実施例を形成できる。多結晶縦形ＴＦＴは抵抗装置
として使用できる。他の縦形トランジスタも従来技術に
おいて存在しかつ任意の縦形トランジスタをここに開示
されたＳＲＡＭセルと同様のＳＲＡＭセルを形成するた
めに使用できる。側壁誘電体形成のための種々の技術が
存在しかつ種々のスペーサ技術を本発明と組合わせて使
用できる。種々のシリサイド化方法が存在する。本発明
の装置の数多くの特徴部分は任意選択的にセルフアライ
ンされあるいはセルフアラインされないようにすること
ができる。

【００８０】さらに、ＬＤＤ無し、ハーフＬＤＤ、フル
ＬＤＤ、ダブルＬＤＤ、およびインサイチュ・グレーデ
ッド（ｉｎ−ｓｉｔｕｇｒａｄｅｄ）ＬＤＤ電極構造
のような、数多くのデバイス構造が可能である。窒化物
化ゲート酸化物が側壁ゲート誘電体に対するＲＩＥ（反
応性イオンエッチング）損傷を低減するために使用でき
る。広範囲のレイアウトおよびプロセスフローにより種
々のプロセス統合機構が可能である。他の縦形レイアウ
トも存在する。ここに開示した方法および装置は他の従
来のＳＲＡＭ用のメモリセルを形成するために使用でき
る。いくつかの場合、ここに提案された抵抗装置は大き
くする必要はない。本発明のＳＲＡＭセルにおける縦形
トランジスタは基板から分離された電流電極を有する。
このアイソレーションは前記電極が容量として機能でき
るようにする。従って、本発明のセルはダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）およびＳＲＡＭセル
の間の交差部（ｃｒｏｓｓ）として動作することができ
る。さらに、ここに開示された方法および装置を使用し
て他のＳＲＡＭ回路を作成することもできる。例えば、
ＮチャネルトランジスタをＰチャネルＴＦＴの下に横た
わって形成でき、あるいはＮチャネルトランジスタを抵
抗の下に形成することもできる。従って、この発明は示
された特定の形式に限定されるものではなくかつ添付の
請求の範囲においてはこの発明の精神および範囲から離
れることのないすべての変形をカバーするものと考えて
いることが理解されるべきである。

【図面の簡単な説明】

【図１】本発明に係わる半導体メモリ装置およびその形
成方法において使用するためのトランジスタを示す断面
図である。

【図２】本発明に係わる半導体メモリ装置およびその形
成方法において使用するためのトランジスタを示す断面
図である。

【図３】本発明に係わる半導体メモリ装置およびその形
成方法において使用するためのトランジスタを示す断面
図である。

【図４】本発明に係わる半導体メモリ装置およびその形
成方法において使用するためのトランジスタを示す断面
図である。

【図５】本発明に係わる半導体メモリ装置において使用
するための複数のゲートを有する縦形トランジスタを示
す頭部斜視図である。

【図６】本発明に係わる半導体メモリ装置において使用
するトランジスタのための側壁誘電体形成の別の方法を
示す断面図である。

【図７】本発明に係わる１対の縦方向に積層した縦形ト
ランジスタおよびその形成方法を示す断面図である。

【図８】本発明に係わる１対の縦方向に積層した縦形ト
ランジスタおよびその形成方法を示す断面図である。

【図９】本発明に係わる１対の縦方向に積層した縦形ト
ランジスタおよびその形成方法を示す断面図である。

【図１０】本発明に係わる１対の縦方向に積層した縦形
トランジスタおよびその形成方法を示す断面図である。

【図１１】本発明に係わる１対の縦方向に積層した縦形
トランジスタおよびその形成方法を示す断面図である。

【図１２】本発明に係わる１対の縦方向に積層した縦形
トランジスタおよびその形成方法を示す断面図である。

【図１３】本発明に係わる１対の縦方向に積層した縦形
トランジスタおよびその形成方法を示す断面図である。

【図１４】本発明に係わる１対の縦方向に積層した縦形
トランジスタおよびその形成方法を示す断面図である。

【図１５】本発明に係わる他の対の縦方向に積層した縦
形トランジスタおよびその形成方法を示す断面図であ
る。

【図１６】本発明に係わる他の対の縦方向に積層した縦
形トランジスタおよびその形成方法を示す断面図であ
る。

【図１７】本発明に係わる他の対の縦方向に積層した縦
形トランジスタおよびその形成方法を示す断面図であ
る。

【図１８】本発明に係わる他の対の縦方向に積層した縦
形トランジスタおよびその形成方法を示す断面図であ
る。

【図１９】本発明に係わる他の対の縦方向に積層した縦
形トランジスタおよびその形成方法を示す断面図であ
る。

【図２０】本発明に係わる他の対の縦方向に積層した縦
形トランジスタおよびその形成方法を示す断面図であ
る。

【図２１】図２０の対の縦方向に積層された縦形トラン
ジスタの１つの実施例の頭部斜視図である。

【図２２】従来のスタティックランダムアクセスメモリ
（ＳＲＡＭ）を示す回路図である。

【図２３】本発明に係わるスタティックランダムアクセ
スメモリ（ＳＲＡＭ）の頭部斜視図である。

【図２４】図２３のスタティックランダムアクセスメモ
リをライン２４−２４に沿って示す断面図である。

【図２５】図２３のスタティックランダムアクセスメモ
リをライン２５−２５に沿って示す断面図である

【図２６】図２３のスタティックランダムアクセスメモ
リをライン２６−２６に沿って示す断面図である。

【図２７】本発明に係わる他のスタティックランダムア
クセスメモリ（ＳＲＡＭ）を作成する方法を示す頭部斜
視図である。

【図２８】本発明に係わる他のスタティックランダムア
クセスメモリ（ＳＲＡＭ）を作成する方法を示す頭部斜
視図である。

【図２９】本発明に係わる他のスタティックランダムア
クセスメモリ（ＳＲＡＭ）を作成する方法を示す頭部斜
視図である。

【図３０】本発明に係わる他のスタティックランダムア
クセスメモリ（ＳＲＡＭ）を作成する方法を示す頭部斜
視図である。

【図３１】本発明に係わる他のスタティックランダムア
クセスメモリ（ＳＲＡＭ）を作成する方法を示す頭部斜
視図である。

【図３２】本発明に係わる他のスタティックランダムア
クセスメモリ（ＳＲＡＭ）を作成する方法を示す頭部斜
視図である。

【図３３】本発明に係わる他のスタティックランダムア
クセスメモリ（ＳＲＡＭ）を作成する方法を示す頭部斜
視図である。

【符号の説明】

１２基板１４拡散２８第１の電流電極３０チャネル領域３２第２の電流電極４０ゲート電極５０第１の電流電極５２チャネル領域５４第２の電流電極１００，１０２，１０４，１０６トランジスタ１１８，１２０電気的相互接続部１２２第１の縦形トランジスタスタック１２４第２の縦形トランジスタスタック１２６，１２８縦方向スタック１３４，１３８抵抗装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジョン・ティ・フィッチアメリカ合衆国テキサス州78759、オースチン、ジョリービル・ロード 11160 ＃623 (72)発明者ジェイムズ・ディ・ハイデンアメリカ合衆国テキサス州78737、オースチン、リオ・ブラボ・レーン 6802 (72)発明者キース・イー・ウィテックアメリカ合衆国テキサス州78704、オースチン、マンチャカ・ロード 3204 ＃214

Claims

【特許請求の範囲】

【請求項１】半導体メモリ装置であって、１つの面を有する基板（１２）、前記基板の面上に少なくとも部分的に横たわる第１のト
ランジスタ（１００）であって、該第１のトランジスタ
は第１の電流電極（２８）、該第１の電流電極の上に横
たわる第２の電流電極（３２）、前記第１および第２の
電流電極の間のチャネル領域（３０）、および前記チャ
ネル領域に隣接する少なくとも１つのゲート電極（１２
０）を有するもの、前記第１のトランジスタの上に横たわる第２のトランジ
スタ（１０４）であって、該第２のトランジスタは第１
の電流電極（５０）、該第１の電流電極の上に横たわる
第２の電流電極（５４）、該第１および第２の電流電極
の間のチャネル領域（５２）、および前記チャネル領域
に隣接する少なくとも１つのゲート電極（４０）、そし
て前記第１のトランジスタおよび前記第２のトランジス
タの双方に結合されて前記第１および第２のトランジス
タを前記半導体メモリ装置の第１および第２のノードの
間に直列的に接続するための電気的相互接続（１１８，
１２０，１３３および／または１４）、を具備することを特徴とする半導体メモリ装置。
【請求項２】さらに、前記基板の面上に少なくとも部分的に横たわって形成さ
れた第３のトランジスタ（１０２）であって、該第３の
トランジスタは第１の電流電極、該第１の電流電極の上
に横たわる第２の電流電極、前記第１および第２の電流
電極の間のチャネル領域、および前記チャネル領域に隣
接する少なくとも１つのゲート電極（１１８）を有する
もの、前記第３のトランジスタの上に横たわる第４のトランジ
スタ（１０６）であって、該第４のトランジスタは第１
の電流電極、該第１の電流電極の上に横たわる第２の電
流電極、前記第１および第２の電流電極の間のチャネル
領域、および該チャネル領域に隣接する少なくとも１つ
のゲート電極（４０）を有するもの、そして前記第３の
トランジスタおよび前記第４のトランジスタを前記第１
のトランジスタまたは前記第２のトランジスタのいずれ
か１つに結合する電気的相互接続材料（１３１，１２
０，１１８および／または１４）、を具備することを特徴とする請求項１に記載の半導体メ
モリ装置。