JPH0670749B2 - 音声シンセサイザ - Google Patents
音声シンセサイザInfo
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- JPH0670749B2 JPH0670749B2 JP59111107A JP11110784A JPH0670749B2 JP H0670749 B2 JPH0670749 B2 JP H0670749B2 JP 59111107 A JP59111107 A JP 59111107A JP 11110784 A JP11110784 A JP 11110784A JP H0670749 B2 JPH0670749 B2 JP H0670749B2
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- JP
- Japan
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- memory
- bus
- output
- register
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-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10L—SPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
- G10L13/00—Speech synthesis; Text to speech systems
- G10L13/02—Methods for producing synthetic speech; Speech synthesisers
- G10L13/04—Details of speech synthesis systems, e.g. synthesiser structure or memory management
- G10L13/047—Architecture of speech synthesisers
Landscapes
- Engineering & Computer Science (AREA)
- Computational Linguistics (AREA)
- Health & Medical Sciences (AREA)
- Audiology, Speech & Language Pathology (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Complex Calculations (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】 本発明は音声信号を人工的に発生する装置、特に音声シ
ンセサイザに関する。
ンセサイザに関する。
人の音声の合成は、コンピュータ技術の訓練を受けてい
ない人が利用出来るマン／マシンインタフェースにおい
て、簡単な通信装置を開発するという、より一般的な問
題の特定の１面を与える。従って、音声が人間の最も自
然な通信手段であるとして音声の使用に基づいて上記の
問題を解決することは明らかに興味のある問題である。
更に、人の音声を合成することにより、現在それが不可
能とされているサービス分野や、フルタイムのオペレー
ターを雇ったり、電話加入者の端末装置を高級なものに
したい、などの必要性に由来する高いコストが問題とな
る様なサービス分野の発展、拡張が可能となる。音声合
成の結果を適用出来る分野としては、例えば、データバ
ンク情報の自動復元サービスや、盲人用読取りサービ
ス、電話サービスなどが考えられる。後者の場合に限っ
ても、その音声合成の需要はおびただしく、例えば、発
呼者がダイヤルしたディレクトリ番号が変更されている
ことを彼に知らせ、コンピュータにそれを転送する呼出
し傍受サービスや、他の番号で相手を呼出したり、局が
混雑しているなどを発呼者に知らせるサービスなどが考
えられる。又、呼出しのコストや時間を自動的に言葉で
知らせるサービスなども考えられる。
ない人が利用出来るマン／マシンインタフェースにおい
て、簡単な通信装置を開発するという、より一般的な問
題の特定の１面を与える。従って、音声が人間の最も自
然な通信手段であるとして音声の使用に基づいて上記の
問題を解決することは明らかに興味のある問題である。
更に、人の音声を合成することにより、現在それが不可
能とされているサービス分野や、フルタイムのオペレー
ターを雇ったり、電話加入者の端末装置を高級なものに
したい、などの必要性に由来する高いコストが問題とな
る様なサービス分野の発展、拡張が可能となる。音声合
成の結果を適用出来る分野としては、例えば、データバ
ンク情報の自動復元サービスや、盲人用読取りサービ
ス、電話サービスなどが考えられる。後者の場合に限っ
ても、その音声合成の需要はおびただしく、例えば、発
呼者がダイヤルしたディレクトリ番号が変更されている
ことを彼に知らせ、コンピュータにそれを転送する呼出
し傍受サービスや、他の番号で相手を呼出したり、局が
混雑しているなどを発呼者に知らせるサービスなどが考
えられる。又、呼出しのコストや時間を自動的に言葉で
知らせるサービスなども考えられる。
応用が望まれる特定のものは多様な技術を必要とし、
又、複雑な人工音声合成システムを必要とする。合成さ
れるべきメッセージが磁気テープやディスクなどにアナ
ログ的に記録される最も簡単な場合を除いて、一般には
合成システムは、全体の文章に関係するデータを符号化
された形で記憶されたワードとして、又はそれ等の部分
として利用している。従って聴話者に適した形で信号を
再生するためにはデコーダ又はシンセサイザなどが必要
となる。
又、複雑な人工音声合成システムを必要とする。合成さ
れるべきメッセージが磁気テープやディスクなどにアナ
ログ的に記録される最も簡単な場合を除いて、一般には
合成システムは、全体の文章に関係するデータを符号化
された形で記憶されたワードとして、又はそれ等の部分
として利用している。従って聴話者に適した形で信号を
再生するためにはデコーダ又はシンセサイザなどが必要
となる。
イタリア語の合成システムは1979年３月15日に本譲渡人
によって提出され、「多重チャネルディジタル音声シン
セサイザ」と題するイタリア特許出願第67543−A/79に
記載されている。高品質の合成信号を与えるために、こ
のシステムは音声発生過程を模擬する数学モデルに基づ
く符号化技術を利用している。
によって提出され、「多重チャネルディジタル音声シン
セサイザ」と題するイタリア特許出願第67543−A/79に
記載されている。高品質の合成信号を与えるために、こ
のシステムは音声発生過程を模擬する数学モデルに基づ
く符号化技術を利用している。
特に有用なモデルによると、音声を発する物理的システ
ム、すなわち人の声道は、励振関数発生装置及び可変断
面の剛性壁音響管の共振空胴からなる時間可変波シス
テムによって具体化出来る。
ム、すなわち人の声道は、励振関数発生装置及び可変断
面の剛性壁音響管の共振空胴からなる時間可変波シス
テムによって具体化出来る。
励振は、音が有声音であるか、あるいはまた、無声音で
あるかどうかに依存して、周期的または擬似ランダムの
パルスのシーケンスであろう。
あるかどうかに依存して、周期的または擬似ランダムの
パルスのシーケンスであろう。
声道の種々の空胴間の反射係数を表わすフィルタ係数は
時間の連続関数であるが、十分時間が短かい間、例えば
10ミリ秒のオーダでは、一定と考えることが出来る。但
し、その間に音の性質に大きな影響を与える変化が音響
管に作用することはないという条件のもととする。更に
フィルタは、音響強度を表わす可変利得を有するとす
る。
時間の連続関数であるが、十分時間が短かい間、例えば
10ミリ秒のオーダでは、一定と考えることが出来る。但
し、その間に音の性質に大きな影響を与える変化が音響
管に作用することはないという条件のもととする。更に
フィルタは、音響強度を表わす可変利得を有するとす
る。
かくして、声道の形態が一定と考えられる時間区間中の
音声信号の完全な表示は、１組のパラメータによって与
えられ、該パラメータは、前記時間区間の継続期間と、
フィルタ係数と、励振の種類（有声、すなわち、周期的
か、無声、すなわち、擬似ランダムか）と、強度（フィ
ルタの利得）と、そして有声音の場合には、周期パルス
の周期（ピッチ）とによって与えられる。
音声信号の完全な表示は、１組のパラメータによって与
えられ、該パラメータは、前記時間区間の継続期間と、
フィルタ係数と、励振の種類（有声、すなわち、周期的
か、無声、すなわち、擬似ランダムか）と、強度（フィ
ルタの利得）と、そして有声音の場合には、周期パルス
の周期（ピッチ）とによって与えられる。
これ等のパラメータは、選択されたモデルに従って人の
音声を解析することにより得られ、そして、コンピュー
タのメモリ、あるいは同様のものに記憶される。
音声を解析することにより得られ、そして、コンピュー
タのメモリ、あるいは同様のものに記憶される。
上記の特許出願の場合は、声道の変化を最も有効に再現
するために、種々の係数群が可変間隔で合成フィルタに
供給される。フィルタ係数は有声音の振動周期の初めに
おいてのみ更新され、従って合成された音響の連続性は
良好である。
するために、種々の係数群が可変間隔で合成フィルタに
供給される。フィルタ係数は有声音の振動周期の初めに
おいてのみ更新され、従って合成された音響の連続性は
良好である。
しかしながら、このシンセサイザの構成並びに成分要素
が不適切なためこのシンセサイザを単一の支持体すなわ
ちチップに集積化することは、例えそれが単一チャネル
の形で与えられたとしても困難である。これは無視でき
ない欠点である。すなわち、小形、低消費量、高信頼度
などの集積回路の通常の利点を持ち、且つ、上記の応用
分野で利用出来る集積回路としてこの種の装置を開発し
て行くことが望まれる。幾つかのこの種の装置を単一の
制御装置に接続することによって必要数のチャネルを有
する多重チャネル合成システムを組立てることが可能に
なり、その場合は、制御装置の動作速度及びデータの受
信論理のみが制限を与える要素になる。
が不適切なためこのシンセサイザを単一の支持体すなわ
ちチップに集積化することは、例えそれが単一チャネル
の形で与えられたとしても困難である。これは無視でき
ない欠点である。すなわち、小形、低消費量、高信頼度
などの集積回路の通常の利点を持ち、且つ、上記の応用
分野で利用出来る集積回路としてこの種の装置を開発し
て行くことが望まれる。幾つかのこの種の装置を単一の
制御装置に接続することによって必要数のチャネルを有
する多重チャネル合成システムを組立てることが可能に
なり、その場合は、制御装置の動作速度及びデータの受
信論理のみが制限を与える要素になる。
更に、電話への応用の場合には、PCM方式の任意のチャ
ネルに呼出しを向けるためには他の方式によって確立さ
れた時間に所与のメッセージの合成が始まる必要があ
る。この場合は、問題のチャネルに割当てられた時間ス
ロット内で、合成された音声サンプルが得られるように
しなければならない。
ネルに呼出しを向けるためには他の方式によって確立さ
れた時間に所与のメッセージの合成が始まる必要があ
る。この場合は、問題のチャネルに割当てられた時間ス
ロット内で、合成された音声サンプルが得られるように
しなければならない。
又、電話への応用が問題となる場合は、アナログ出力の
他に逐次ディジタルを与えることが望まれる。次に、こ
の逐次ディジタル出力に対して８ビットPCM対数圧縮な
どの演算を施すことが可能でなければならない。
他に逐次ディジタルを与えることが望まれる。次に、こ
の逐次ディジタル出力に対して８ビットPCM対数圧縮な
どの演算を施すことが可能でなければならない。
設計を確認する段階においては、又、試作集積回路の組
立てが終了した後は、個々の動作ブロックの誤動作を検
出するために設計された一連の試験手順実施が可能なこ
とが重要である。かかる手順は、又、要素検査の１部と
して次に続く生産段階においても必要となる。
立てが終了した後は、個々の動作ブロックの誤動作を検
出するために設計された一連の試験手順実施が可能なこ
とが重要である。かかる手順は、又、要素検査の１部と
して次に続く生産段階においても必要となる。
この種の性能を得るためには、適切なシステム体系、す
なわち試験中のブロックの入出力へのアクセスを許容す
るもの、及び必要な試験手順を実施出来る制御ユニット
を設ける必要がある。
なわち試験中のブロックの入出力へのアクセスを許容す
るもの、及び必要な試験手順を実施出来る制御ユニット
を設ける必要がある。
本発明に従う音声シンセサイザは選択可能な標本化周波
数を有する直線予測コード（LPC）を利用して高品質の
合成音声を与え得るものである。これはピッチ同期式合
成及び可変時間幅で更新される合成フィルタ係数とを特
徴とする。アナログ出力と標本値当り12ビットのディジ
タル出力が与えられる。メッセージ合成の開始は外部か
ら指令可能である。この装置は、市販マイクロプロセッ
サに直接結合することが出来、又、新しいパラメータの
リクエストがある場合はマイクロプロセッサに割込む
か、読み取りを循環的に行って（ポーリング）パラメー
タを更新する必要性を評価する仕事をマイクロプロセッ
サに任せることによって機能することが出来る。
数を有する直線予測コード（LPC）を利用して高品質の
合成音声を与え得るものである。これはピッチ同期式合
成及び可変時間幅で更新される合成フィルタ係数とを特
徴とする。アナログ出力と標本値当り12ビットのディジ
タル出力が与えられる。メッセージ合成の開始は外部か
ら指令可能である。この装置は、市販マイクロプロセッ
サに直接結合することが出来、又、新しいパラメータの
リクエストがある場合はマイクロプロセッサに割込む
か、読み取りを循環的に行って（ポーリング）パラメー
タを更新する必要性を評価する仕事をマイクロプロセッ
サに任せることによって機能することが出来る。
最後に、本シンセサイザはプログラム化されたディエン
ファシスの実行を可能にする。
ファシスの実行を可能にする。
一層詳細にいえば本発明は、合成フィルタ（RE3,RE4,ML
3,RA,SS,SG）からなり、声道を模擬し、且つ周期的又は
ランダムな励振波形を有するサンプルを処理して音声サ
ンプルを発生し、前記励振波形は声道の配置が有声音に
対応するか又は無声音に対応するかに従って２台の発生
装置（RV,RU）の１つによって供給され、前記の処理は
外部制御装置（MP）により供給される符号化パラメータ
に基づいて実施され、且つ適当な記憶回路（ME2,ME3）
に記憶され、前記のパラメータは、フィルタ係数と、各
々の有効区間の幅と、音声が有声か無声かに関する情報
と、周期的励振のピッチ周期、及び合成されるべき音声
の強度とを有してなる音声シンセサイザにおいて、該シ
ンセサイザは、更に、前記外部制御装置の指令に基づい
て適当な試験手順を実施する回路からなり、又特に、 − 前記の符号化パラメータ及び適切なディエンファシ
ス係数と、セットされた試験手順のための選択及び反復
信号と、適切な２進試験構成とを受信し、且つ、適切な
信号が区間回路の間で交換される第１のバス（２）と、 − メモリ回路（ME2,ME3）に記憶された符号化パラメ
ータのブロックと読出し専用メモリ（RU,RV）に記憶さ
れた周期的及びランダムな励振波形のサンプルが動作メ
モリ（OM）、従って前記合成フィルタに送られ、且つ、
合成フィルタにより供給される合成された音声サンプル
が出力回路（DA,SP）に導かれ、有効区間の時間幅に一
致する計数開始値が第１の時間幅カウンタ（CD）に導か
れ、そしてメモリ回路（ME2,ME3）の出力におけるピッ
チ周期値が第１のレジスタ（RP）に導かれてなる第２の
バス（12）と、 − 第２バス（12）を第１バス（２）に接続することが
出来、これにより試験手順中に前記の読出し専用メモリ
（RU,RV）を外部に転送する第１の３状態バッファ回路
（BT）と、 − 幾つかの合成フィルタの入力レジスタ（RE3,RA）が
先行する標本化期間の間に計算された状態変数を記憶す
るメモリ装置（MO）に、又は進行中の標本化周期のため
の状態変数を記憶する第２レジスタ（YN）に接続され、
且つ、合成フィルタ出力レジスタ（SG）が、前記のメモ
リ装置と、前記の第２レジスタか又は第２の双方向性３
状態バッファ回路（BB）のいずれかに接続される第３の
バス（15）と、 − 前記の第２バスを前記の第３バスに接続し、これに
より、合成フィルタによって供給される合成された音声
サンプルを前記の出力回路（DA,SP）に転送することが
出来る第２の３状態バッファ回路（BB）と、 − 音声合成に供するマイクロプログラムと、試験手順
に供するマイクロプログラムとを備えるマイクロプログ
ラムメモリ（MM）と、 − マイクロプログラムメモリの出力に接続された並列
入力と、第１のアドレスカウンタの直列出力に接続され
た直列入力と、有限状態オートマトン（CP）の出力に接
続されたクリア入力とを有し、且つ、第１バス（２）の
リード線の１つに接続された直列出力と、指令転送用の
個々のリード線を介してシンセサイザの主要ブロックに
接続されたレジスタを構成するセルの出力とを有するマ
イクロ命令レジスタ（IR）と、 − 初期アドレスメモリ（EP）の出力に接続された計数
開始ワード並列入力と、前記第１の多重双方向バス
（２）のリード線の１つに接続された直列入力と、前記
の有限状態オートマトン（CP）に接続された使用可能入
力とを有し、且つ、前記のマイクロプログラムメモリの
アドレス入力に接続された並列出力と前記のマイクロ命
令レジスタに接続された直列出力とを有する前記のマイ
クロプログラムメモリ（MM）に供される第１のアドレス
カウンタ（PC）と、 − 第１カウンタの計数段階中にアドレスを発し、それ
により或る命令ブロックが反復される初期アドレスメモ
リ（EP）と、 − 第１バスに接続されたデータ入力と前記有限状態オ
ートマトン（CP）に接続されたクリア入力とを有し、且
つ、前記の初期アドレスメモリ（EP）のアドレス入力に
接続された出力とを有し、これにより適切なアドレスを
供給して試験手順と音声合成に供するリセット可能レジ
スタ（RE）と、 − 第１のバス（２）に接続された計数開始ワード並列
入力と前記の有限状態オートマトン（CP）に接続された
計数増分入力とを有し、且つ、一連の反復メモリ（LQ）
と前記の初期アドレスメモリ（EP）との両者に接続され
た出力を有し、これにより音声の合成段階中に前記の反
復されるべきマイクロ命令ブロックの初期アドレスと試
験手順実行用プログラムの初期アドレスとを供給する前
記の反復回数メモリのための第２のアドレスカウンタ
（EC）と、 − 前記の第２アドレスカウンタ（EC）の出力と外部か
らアクセス可能な第１のリード線（19）とに接続された
アドレス入力を有し、合成されるべき音声信号の標本化
周波数が２つの予め設定された値から選択可能であるマ
イクロプログラムメモリ（MM）に記憶された所与の命令
ブロックの反復回数メモリ（LQ）と、 − 反復回数メモリ（LQ）の出力に接続された入力と第
１のバス（２）に接続された他の入力とを有し、且つ、
外部からアクセス可能の第２のリード線（20）に接続さ
れた指令入力を有し、シンセサイザが試験手順モード、
又は正常の音声合成動作状態になる第１の双方向マルチ
プレクサ（MU）と、 − 有限状態オートマトン（CP）により供給される周期
信号の秒読みを実施出来、該秒読みは試験手順中の第１
バス（２）の第１のマルチプレクサ（MU）により供給さ
れる反復番号から、又は音声合成中の反復回数メモリ
（LQ）により供給される反復番号から開始され、又、計
数終了信号を前記の有限状態オートマトン（CP）に供給
出来る反復回数カウンタ（LC）と、 − 第１の論理回路（LS）の出力における信号に基づい
て音声合成動作と試験手順とに供される指令信号を発す
ることが出来、前記第１の論理回路（LS）は反復回数カ
ウンタ（LC）と、第２の有限状態オートマトン（TP）
と、前記のマイクロ命令レジスタとに関する動作の実際
の始動のために動作してなる第１の有限状態オートマト
ンと よりなることを特徴とする音声シンセサイザに関するも
のである。
3,RA,SS,SG）からなり、声道を模擬し、且つ周期的又は
ランダムな励振波形を有するサンプルを処理して音声サ
ンプルを発生し、前記励振波形は声道の配置が有声音に
対応するか又は無声音に対応するかに従って２台の発生
装置（RV,RU）の１つによって供給され、前記の処理は
外部制御装置（MP）により供給される符号化パラメータ
に基づいて実施され、且つ適当な記憶回路（ME2,ME3）
に記憶され、前記のパラメータは、フィルタ係数と、各
々の有効区間の幅と、音声が有声か無声かに関する情報
と、周期的励振のピッチ周期、及び合成されるべき音声
の強度とを有してなる音声シンセサイザにおいて、該シ
ンセサイザは、更に、前記外部制御装置の指令に基づい
て適当な試験手順を実施する回路からなり、又特に、 − 前記の符号化パラメータ及び適切なディエンファシ
ス係数と、セットされた試験手順のための選択及び反復
信号と、適切な２進試験構成とを受信し、且つ、適切な
信号が区間回路の間で交換される第１のバス（２）と、 − メモリ回路（ME2,ME3）に記憶された符号化パラメ
ータのブロックと読出し専用メモリ（RU,RV）に記憶さ
れた周期的及びランダムな励振波形のサンプルが動作メ
モリ（OM）、従って前記合成フィルタに送られ、且つ、
合成フィルタにより供給される合成された音声サンプル
が出力回路（DA,SP）に導かれ、有効区間の時間幅に一
致する計数開始値が第１の時間幅カウンタ（CD）に導か
れ、そしてメモリ回路（ME2,ME3）の出力におけるピッ
チ周期値が第１のレジスタ（RP）に導かれてなる第２の
バス（12）と、 − 第２バス（12）を第１バス（２）に接続することが
出来、これにより試験手順中に前記の読出し専用メモリ
（RU,RV）を外部に転送する第１の３状態バッファ回路
（BT）と、 − 幾つかの合成フィルタの入力レジスタ（RE3,RA）が
先行する標本化期間の間に計算された状態変数を記憶す
るメモリ装置（MO）に、又は進行中の標本化周期のため
の状態変数を記憶する第２レジスタ（YN）に接続され、
且つ、合成フィルタ出力レジスタ（SG）が、前記のメモ
リ装置と、前記の第２レジスタか又は第２の双方向性３
状態バッファ回路（BB）のいずれかに接続される第３の
バス（15）と、 − 前記の第２バスを前記の第３バスに接続し、これに
より、合成フィルタによって供給される合成された音声
サンプルを前記の出力回路（DA,SP）に転送することが
出来る第２の３状態バッファ回路（BB）と、 − 音声合成に供するマイクロプログラムと、試験手順
に供するマイクロプログラムとを備えるマイクロプログ
ラムメモリ（MM）と、 − マイクロプログラムメモリの出力に接続された並列
入力と、第１のアドレスカウンタの直列出力に接続され
た直列入力と、有限状態オートマトン（CP）の出力に接
続されたクリア入力とを有し、且つ、第１バス（２）の
リード線の１つに接続された直列出力と、指令転送用の
個々のリード線を介してシンセサイザの主要ブロックに
接続されたレジスタを構成するセルの出力とを有するマ
イクロ命令レジスタ（IR）と、 − 初期アドレスメモリ（EP）の出力に接続された計数
開始ワード並列入力と、前記第１の多重双方向バス
（２）のリード線の１つに接続された直列入力と、前記
の有限状態オートマトン（CP）に接続された使用可能入
力とを有し、且つ、前記のマイクロプログラムメモリの
アドレス入力に接続された並列出力と前記のマイクロ命
令レジスタに接続された直列出力とを有する前記のマイ
クロプログラムメモリ（MM）に供される第１のアドレス
カウンタ（PC）と、 − 第１カウンタの計数段階中にアドレスを発し、それ
により或る命令ブロックが反復される初期アドレスメモ
リ（EP）と、 − 第１バスに接続されたデータ入力と前記有限状態オ
ートマトン（CP）に接続されたクリア入力とを有し、且
つ、前記の初期アドレスメモリ（EP）のアドレス入力に
接続された出力とを有し、これにより適切なアドレスを
供給して試験手順と音声合成に供するリセット可能レジ
スタ（RE）と、 − 第１のバス（２）に接続された計数開始ワード並列
入力と前記の有限状態オートマトン（CP）に接続された
計数増分入力とを有し、且つ、一連の反復メモリ（LQ）
と前記の初期アドレスメモリ（EP）との両者に接続され
た出力を有し、これにより音声の合成段階中に前記の反
復されるべきマイクロ命令ブロックの初期アドレスと試
験手順実行用プログラムの初期アドレスとを供給する前
記の反復回数メモリのための第２のアドレスカウンタ
（EC）と、 − 前記の第２アドレスカウンタ（EC）の出力と外部か
らアクセス可能な第１のリード線（19）とに接続された
アドレス入力を有し、合成されるべき音声信号の標本化
周波数が２つの予め設定された値から選択可能であるマ
イクロプログラムメモリ（MM）に記憶された所与の命令
ブロックの反復回数メモリ（LQ）と、 − 反復回数メモリ（LQ）の出力に接続された入力と第
１のバス（２）に接続された他の入力とを有し、且つ、
外部からアクセス可能の第２のリード線（20）に接続さ
れた指令入力を有し、シンセサイザが試験手順モード、
又は正常の音声合成動作状態になる第１の双方向マルチ
プレクサ（MU）と、 − 有限状態オートマトン（CP）により供給される周期
信号の秒読みを実施出来、該秒読みは試験手順中の第１
バス（２）の第１のマルチプレクサ（MU）により供給さ
れる反復番号から、又は音声合成中の反復回数メモリ
（LQ）により供給される反復番号から開始され、又、計
数終了信号を前記の有限状態オートマトン（CP）に供給
出来る反復回数カウンタ（LC）と、 − 第１の論理回路（LS）の出力における信号に基づい
て音声合成動作と試験手順とに供される指令信号を発す
ることが出来、前記第１の論理回路（LS）は反復回数カ
ウンタ（LC）と、第２の有限状態オートマトン（TP）
と、前記のマイクロ命令レジスタとに関する動作の実際
の始動のために動作してなる第１の有限状態オートマト
ンと よりなることを特徴とする音声シンセサイザに関するも
のである。
本発明の特徴は、例示のためのみである本発明の好まし
い実施例に関する以下の記載、および添付図面により、
更に明らかにされるであろう。
い実施例に関する以下の記載、および添付図面により、
更に明らかにされるであろう。
第１図はここに開示した方式の若干のシンセサイザ（こ
の場合は３つ）を利用した合成システムの一般的な構成
図である。該シンセサイザは、S1,S2及びS3で表示され
る。
の場合は３つ）を利用した合成システムの一般的な構成
図である。該シンセサイザは、S1,S2及びS3で表示され
る。
MPはバス１を通して読出し専用メモリRMをアドレスする
マイクロプロセッサの制御装置である。メモリRMは、マ
イクロプロセッサの動作と、音声信号符号化パラメータ
（全文章、分離ワード、ジフォン、基本音対などに対す
る符号を含む）、及び合成フィルタ係数復号化表とを管
理するプログラムを備えている。バス２のメモリRMから
のデータは制御装置MPに転送され、該制御装置は前記の
データを必要な形式に整えた後、要求しているシンセサ
イザに前記データを送る。
マイクロプロセッサの制御装置である。メモリRMは、マ
イクロプロセッサの動作と、音声信号符号化パラメータ
（全文章、分離ワード、ジフォン、基本音対などに対す
る符号を含む）、及び合成フィルタ係数復号化表とを管
理するプログラムを備えている。バス２のメモリRMから
のデータは制御装置MPに転送され、該制御装置は前記の
データを必要な形式に整えた後、要求しているシンセサ
イザに前記データを送る。
これ等のデータは個々のシンセサイザS1,S2,S3に適した
ものと長さが異なるワード、従って適合が必要であるワ
ードとしてRMに記憶され得る。更に、制御装置はRMに記
憶された若干のデータに関する数学的演算、特に声道の
配置が静止していると考えられる周期の継続期間Ｄに関
する、又、強度Ｇ（フィルタ利得）に関する、更に、有
声音のピッチ周期Ｔに関する演算を実施する。従って、
ジフォン合成の場合には、発生した音声のイントネーシ
ョンを改良する韻律法にかなった規則が守られる。
ものと長さが異なるワード、従って適合が必要であるワ
ードとしてRMに記憶され得る。更に、制御装置はRMに記
憶された若干のデータに関する数学的演算、特に声道の
配置が静止していると考えられる周期の継続期間Ｄに関
する、又、強度Ｇ（フィルタ利得）に関する、更に、有
声音のピッチ周期Ｔに関する演算を実施する。従って、
ジフォン合成の場合には、発生した音声のイントネーシ
ョンを改良する韻律法にかなった規則が守られる。
指令信号はバス26を介して音声シンセサイザに向けられ
る。
る。
第２図は３つの音声チャネルを有するシステムを形成す
るために接続された３つのシンセサイザS1,S2,及びS3を
示したものである。
るために接続された３つのシンセサイザS1,S2,及びS3を
示したものである。
各々の使用可能にされたシンセサイザは、動作中は新し
いパラメータに対するリクエストをリード線８に与え、
前記のリクエストはバス２を通して満足される。用いら
れる最初の、すなわち最も優先度の高いシンセサイザは
S1である。
いパラメータに対するリクエストをリード線８に与え、
前記のリクエストはバス２を通して満足される。用いら
れる最初の、すなわち最も優先度の高いシンセサイザは
S1である。
この目的のため、S1は、固定論理レベル９を備えてい
る。S1が新しいパラメータを必要としない時は、それは
リード線６を介してシンセサイザS2を使用可能にする。
同じようにS2はリード線７を介してS3を使用可能にす
る。
る。S1が新しいパラメータを必要としない時は、それは
リード線６を介してシンセサイザS2を使用可能にする。
同じようにS2はリード線７を介してS3を使用可能にす
る。
最後に、図はシンセサイザのアナログ出力3,4,及び５を
示したもので、ここに該出力はそれぞれ低域フィルタPB
3,PB2,及びPB1に接続される。該フィルタはトランスジ
ューサA3,A2,及びA1へ導く。
示したもので、ここに該出力はそれぞれ低域フィルタPB
3,PB2,及びPB1に接続される。該フィルタはトランスジ
ューサA3,A2,及びA1へ導く。
更に、シンセサイザS1には、 ‐音声信号がディジタル量として与えられるリード線25
と、 ‐手動スイッチにより課される論理レベルに従って音声
合成手順又は試験手順の選択を許容するリード線20と、 ‐動作の実際の開始の指令を可能にするリード線13と、 ‐外部から確立された論理レベルに従って標本化手順の
選択を可能にするリード線19と、 ‐シンセサイザS1が制御装置MPに送られるべき新しいデ
ータワードの受入れ準備完了を表示する信号を許容する
リード線33と、 ‐初期状態において若干のS1メモリ要素が手動でリセッ
トされることを可能にするリード線14とが示されてい
る。
と、 ‐手動スイッチにより課される論理レベルに従って音声
合成手順又は試験手順の選択を許容するリード線20と、 ‐動作の実際の開始の指令を可能にするリード線13と、 ‐外部から確立された論理レベルに従って標本化手順の
選択を可能にするリード線19と、 ‐シンセサイザS1が制御装置MPに送られるべき新しいデ
ータワードの受入れ準備完了を表示する信号を許容する
リード線33と、 ‐初期状態において若干のS1メモリ要素が手動でリセッ
トされることを可能にするリード線14とが示されてい
る。
第２図は上記のシンセサイザの１つの完全なブロック系
統図である。
統図である。
継続期間の時間幅Ｄに関する符号化パラメータはバス２
を介して外部制御装置MP（第１図）から受信される。
を介して外部制御装置MP（第１図）から受信される。
通常のデータブロックを第３図に示す。該ブロックはバ
ス２で制御装置から並列に送られる20個の８ビットワー
ドからなる。最も右手のビットは最下位であり、最も左
手のものが最上位である。
ス２で制御装置から並列に送られる20個の８ビットワー
ドからなる。最も右手のビットは最下位であり、最も左
手のものが最上位である。
表中の記号は次の様に定義される： ‐Ｄ＝ブロックパラメータの組の有効区間の幅 ‐Ｇ＝合成フィルタ利得 ‐K1…K12＝合成フィルタ係数 ‐β＝ディエンファシス係数 ‐Ｔ＝有声音ピッチ周期 ‐Ｘ＝予備ビット 下付き０〜９は、以下に詳述するように、10ビットワー
ドにおける個々のビットの重みを示したものである。
ドにおける個々のビットの重みを示したものである。
外部から選択された標本化周波数が8kHzであるならば、
K11とK12とは完全にゼロからなるが、周波数が10kHzの
場合は、K11及びK12とは元の音声信号の解析から得られ
た値からなる。
K11とK12とは完全にゼロからなるが、周波数が10kHzの
場合は、K11及びK12とは元の音声信号の解析から得られ
た値からなる。
元の音声信号がプレエンファシス処理を受けてない場合
は、合成された信号もやはりディエンファシス処理を要
求しない。従ってディエンファシス係数βはゼロでなけ
ればならない。
は、合成された信号もやはりディエンファシス処理を要
求しない。従ってディエンファシス係数βはゼロでなけ
ればならない。
有声及び無声音はＴが取る値に基づいて区別される。特
に、無声音の場合にはＴはゼロに等しい。
に、無声音の場合にはＴはゼロに等しい。
第２図に戻ると、バス２の８ビットワードはシフトレジ
スタSR1に並列に負荷される。
スタSR1に並列に負荷される。
直列出力10は他のシフトレジスタSR2にアクセスし、該
レジスタは他の直列入力及び10ビット並列出力11を有す
る。
レジスタは他の直列入力及び10ビット並列出力11を有す
る。
この出力はME2とME3で示される２つのFIFOメモリ（先入
れ先出し）に接続される。これ等のメモリは読取り、書
込み動作を交互に行う。すなわち、パラメータブロック
は、例えば、ME2に書込まれ、一方先行する書込み位相
中にME3に書込まれた他のブロックは読出され得る。読
取り及び書込み動作の変更、及びこれ等のメモリの読取
り指令は、以下に記載するように、カウンタCD及びCTに
より確立実施される。
れ先出し）に接続される。これ等のメモリは読取り、書
込み動作を交互に行う。すなわち、パラメータブロック
は、例えば、ME2に書込まれ、一方先行する書込み位相
中にME3に書込まれた他のブロックは読出され得る。読
取り及び書込み動作の変更、及びこれ等のメモリの読取
り指令は、以下に記載するように、カウンタCD及びCTに
より確立実施される。
レジスタSR1及びSR2に対する負荷及びシフト信号は、メ
モリME2及びME3に対する負荷信号と共に、それぞれ、結
線30及び31を通して有限状態オートマトンFPにより供給
される。有限状態オートマトンFPは、PLA（programmed
logicarray）からなり、又、ブロックII及び結線32を介
して外部制御装置から受けた信号を解釈し、シンセサイ
ザに転送されるべき８ビットワードのバス２における有
無を表示する。更に、レジスタSR1及びSR2により実行さ
れたシフトの数に基づいて、前記のオートマトンは外部
制御装置に結線33を通しての転送の可用性を知らせる
か、又は、SR1が完全に空になるまでバス２にワードを
凍結する。
モリME2及びME3に対する負荷信号と共に、それぞれ、結
線30及び31を通して有限状態オートマトンFPにより供給
される。有限状態オートマトンFPは、PLA（programmed
logicarray）からなり、又、ブロックII及び結線32を介
して外部制御装置から受けた信号を解釈し、シンセサイ
ザに転送されるべき８ビットワードのバス２における有
無を表示する。更に、レジスタSR1及びSR2により実行さ
れたシフトの数に基づいて、前記のオートマトンは外部
制御装置に結線33を通しての転送の可用性を知らせる
か、又は、SR1が完全に空になるまでバス２にワードを
凍結する。
メモリME2及びME3の出力は単一バス12で一緒になる。各
々の読取りはシンセサイザ制御ユニット回路により供給
される信号によって結線34を介して指令される。
々の読取りはシンセサイザ制御ユニット回路により供給
される信号によって結線34を介して指令される。
カウンタCD及びCTは予め確立された値から、特に継続時
間Ｄ及びピッチ周期Ｔを、ゼロまで計数することが出来
る。計数周波数は選択された標本化周波数に等しい。計
数終了時に、CDはリード線35に信号を発生し、該信号は
ブロックTPに向けられ、次にリード線37及びブロックII
を介して外部制御装置に送られる。この信号は、 ‐リード線８で新しいパラメータブロックを要求した
り、 ‐メモリME2及びME3のそれぞれに対して書込み機能を読
取り機能に交換したり、 ‐バス12を介してメモリME2とME3から取り出された、後
続するパラメータのブロックに関係する値日を更新した
りするため に用いられる。
間Ｄ及びピッチ周期Ｔを、ゼロまで計数することが出来
る。計数周波数は選択された標本化周波数に等しい。計
数終了時に、CDはリード線35に信号を発生し、該信号は
ブロックTPに向けられ、次にリード線37及びブロックII
を介して外部制御装置に送られる。この信号は、 ‐リード線８で新しいパラメータブロックを要求した
り、 ‐メモリME2及びME3のそれぞれに対して書込み機能を読
取り機能に交換したり、 ‐バス12を介してメモリME2とME3から取り出された、後
続するパラメータのブロックに関係する値日を更新した
りするため に用いられる。
計数後は、カウンタCTはリード線37に信号を順に発生す
る。
る。
この信号はブロックTPに達し、該ブロックは、読取り準
備の終わったメモリ（ME2又はME3）から動作メモリOMへ
のフィルタ係数の転送と、バス12を介したレジスタRPへ
のピッチ周期の転送、或いは、RPに含まれる値による計
数開始値Ｔの更新をリード線38を介して指令する。
備の終わったメモリ（ME2又はME3）から動作メモリOMへ
のフィルタ係数の転送と、バス12を介したレジスタRPへ
のピッチ周期の転送、或いは、RPに含まれる値による計
数開始値Ｔの更新をリード線38を介して指令する。
この２つの動作の１つが使用可能になるか否かはCPが予
めその計数を終了しているか否かによって決められる。
特に、Ｔが得られるパラメータブロックに関係するCDの
計数が終了している場合は、転送が実行される。そうで
ない場合は、CTはレジスタRPに含まれる同一値Ｔによっ
て更新される。
めその計数を終了しているか否かによって決められる。
特に、Ｔが得られるパラメータブロックに関係するCDの
計数が終了している場合は、転送が実行される。そうで
ない場合は、CTはレジスタRPに含まれる同一値Ｔによっ
て更新される。
これは、有声音、すなわちゼロ以外のＴ値を有する音響
が生成される場合に妥当である。有声音が生成されない
場合は、配線39を介してブロックIRから到来するタイミ
ング信号の入口がしゃ断されないとすると、カウンタCT
の計数は使用可能にされない。従って、メモリME2又はM
E3から動作メモリOMへのパラメータの転送はリード線35
にカウンタCDによって送出された計数終了信号により指
令される。
が生成される場合に妥当である。有声音が生成されない
場合は、配線39を介してブロックIRから到来するタイミ
ング信号の入口がしゃ断されないとすると、カウンタCT
の計数は使用可能にされない。従って、メモリME2又はM
E3から動作メモリOMへのパラメータの転送はリード線35
にカウンタCDによって送出された計数終了信号により指
令される。
上記の転送を制御するブロックTPはPLAで構成された有
限状態オートマトンからなり、該オートマトンはアナロ
グ出力信号を供給出来るD/A変換器DAの動作を可能、不
可能にする信号を結線48に与えるもので、又、前記のブ
ロックTPは直列出力25においてディジタル音声信号を与
える並列負荷シフトレジスタSPも含む。
限状態オートマトンからなり、該オートマトンはアナロ
グ出力信号を供給出来るD/A変換器DAの動作を可能、不
可能にする信号を結線48に与えるもので、又、前記のブ
ロックTPは直列出力25においてディジタル音声信号を与
える並列負荷シフトレジスタSPも含む。
割込禁止はシンセサイザの開始段階中に発生し、又、DA
変換器のみに対しては動作試験中に発生する。DA及びSP
はバス12から入力信号を受ける。
変換器のみに対しては動作試験中に発生する。DA及びSP
はバス12から入力信号を受ける。
もし生成された音響が有声の場合は、レジスタRPはマル
チプレクサMXを介して周期励振サンプルを有する読出し
専用メモリをアドレスし、前記のサンプルはＴ個のパル
スのシーケンスからなり（Ｔ＝サンプルの数として表わ
されるピッチ周期で、例えば8kHzにおける値）、該パル
スは初めは正で に等しい振幅を有するが、残りのパルスは負で に等しい振幅を有する。この様にして、音声周期Ｔ内に
励振信号が得られ、該信号は、平均値がゼロで単位のパ
ワーを有する。これ等の２つの特性の第１のものは連続
する音響要素の間で直流成の変動を除去することを可能
にし、一方第２の特性は因子Ｇ（フィルタの利得）のみ
によって合成音の強度を制御することを可能にするもの
である。これは音調の決定には有利である。
チプレクサMXを介して周期励振サンプルを有する読出し
専用メモリをアドレスし、前記のサンプルはＴ個のパル
スのシーケンスからなり（Ｔ＝サンプルの数として表わ
されるピッチ周期で、例えば8kHzにおける値）、該パル
スは初めは正で に等しい振幅を有するが、残りのパルスは負で に等しい振幅を有する。この様にして、音声周期Ｔ内に
励振信号が得られ、該信号は、平均値がゼロで単位のパ
ワーを有する。これ等の２つの特性の第１のものは連続
する音響要素の間で直流成の変動を除去することを可能
にし、一方第２の特性は因子Ｇ（フィルタの利得）のみ
によって合成音の強度を制御することを可能にするもの
である。これは音調の決定には有利である。
試験手順の場合には、メモリRVはカウンタCTによってア
ドレスされ、その出力はマルチプレクサMXを介してRVに
転送される。
ドレスされ、その出力はマルチプレクサMXを介してRVに
転送される。
後者はリード線20の信号によって指令され、その論理レ
ベルは、通常動作か試験動作かのいずれかを選択出来る
外部手動スイッチにより確立される。
ベルは、通常動作か試験動作かのいずれかを選択出来る
外部手動スイッチにより確立される。
音響が有声でない場合は、読出し専用メモリRUによって
励振サンプルが与えられ、その場合、前記のメモリはカ
ウンタCUによってアドレスされる。この場合の励振は＋
１又は−１の凝似ランダムシーケンスからなり、その長
さは周期性が顕著でないように、例えば、210パルスで
与えられる。この場合にも得られた信号は単位のパワー
を与え、平均値はほぼゼロである。
励振サンプルが与えられ、その場合、前記のメモリはカ
ウンタCUによってアドレスされる。この場合の励振は＋
１又は−１の凝似ランダムシーケンスからなり、その長
さは周期性が顕著でないように、例えば、210パルスで
与えられる。この場合にも得られた信号は単位のパワー
を与え、平均値はほぼゼロである。
RUとRVの出力はバス12に接続される。
RIは１ワード（「割込み」ベクトル）を有するレジスタ
であり、外部制御装置がリード線８を介してシンセサイ
ザが「割込み」リクエストを行ったと判断した後に、バ
ス12に配置される。「割込み」ワードは、シンセサイザ
開始の間は外部制御装置によりバス２を介してRIに記憶
される。
であり、外部制御装置がリード線８を介してシンセサイ
ザが「割込み」リクエストを行ったと判断した後に、バ
ス12に配置される。「割込み」ワードは、シンセサイザ
開始の間は外部制御装置によりバス２を介してRIに記憶
される。
RSは状態レジスタであり、これは任意時刻に制御装置に
よって読取られる。RSは８ビットワードを有し、その中
の若干のビットはシンセサイザの試験段階中に用いら
れ、又若干のビットは、再び外部から、変換器DA及びレ
ジスタSPの動作を可能にする信号の状態を観察するため
に用いられる。
よって読取られる。RSは８ビットワードを有し、その中
の若干のビットはシンセサイザの試験段階中に用いら
れ、又若干のビットは、再び外部から、変換器DA及びレ
ジスタSPの動作を可能にする信号の状態を観察するため
に用いられる。
他のビットは、装置がポーリングモードで動作すること
を可能にする。
を可能にする。
LSは、動作開始の最も適切な時刻を確立することが出来
る論理回路である。開始手順を完了した後は（若干の後
続回路及び負荷レジスタRI並びにメモリME2とME3をリセ
ットすることからなる）、外部制御装置は、バス２を介
する音声シンセサイザ及び回路LSが合成動作を開始する
ことを可能にする。これ等の動作は、例えば8kHz PCMチ
ャネル信号により供給される外部割込可能信号がリード
線13を介して到達した時点から実際に開始される。
る論理回路である。開始手順を完了した後は（若干の後
続回路及び負荷レジスタRI並びにメモリME2とME3をリセ
ットすることからなる）、外部制御装置は、バス２を介
する音声シンセサイザ及び回路LSが合成動作を開始する
ことを可能にする。これ等の動作は、例えば8kHz PCMチ
ャネル信号により供給される外部割込可能信号がリード
線13を介して到達した時点から実際に開始される。
動作の開始を外部信号と同期させる必要がない場合は、
リード線13は固定電圧に設定される。
リード線13は固定電圧に設定される。
LRは、他のタスクの中で有限状態オートマトン（PLA）
の状態レジスタをゼロに設定する。クリア指令はリード
線14を介して外部から、又はバス２を介して制御装置か
ら与えられる。
の状態レジスタをゼロに設定する。クリア指令はリード
線14を介して外部から、又はバス２を介して制御装置か
ら与えられる。
BTは外部制御装置から結線26を介して到来する指令信号
に割込む論理回路である。これ等の指令信号には、読取
り、書込み、装置選択、及び「割込み」リクエスト受入
れ信号が含まれる。
に割込む論理回路である。これ等の指令信号には、読取
り、書込み、装置選択、及び「割込み」リクエスト受入
れ信号が含まれる。
更に、IIは既に記載したパラメータのリクエストとシン
セサイザの使用可能信号をリード線８及び６に送出す
る。最後に、IIはリード線９を介して使用可能にされ、
外部に「割込み」リクエストを送出する。
セサイザの使用可能信号をリード線８及び６に送出す
る。最後に、IIはリード線９を介して使用可能にされ、
外部に「割込み」リクエストを送出する。
バス12と２は試験手順の或る適切な時間に３状態バッフ
ァBTを通して配置される。これは、試験手順中にメモリ
RU及びRVにより供給される８ビットワードをバス２で観
察することを可能にする点で有用である。
ァBTを通して配置される。これは、試験手順中にメモリ
RU及びRVにより供給される８ビットワードをバス２で観
察することを可能にする点で有用である。
加算、減算、及び乗算からなる音声信号合成動作は時分
割モードで行われ、これによって必要回路数が最小にな
る。
割モードで行われ、これによって必要回路数が最小にな
る。
乗算動作は乗算器ML3により実行される。ML3は、レジス
タRE4を介して、動作メモリOMに記憶された合成フィル
タの利得、係数、及びディエンファシス係数に関するパ
ラメータを受ける。又、ML3は、レジスタRE3を介して、
メモリRU又はRVに含まれる（及び３状態双方向バッファ
BBを介してバス15に転送される）励振サンプルと、先行
する標本化周期中に計算され、且つメモリMOに記憶され
た状態変数と、レジスタYNに記憶される進行中の標本化
周期に対する状態変数とを受ける。
タRE4を介して、動作メモリOMに記憶された合成フィル
タの利得、係数、及びディエンファシス係数に関するパ
ラメータを受ける。又、ML3は、レジスタRE3を介して、
メモリRU又はRVに含まれる（及び３状態双方向バッファ
BBを介してバス15に転送される）励振サンプルと、先行
する標本化周期中に計算され、且つメモリMOに記憶され
た状態変数と、レジスタYNに記憶される進行中の標本化
周期に対する状態変数とを受ける。
乗算器ML3の出力におけるサンプルは加算、減算回路に
転送され、ここで前記のサンプルは、メモリMD又はレジ
スタＹからの、レジスタRAに含まれるサンプルに、又は
それから加算、又は減算される。
転送され、ここで前記のサンプルは、メモリMD又はレジ
スタＹからの、レジスタRAに含まれるサンプルに、又は
それから加算、又は減算される。
SSの出力はレジスタSGに記憶され、又バス15に送られ、
そこから、 ‐メモリMD又はレジスタYNに、 ‐合成音声信号のサンプルに関する計算後バッファBBを
介してバス12に転送される。
そこから、 ‐メモリMD又はレジスタYNに、 ‐合成音声信号のサンプルに関する計算後バッファBBを
介してバス12に転送される。
次に、変換器DA又はレジスタSPへの転送が実行される。
ブロックML3,RE3,RE4,SS,RA,及びSGは合成フィルタを構
成する。
ブロックML3,RE3,RE4,SS,RA,及びSGは合成フィルタを構
成する。
上記の回路の制御信号を生成するために用いられる回路
をここに記載する。上記の信号はディジタル量として読
出し専用メモリMMに記憶される。
をここに記載する。上記の信号はディジタル量として読
出し専用メモリMMに記憶される。
MMは、種々の回路の音声合成動作（通常動作）の実行を
許容する回路を含むセクションと、主要回路に対する種
々の試験手順が実行されることを許容する信号を含むセ
クションとを含む。
許容する回路を含むセクションと、主要回路に対する種
々の試験手順が実行されることを許容する信号を含むセ
クションとを含む。
上記のメモリは結線16を介してリセット表レジスタIRに
接続され、クロックサイクルの間は各種回路に送られる
個々の信号を記憶することが出来る。これ等の信号は個
々のリード線により種々のセルの出力に取出される。
接続され、クロックサイクルの間は各種回路に送られる
個々の信号を記憶することが出来る。これ等の信号は個
々のリード線により種々のセルの出力に取出される。
MMに含まれる各ワード（マイクロ命令）のアドレスはプ
リセット可能、又はリセット可能カウンタPCにより結線
17に供給される。このカウンタの増分は4096kHzの周波
数で動作するクロックにより指令され、又、ゼロから、
又はプリセット値から開始される。後者の値は、所定回
数反復されなければならない１組のマイクロ命令が始ま
るアドレスを表わす。
リセット可能、又はリセット可能カウンタPCにより結線
17に供給される。このカウンタの増分は4096kHzの周波
数で動作するクロックにより指令され、又、ゼロから、
又はプリセット値から開始される。後者の値は、所定回
数反復されなければならない１組のマイクロ命令が始ま
るアドレスを表わす。
これ等の初期アドレスは読出し専用メモリに含まれ、該
メモリは前記のアドレスを結線18を介してPCに供給す
る。１組のマイクロ命令の反復回数は読出し専用メモリ
LQに記憶される。この反復回数は双方向マルチプレクサ
MUの入力21に与えられ、該マルチプレクサは試験手順中
は外部制御装置により送られる類似の反復回数をバス２
に接続された他の入力から受ける。
メモリは前記のアドレスを結線18を介してPCに供給す
る。１組のマイクロ命令の反復回数は読出し専用メモリ
LQに記憶される。この反復回数は双方向マルチプレクサ
MUの入力21に与えられ、該マルチプレクサは試験手順中
は外部制御装置により送られる類似の反復回数をバス２
に接続された他の入力から受ける。
２つの入力間の選択は外部からアクセス出来るリード線
20に存在する信号に基づいて実行される。この信号によ
り、装置は正常動作、又は試験手順のためにプリセット
され得る。
20に存在する信号に基づいて実行される。この信号によ
り、装置は正常動作、又は試験手順のためにプリセット
され得る。
結線22に接続されたマルチプレクサMUの出力はプリセッ
ト可能カウンタLCをアクセスする。該LCはブロックCPに
よってリード線41を介して送られるパルス列を計数す
る。計数終了時にLCによってリード線42に与えられる信
号は、所与のマイクロ命令ブロックがそれ以上反復され
るべきではないことを示している。従って、ブロックCP
はリード線43を介してカウンタPCの割込みを禁止し、か
くして結線18に存在する反復されるべきマイクロ命令の
ブロックの初期アドレスの負荷が禁止される。
ト可能カウンタLCをアクセスする。該LCはブロックCPに
よってリード線41を介して送られるパルス列を計数す
る。計数終了時にLCによってリード線42に与えられる信
号は、所与のマイクロ命令ブロックがそれ以上反復され
るべきではないことを示している。従って、ブロックCP
はリード線43を介してカウンタPCの割込みを禁止し、か
くして結線18に存在する反復されるべきマイクロ命令の
ブロックの初期アドレスの負荷が禁止される。
LQに含まれるワードはリード線19の信号によって、及び
カウンタECの内容によってアドレスされる。このリード
線は合成されるべき音声信号の標本化周波数（８又は10
kHz）を外部から選択するために用いられる。このリー
ド線の論理レベルに依存して、メモリLQの高いセクショ
ン又は低いセクションがアドレスされる。従って所与の
マイクロ命令群の反復回数は標本化周波数によって変え
ることが出来る。
カウンタECの内容によってアドレスされる。このリード
線は合成されるべき音声信号の標本化周波数（８又は10
kHz）を外部から選択するために用いられる。このリー
ド線の論理レベルに依存して、メモリLQの高いセクショ
ン又は低いセクションがアドレスされる。従って所与の
マイクロ命令群の反復回数は標本化周波数によって変え
ることが出来る。
ECはプリセット可能及びリセット可能の２ビットカウン
タで、その増分は、正常動作段階の場合に限ってブロッ
クCPによってリード線44を介して決定される。試験手順
の場合には、ECは外部制御装置により送られる２ビット
を介してバス２から負荷され、入力でセットされた値を
そのまま出力する。この固定された構成はリセット可能
２ビットレジスタREの出力と組合わされ、アドレスメモ
リEPに送られる。
タで、その増分は、正常動作段階の場合に限ってブロッ
クCPによってリード線44を介して決定される。試験手順
の場合には、ECは外部制御装置により送られる２ビット
を介してバス２から負荷され、入力でセットされた値を
そのまま出力する。この固定された構成はリセット可能
２ビットレジスタREの出力と組合わされ、アドレスメモ
リEPに送られる。
正常動作中は、REの出力は全てゼロの構成に固定される
が、音声シンセサイザ試験手順中はRE及びECが他の２つ
のバスの２ビットによって同時に負荷される。この様に
して外部制御装置は特定の試験マイクロ命令群を選択す
ることが出来、又、該命令群の反復回数を決定する。
が、音声シンセサイザ試験手順中はRE及びECが他の２つ
のバスの２ビットによって同時に負荷される。この様に
して外部制御装置は特定の試験マイクロ命令群を選択す
ることが出来、又、該命令群の反復回数を決定する。
CPは、有限状態オートマトンを構成するPLAからなるブ
ロックである。CPは、音声シンセサイザ制御回路動作の
ための信号を生成し、又、論理回路LSが動作用の実際の
開始信号をリード線45に発生するまでは、リード線46を
介してレジスタIRの設定をゼロに維持する。
ロックである。CPは、音声シンセサイザ制御回路動作の
ための信号を生成し、又、論理回路LSが動作用の実際の
開始信号をリード線45に発生するまでは、リード線46を
介してレジスタIRの設定をゼロに維持する。
更に、正常動作中は、CPはリード線47を介してカウンタ
ECとレジスタREとをクリアし、又、リード線58を介して
カウンタLCの負荷を可能にする。
ECとレジスタREとをクリアし、又、リード線58を介して
カウンタLCの負荷を可能にする。
一方、試験手順中は、カウンタPCはリード線43を介して
負荷される。
負荷される。
LSが実際の合成動作開始信号を送出すると、カウンタPC
は、先行するマイクロ命令群が反復されなければならな
いことを表わすマイクロ命令生成信号がリード線48に出
現するまでは、クロック周波数で逐次増分される。この
時点で、カウンタLCが反復回数の計数を終了していない
場合は、CPは、カウンタPCが反復されるべきブロックの
最初の命令のアドレスで負荷されることを可能にし、そ
して、LCの内容が１単位だけ減分される。この代りに、
カウンタLCが反復回数の計数を終了し（全てゼロの出力
構成）、且つ装置が試験手順のためにプリセットされて
いる場合は、CPは、カウンタECとレジスタREとをクリア
する信号と、試験手順が完了したことを示す、リード線
49と、ブロックII、及びリード線８を介し外部制御装置
に向けられる信号とを発生する。
は、先行するマイクロ命令群が反復されなければならな
いことを表わすマイクロ命令生成信号がリード線48に出
現するまでは、クロック周波数で逐次増分される。この
時点で、カウンタLCが反復回数の計数を終了していない
場合は、CPは、カウンタPCが反復されるべきブロックの
最初の命令のアドレスで負荷されることを可能にし、そ
して、LCの内容が１単位だけ減分される。この代りに、
カウンタLCが反復回数の計数を終了し（全てゼロの出力
構成）、且つ装置が試験手順のためにプリセットされて
いる場合は、CPは、カウンタECとレジスタREとをクリア
する信号と、試験手順が完了したことを示す、リード線
49と、ブロックII、及びリード線８を介し外部制御装置
に向けられる信号とを発生する。
カウンタLCは計数を終了しているが、装置は正常動作の
ためにプリセットされている場合は、CPはリード線44を
介してカウンタEC増分信号を発生する。
ためにプリセットされている場合は、CPはリード線44を
介してカウンタEC増分信号を発生する。
カウンタLCは逐次負荷され、そして、ブロックECが計数
を終了していない場合は、カウンタPCは、以前のマイク
ロ命令の所与のブロックが反復されるべきことを示すマ
イクロ命令がリード線48のIR出力に現われるまでは逐次
増分され続ける。
を終了していない場合は、カウンタPCは、以前のマイク
ロ命令の所与のブロックが反復されるべきことを示すマ
イクロ命令がリード線48のIR出力に現われるまでは逐次
増分され続ける。
この時点で、以前に記載した動作が続行される。これに
反して、カウンタECが計数を終了し（全てゼロの出力構
成）、従って合成音声サンプルが計算されている場合
は、カウンタPCがリード線47を介してクリアされ、かく
して後続するサンプル合成動作がゼロから再開される。
最後に、論理回路LSが実際の動作開始信号の発生を保留
する時、そして、外部制御装置の指令に基づいて（例え
ば、全音声メッセージの合成が終了しているために）、
有限状態オートマトンCPは、レジスタIRのためのクリア
信号をリード線46に発生し、且つ、同一のメッセージ、
又は他のメッセージに対する次の実際の合成動作開始信
号を待機する。
反して、カウンタECが計数を終了し（全てゼロの出力構
成）、従って合成音声サンプルが計算されている場合
は、カウンタPCがリード線47を介してクリアされ、かく
して後続するサンプル合成動作がゼロから再開される。
最後に、論理回路LSが実際の動作開始信号の発生を保留
する時、そして、外部制御装置の指令に基づいて（例え
ば、全音声メッセージの合成が終了しているために）、
有限状態オートマトンCPは、レジスタIRのためのクリア
信号をリード線46に発生し、且つ、同一のメッセージ、
又は他のメッセージに対する次の実際の合成動作開始信
号を待機する。
音声シンセサイザは主要動作ブロックの若干のものの動
作試験が可能な構造を有する。
作試験が可能な構造を有する。
特に、制御信号の生成に用いられる回路の若干のものに
関する試験、及びFP,TP及びCPなどの有限状態オートマ
トンを構成するPLAに関する試験が実行される。
関する試験、及びFP,TP及びCPなどの有限状態オートマ
トンを構成するPLAに関する試験が実行される。
有限状態オートマトンを構成するPLAは組合わせ回路網
からなり、幾つかの出力は入力に再び送られ、クロック
サイクルにより遅延される。この遅延時間はクロック信
号に応じて負荷されるレジスタにより生成される。
からなり、幾つかの出力は入力に再び送られ、クロック
サイクルにより遅延される。この遅延時間はクロック信
号に応じて負荷されるレジスタにより生成される。
有限状態オートマトン（PLA）FP,TP及びCPのレジスタは
逐次負荷されることが出来、直列出力を特徴とする。試
験中は、３個のレジスタをリード線51及び52を介してカ
スケードに接続すると有用であり、その場合、これらの
レジスタのチェインの入力及び出力はリード線50及び53
を介してバス２の２本の異なるリード線に接続される。
実際には、この試験段階は外部からの適切な信号を通し
て識別され、ここで該信号はデータ信号のための直列入
力及び出力として、又、指令信号のための直列入力とし
て共にバス２のリード線の使用を可能にするものであ
る。
逐次負荷されることが出来、直列出力を特徴とする。試
験中は、３個のレジスタをリード線51及び52を介してカ
スケードに接続すると有用であり、その場合、これらの
レジスタのチェインの入力及び出力はリード線50及び53
を介してバス２の２本の異なるリード線に接続される。
実際には、この試験段階は外部からの適切な信号を通し
て識別され、ここで該信号はデータ信号のための直列入
力及び出力として、又、指令信号のための直列入力とし
て共にバス２のリード線の使用を可能にするものであ
る。
この様にして、外部から３個のレジスタに適切な２進構
成を導入することが可能である。
成を導入することが可能である。
この試験手順中に外部から適切に制御されるクロック信
号は、組合わせ回路網によって計算された将来の状態ワ
ードが該ワードのそれぞれのレジスタに負荷されること
を保証する。
号は、組合わせ回路網によって計算された将来の状態ワ
ードが該ワードのそれぞれのレジスタに負荷されること
を保証する。
引き続いて、リード線53のレジスタチェインの内容が直
列出力で観察され、計算された将来の状態ワードが正し
いかがチェックされる。
列出力で観察され、計算された将来の状態ワードが正し
いかがチェックされる。
更に、そしてこの試験段階中はなお、カウンタPCはリー
ド線54に接続されたバス２のリード線を用いて既知の２
進構成で外部から逐次負荷され得る。この様にしてメモ
リMMに書込された２進ワードのいずれか１つをアドレス
することが出来、このアドレスされたワードは次にレジ
スタIRに負荷される。このレジスタはその内容を直列出
力に与え、該出力はバス２の他のリード線にリード線55
を介して接続される。
ド線54に接続されたバス２のリード線を用いて既知の２
進構成で外部から逐次負荷され得る。この様にしてメモ
リMMに書込された２進ワードのいずれか１つをアドレス
することが出来、このアドレスされたワードは次にレジ
スタIRに負荷される。このレジスタはその内容を直列出
力に与え、該出力はバス２の他のリード線にリード線55
を介して接続される。
引き続くこの種の動作は、メモリMMに含まれる全ての試
験及び合成マイクロプログラムの観察を可能にし、従っ
てそれらのマイクロプログラムが正しいか否かの決定を
可能にすることが出来る。
験及び合成マイクロプログラムの観察を可能にし、従っ
てそれらのマイクロプログラムが正しいか否かの決定を
可能にすることが出来る。
メモリEPの内容を観察し、且つそれ等の内容が正しいか
否かをチェックするために、既に記載したようにアドレ
ス指定が実行される。
否かをチェックするために、既に記載したようにアドレ
ス指定が実行される。
結線18の出力における２進ワードは引き続きカウンタPC
に負荷される。後者はリード線56を介してレジスタIRの
直列入力に接続された直列出力を特徴とし、これを通し
てEPから受信された２進ワードが転送される。
に負荷される。後者はリード線56を介してレジスタIRの
直列入力に接続された直列出力を特徴とし、これを通し
てEPから受信された２進ワードが転送される。
レジスタIRを通しての伝搬時間に対応する遅延の後、こ
のワードはリード線55を介してバス２の前記のリード線
の１つに接続された直列出力で使用可能にされる。
のワードはリード線55を介してバス２の前記のリード線
の１つに接続された直列出力で使用可能にされる。
最後に、カウンタPC及びレジスタIRが逐次接続されると
して、PCの直列入力を通して適切な２進構成を導入し、
且つレジスタIRにこの構成を転送することが可能にな
り、ここに、該構成は正常のマイクロ命令として使用可
能である。これはモーメントの要件により指示される指
令の実行を可能にする。
して、PCの直列入力を通して適切な２進構成を導入し、
且つレジスタIRにこの構成を転送することが可能にな
り、ここに、該構成は正常のマイクロ命令として使用可
能である。これはモーメントの要件により指示される指
令の実行を可能にする。
これまでに、他の動作ブロックを制御する信号を生成す
る回路の機能性がチェックされている。
る回路の機能性がチェックされている。
この後、他のブロックがチェックされる。特に、２つの
メモリME2とME3、メモリOMとMD、乗算器ML3、加算及び
減算回路SS、及びメモリRVとRUなどに関する試験が実施
される。
メモリME2とME3、メモリOMとMD、乗算器ML3、加算及び
減算回路SS、及びメモリRVとRUなどに関する試験が実施
される。
これはMMに含まれる試験マイクロプログラムによって可
能にされる。
能にされる。
これ等のマイクロプログラムの実行はリード線20に外部
から加えられる適切な論理レベルにより上記のように制
御される。
から加えられる適切な論理レベルにより上記のように制
御される。
メモリME2とME3の何等かの誤動作を検出するために、外
部制御装置はメモリに適切な２進構成を負荷し、次にシ
フトレジスタSPの出力でこの構成を観察し、MMに含まれ
る関連する試験マイクロプログラムを選択する。後者は
リード線34を介してME2とME3に読み取られた信号とレジ
スタSPのシフト信号を供給する。
部制御装置はメモリに適切な２進構成を負荷し、次にシ
フトレジスタSPの出力でこの構成を観察し、MMに含まれ
る関連する試験マイクロプログラムを選択する。後者は
リード線34を介してME2とME3に読み取られた信号とレジ
スタSPのシフト信号を供給する。
これ等のメモリの正しい動作を決定した後、外部制御装
置はこれ等のメモリにバス12を介してメモリOMに、又、
バッファBBとバス15を介してメモリOMに転送される適切
な２進構成を再負荷する。次に関連するマイクロプログ
ラムは最初のものが、次に他のものが読取られることを
惹起する。関連する内容がなおレジスタSPの出力で使用
可能にされる。
置はこれ等のメモリにバス12を介してメモリOMに、又、
バッファBBとバス15を介してメモリOMに転送される適切
な２進構成を再負荷する。次に関連するマイクロプログ
ラムは最初のものが、次に他のものが読取られることを
惹起する。関連する内容がなおレジスタSPの出力で使用
可能にされる。
乗算器ML3と回路SSを試験するために、マイクロプログ
ラムはメモリME2から、又はメモリME3からレジスタRE3,
RE4,及びRAを負荷する。
ラムはメモリME2から、又はメモリME3からレジスタRE3,
RE4,及びRAを負荷する。
次に、マイクロプログラムはRE3とRE4の内容が乗算され
ることを惹起する。この結果は次にレジスタRAの内容に
加算されるか、それから減算され、そしてレジスタSGに
記憶される。最後の結果はバッファBBとレジスタSPを介
して外部に転送される。
ることを惹起する。この結果は次にレジスタRAの内容に
加算されるか、それから減算され、そしてレジスタSGに
記憶される。最後の結果はバッファBBとレジスタSPを介
して外部に転送される。
最後に、外部制御装置を通るものを最初に選択する読出
し専用メモリRUとRVの試験が可能である。次に、関連す
るマイクロプログラムは関連するアドレス指定カウンタ
CU又はCTを増分し、これによって該カウンタが完全に走
査されることを可能にする。前記の内容は次にバス12と
バッファBTとを介してバス２に配置される。
し専用メモリRUとRVの試験が可能である。次に、関連す
るマイクロプログラムは関連するアドレス指定カウンタ
CU又はCTを増分し、これによって該カウンタが完全に走
査されることを可能にする。前記の内容は次にバス12と
バッファBTとを介してバス２に配置される。
本発明の装置の特長を列挙すれば次の通りである。
（ａ）本装置は複数のブロックからなり（第２図参
図）、これらのブロックは常法に従って容易に集積化ま
たは一体化でき、たとえばNMOSの形に形成できる。
図）、これらのブロックは常法に従って容易に集積化ま
たは一体化でき、たとえばNMOSの形に形成できる。
（ｂ）多重チャンネルシステムの組立に関する説明は既
に述べたが、該システムは１つの制御装置と複数のシン
セサイザとを有するモジュラ構造体を含んでおり、前記
シンセサイザそれ自体は閉鎖型の要素（closed elemen
t）の形に形成され、外部からの情報を、バスを通じて
受信し、さらにまた、リード線９、13、14、19および20
を介して制御信号を受信する。この構造の該シンセサイ
ザは複数個配置でき、これによって多重チャンネルシス
テムが容易に形成できる。
に述べたが、該システムは１つの制御装置と複数のシン
セサイザとを有するモジュラ構造体を含んでおり、前記
シンセサイザそれ自体は閉鎖型の要素（closed elemen
t）の形に形成され、外部からの情報を、バスを通じて
受信し、さらにまた、リード線９、13、14、19および20
を介して制御信号を受信する。この構造の該シンセサイ
ザは複数個配置でき、これによって多重チャンネルシス
テムが容易に形成できる。
（ｃ）他のシステムのデバイスによって設定された時刻
に、メッセージの合成が開始できる。この操作は、リー
ド線13および第１論理回路LSを使用して実施できる。
に、メッセージの合成が開始できる。この操作は、リー
ド線13および第１論理回路LSを使用して実施できる。
（ｄ）アナログ出力部の他に、逐次ディジタル出力部も
また設置される。この構造は、シフトレジスタSPとコン
バータDAとによって形成できる。コンバータDAは音声シ
ンセサイザに通常使用される種類のものである。この逐
次ディジタル出力部を設けることによって、出力信号を
PCM方式で処理することが可能になり、たとえば、８−
ビットPCM対数圧縮等の演算操作が可能になる。
また設置される。この構造は、シフトレジスタSPとコン
バータDAとによって形成できる。コンバータDAは音声シ
ンセサイザに通常使用される種類のものである。この逐
次ディジタル出力部を設けることによって、出力信号を
PCM方式で処理することが可能になり、たとえば、８−
ビットPCM対数圧縮等の演算操作が可能になる。
（ｅ）本装置の製作、組立の際に適切な試験が実施でき
る。すなわち本装置ではバッファ回路BT、マイクロプロ
グラムメモリMM、アドレスカウンタPC、マイクロ命令レ
ジスタが使用されるので、試験が非常に行ないやすい。
る。すなわち本装置ではバッファ回路BT、マイクロプロ
グラムメモリMM、アドレスカウンタPC、マイクロ命令レ
ジスタが使用されるので、試験が非常に行ないやすい。
（ｆ）標本化周波数の選択が可能である。この条件をみ
たすために、メモリLQおよび入側のリード線すなわち第
１のリード線19が配置される。
たすために、メモリLQおよび入側のリード線すなわち第
１のリード線19が配置される。
（ｇ）ピッチ同期式合成が実施でき、さらにまた、フィ
ルタ係数が変改できる。上記操作の実施のために、外部
制御装置MP、および記憶回路ME2およびME3が使用され
る。
ルタ係数が変改できる。上記操作の実施のために、外部
制御装置MP、および記憶回路ME2およびME3が使用され
る。
（ｈ）市販マイクロプロセッサへの接続が可能である。
この目的のために、バス２を直接にマイクロプロセッサ
MPに接続できる。（実際には、所望に応じて部材Z80を
介して接続できる）。
この目的のために、バス２を直接にマイクロプロセッサ
MPに接続できる。（実際には、所望に応じて部材Z80を
介して接続できる）。
（ｉ）割込み操作がリード線８およびブロックIIを用い
て実施できる。
て実施できる。
（ｊ）デエンファシスが可能である。この目的のため
に、デエンファシス係数βおよびメモリOMが用いられ
る。
に、デエンファシス係数βおよびメモリOMが用いられ
る。
第１図は相互に接続された幾つかの音声シンセサイザの
概略図であり、 第２図は音声シンセサイザのブロック系統図であり、 第３図は符号化パラメータのブロックを示す表である。 S1,S2,S3……シンセサイザ、RM,RU,LQ……読出し専用メ
モリ、MP……マイクロプロセッサ制御装置、1,2,26,12,
15……バス、6,7,8,25,20,13,19,33,14,35,37,38,41,4
2,43,44,45,46,47,48,49,50,51,52,53,54,55……リード
線、3,4,5……シンセサイザのアナログ出力、PB1,PB2,P
B3……低域フィルタ、A1,A2,A3……トランスジューサ、
SR1,SR2,RP,SP,RI,RS,RE4,RE3,YN,Y,RA,SG,IR,RE……レ
ジスタ、ME2,ME3,OM,RV,MO,MD,LQ,EP,MM……メモリ、C
D,CT,CU,PC,LC,EC……カウンタ、16,17,18,22,30,31,3
2,33,34,39,48……結線、FP……有限状態オートマト
ン、II,TP,IR,ML3,RE3,RE4,SS,RA,SG,CP……ブロック、
DA……D/A変換器、MX……マルチプレクサ、ML3,MU……
乗算器、BB……バッファ、10,11,25……出力、21……入
力、SS……加算、減算回路。
概略図であり、 第２図は音声シンセサイザのブロック系統図であり、 第３図は符号化パラメータのブロックを示す表である。 S1,S2,S3……シンセサイザ、RM,RU,LQ……読出し専用メ
モリ、MP……マイクロプロセッサ制御装置、1,2,26,12,
15……バス、6,7,8,25,20,13,19,33,14,35,37,38,41,4
2,43,44,45,46,47,48,49,50,51,52,53,54,55……リード
線、3,4,5……シンセサイザのアナログ出力、PB1,PB2,P
B3……低域フィルタ、A1,A2,A3……トランスジューサ、
SR1,SR2,RP,SP,RI,RS,RE4,RE3,YN,Y,RA,SG,IR,RE……レ
ジスタ、ME2,ME3,OM,RV,MO,MD,LQ,EP,MM……メモリ、C
D,CT,CU,PC,LC,EC……カウンタ、16,17,18,22,30,31,3
2,33,34,39,48……結線、FP……有限状態オートマト
ン、II,TP,IR,ML3,RE3,RE4,SS,RA,SG,CP……ブロック、
DA……D/A変換器、MX……マルチプレクサ、ML3,MU……
乗算器、BB……バッファ、10,11,25……出力、21……入
力、SS……加算、減算回路。
フロントページの続き (72)発明者 チアンチ・チエザリオ イタリ−国ピアネツツア（トリノ）ヴイ ア・マルテイン・ル−テル・キング５ (72)発明者 メルガラ・マルチエロ イタリ−国ヴアレンツア（アレサンドリ ア）ヴイア・ザツシイ11 (56)参考文献 特開 昭55−12989（ＪＰ，Ａ) 特開 昭55−46796（ＪＰ，Ａ) 特開 昭57−154300（ＪＰ，Ａ) 米国特許4319084（ＵＳ，Ａ)
Claims (10)
- 【請求項１】合成フィルタ（RE3,RE4,ML3,RA,SS,SG）か
らなり、声道を模擬し、且つ周期的又はランダムな励振
波形を有するサンプルを処理して音声サンプルを発生
し、前記励振波形は声道の配置が有声音に対応するか又
は無声音に対応するかに従って２台の発生装置（RV,R
U）の１つによって供給され、前記の処理は外部制御装
置（MP）により供給される符号化パラメータに基づいて
実施され、且つ適当な記憶回路（ME2,ME3）に記憶さ
れ、前記のパラメータは、フィルタ係数と、各々の有効
区間の幅と、音声が有声か無声かに関する情報と、周期
的励振のピッチ周期、及び合成されるべき音声の強度と
を有してなる音声シンセサイザにおいて、該シンセサイ
ザは、更に、前記外部制御装置の指令に基づいて適当な
試験手順を実施する回路からなり、又特に、 ‐ 前記の符号化パラメータ及び適切なディエンファシ
ス係数と、セットされた試験手順のための選択及び反復
信号と、適切な２進試験構成とを受信し、且つ、適切な
信号が区間回路の間で交換される第１のバス（２）と、 ‐ メモリ回路（ME2,ME3）に記憶された符号化パラメ
ータのブロックと読出し専用メモリ（RU,RV）に記憶さ
れた周期的及びランダムな励振波形のサンプルが動作メ
モリ（OM）、従って前記合成フィルタに送られ、且つ、
合成フィルタにより供給される合成された音声サンプル
が出力回路（DA,SP）に導かれ、有効区間の時間幅に一
致する計数開始値が第１の時間幅カウンタ（CD）に導か
れ、そしてメモリ回路（ME2,ME3）の出力におけるピッ
チ周期値が第１のレジスタ（RP）に導かれてなる第２の
バス（12）と、 ‐ 第２バス（12）を第１バス（２）に接続することが
出来、これにより試験手順中に前記の読出し専用メモリ
（RU,RV）を外部に転送する第１の３状態バッファ回路
（BT）と、 ‐ 幾つかの合成フィルタの入力レジスタ（RE3,RA）が
先行する標本化期間の間に計算された状態変数を記憶す
るメモリ装置（MO）に、又は進行中の標本化周期のため
の状態変数を記憶する第２レジスタ（YN）に接続され、
且つ、合成フィルタ出力レジスタ（SG）が、前記のメモ
リ装置と、前記の第２レジスタか又は第２の双方向性３
状態バッファ回路（BB）のいずれかに接続される第３の
バス（15）と、 ‐ 前記の第２バスを前記の第３バスに接続し、これに
より、合成フィルタによって供給される合成された音声
サンプルを前記の出力回路（DA,SP）に転送することが
出来る第２の３状態バッファ回路（BB）と、 ‐ 音声合成に供するマイクロプログラムと、試験手順
に供するマイクロプログラムとを装えるマイクロプログ
ラムメモリ（MM）と、 ‐ マイクロプログラムメモリの出力に接続された並列
入力と、第１のアドレスカウンタの直列出力に接続され
た直列入力と、有限状態オートマトン（CP）の出力に接
続されたクリア入力とを有し、且つ、第１バス（２）の
リード線の１つに接続された直列出力と、指令転送用の
個々のリード線を介してシンセサイザの主要ブロックに
接続されたレジスタを構成するセルの出力とを有するマ
イクロ命令レジスタ（IR）と、 ‐ 初期アドレスメモリ（EP）の出力に接続された計数
開始ワード並列入力と、前記第１の多重双方向バス
（２）のリード線の１つに接続された直列入力と、前記
の有限状態オートマトン（CP）に接続された使用可能入
力とを有し、且つ、前記のマイクロプログラムメモリの
アドレス入力に接続された並列出力と前記のマイクロ命
令レジスタに接続された直列出力とを有する前記のマイ
クロプログラムメモリ（MM）に供される第１のアドレス
カウンタ（PC）と、 ‐ 第１カウンタの計数段階中にアドレスを発し、それ
により或る命令ブロックが反復される初期アドレスメモ
リ（EP）と、 ‐ 第１バスに接続されたデータ入力と前記有限状態オ
ートマトン（CP）に接続されたクリア入力とを有し、且
つ、前記の初期アドレスメモリ（EP）のアドレス入力に
接続された出力とを有し、これにより適切なアドレスを
供給して試験手順と音声合成に供するリセット可能レジ
スタ（RE）と、 ‐ 第１のバス（２）に接続された計数開始ワード並列
入力と前記の有限状態オートマトン（CP）に接続された
計数増分入力とを有し、且つ、一連の反復メモリ（LQ）
と前記の初期アドレスメモリ（EP）との両者に接続され
た出力を有し、これにより音声の合成段階中に前記の反
復されるべきマイクロ命令ブロックの初期アドレスと試
験手順実行用プログラムの初期アドレスとを供給する前
記の反復回数メモリのための第２のアドレスカウンタ
（EC）と、 ‐ 前記の第２アドレスカウンタ（EC）の出力と外部か
らアクセス可能な第１のリード線（19）とに接続された
アドレス入力を有し、合成されるべき音声信号の標本化
周波数が２つの予め設定された値から選択可能であるマ
イクロプログラムメモリ（MM）に記憶された所与の命令
ブロックの反復回数メモリ（LQ）と、 ‐ 反復回数メモリ（LQ）の出力に接続された入力と第
１のバス（２）に接続された他の入力とを有し、且つ、
外部からアクセス可能の第２のリード線（20）に接続さ
れた指令入力を有し、シンセサイザが試験手順モード、
又は正常の音声合成動作状態になる第１の双方向マルチ
プレクサ（MU）と、 ‐ 有限状態オートマトン（CP）により供給される周期
信号の秒読みを実施出来、該秒読みは試験手順中の第１
バス（２）の第１のマルチプレクサ（MU）により供給さ
れる反復番号から、又は音声合成中の反復回数メモリ
（LQ）により供給される反復番号から開始され、又、計
数終了信号を前記の有限状態オートマトン（CP）に供給
出来る反復回数カウンタ（LC）と、 ‐ 第１の論理回路（LS）の出力における信号に基づい
て音声合成動作と試験手順とに供される指令信号を発す
ることが出来、前記第１の論理回路（LS）は反復回数カ
ウンタ（LC）と、第２の有限状態オートマトン（TP）
と、前記のマイクロ命令レジスタとに関する動作の実際
の始動のために動作してなる第１の有限状態オートマト
ンと よりなることを特徴とする音声シンセサイザ。 - 【請求項２】前記第１の論理回路（LS）が実際の動作開
始信号を発生する時間までは、前記の有限状態オートマ
トン（CP）はマイクロ命令レジスタ（IR）をゼロ状態に
セットし続け、又、正常動作の場合には第２アドレスカ
ウンタ（EC）とリセット可能レジスタ（RE）とをクリア
し、そして更に反復回数カウンタ（LC）を負荷し、一
方、試験手順の場合には、前記の有限状態オートマトン
（CP）は第１アドレスカウンタ（PC）を負荷し、その後
に、そして実際の合成動作開始信号の後に、第１のアド
レスカウンタは先行するマイクロ命令のブロックが反復
されるべきであることを表示するマイクロ命令が生ずる
までは逐次増分され、そして、反復回数カウンタが計数
を終了していない場合は、有限状態オートマトンは第１
アドレスカウンタが反復されるべきブロックの第１命令
のアドレスにより負荷されることを惹起し、反復回数カ
ウンタの内容が１単位だけ減じられ、一方前記のカウン
タが計数を終了しており、シンセサイザが試験手順のた
めにセットされる場合は、有限状態オートマトンは第２
のアドレスカウンタ（EC）とリセット可能レジスタ（R
E）とをクリアし、且つ試験手順が外部制御装置（MP）
に対して終了していることを示す信号を送出し、そして
もし、シンセサイザが正常動作のためにセットされる
と、有限状態オートマトンは第２のアドレスカウンタ増
分信号を発生し、且つ、反復回数カウンタ（LC）が負荷
されることを惹起し、そして、第２アドレスカウンタが
計数を終了していない場合は、所与のマイクロ命令のブ
ロックが反復されるべきことを示すマイクロ命令が出現
するまでは第１アドレスカウンタが逐次増分されること
を惹起し、先行する動作シーケンスを再開させ、そして
第２カウンタ（EC）が代わりにオートマトン計数を有す
る場合は、有限状態オートマトンは第１アドレスカウン
タをクリアして次のサンプルのための音声合成動作を再
開させ、且つ実際の動作開始信号が外部制御装置（MP）
の指令に基づいて前記の第１論理回路（LS）により割り
込まれる時はマイクロ命令レジスタ（IR）用のリセット
信号を発生し、且つ待機モードに移ってなることを特徴
とする特許請求の範囲第１項に記載の音声シンセサイ
ザ。 - 【請求項３】試験手順の場合には、周期的励振波形のサ
ンプルを記憶する前記読出し専用メモリの１つ（RV）は
前記の外部的にアクセス可能な第２のリード線（20）を
通して指令される第２のマルチプレクサ（MX）を介して
第３アドレスカウンタ（CT）によりアドレスされ、且
つ、その内容が第２バス（12）と第１の３状態バッファ
回路（BT）を介して第１バス（２）に与えられることを
特徴とする特許請求の範囲第１項又は２項に記載の音声
シンセサイザ。 - 【請求項４】前記の出力回路（DA,SP）はシフトレジス
タ（SP）を備え、該レジスタは合成された音声信号に対
応するディジタル信号を前記の第２バス（12）により並
列に負荷されることが出来、且つこの信号を出力におい
て直列の形で供給することが出来ることを特徴とする特
許請求の範囲第１項ないし第３項のいずれか１項に記載
の音声シンセサイザ。 - 【請求項５】直列に負荷可能であり、且つ直列に読出し
可能な前記の第１有限状態オートマトン（CP）と、第２
有限状態オートマトン（TP）と第３有限状態オートマト
ン（FP）との出力レジスタはカスケードに接続され、適
切な２進構成により負荷され、且つ、試験手順中に外部
制御装置（MP）からの指令に基づいて第１バス（２）を
介して読出されることを特徴とする特許請求の範囲第１
項ないし第４項のいずれか１項に記載の音声シンセサイ
ザ。 - 【請求項６】前記第１のアドレスカウンタ（PC）は第１
バス（２）を介して直列に負荷され、これによりマイク
ロプログラムメモリ（MM）の所望のワードをアドレスす
ることが出来、該ワードは試験手順中に前記のマイクロ
命令レジスタ（IR）の直列出力において読出され、これ
によりマイクロプログラムメモリが適切に機能している
か否かを決定出来ることを特徴とする特許請求の範囲第
１項ないし第５項のいずれか１項に記載の音声シンセサ
イザ。 - 【請求項７】前記第１のアドレスカウンタ（PC）は前記
の初期アドレスメモリ（EP）によって並列に負荷される
ことが出来、且つ、直列出力を介してアドレスされたセ
ルの内容をマイクロ命令レジスタ（IR）に供給し、これ
により初期アドレスメモリが試験手順中に適切に機能し
ているか否かを決定出来ることを特徴とする特許請求の
範囲第１項ないし第６項のいずれか１項に記載の音声シ
ンセサイザ。 - 【請求項８】前記メモリ回路（ME2,ME3）と前記の動作
メモリ（OM）は第２バス（12）を介して前記シフトレジ
スタ（SP）に接続され、これによってメモリ回路の外部
制御装置（MP）により記憶された適切な２進ワードを出
力に与え、かくして前記メモリ回路と動作メモリが試験
手順中に適切に機能しているか否かが決定され得る特許
請求の範囲第１項ないし第７項のいずれか１項に記載の
音声シンセサイザ。 - 【請求項９】前記のメモリ装置（MD）は前記の第３バス
（15）と、前記第２の３状態バッファ回路（BB）と前記
第２のバス（12）とを介して前記シフトレジスタ（SP）
に接続され、これによって前記メモリ回路（ME2,ME3）
を介して外部制御装置（MP）により記憶された適切な２
進ワードを出力に与えることが出来、かくして、前記メ
モリ装置が試験手順中に適切に機能しているか否かが決
定されることを特徴とする特許請求の範囲第１項ないし
第８項のいずれか１項に記載の音声シンセサイザ。 - 【請求項１０】試験手順の場合に、ランダムな励振波形
のサンプルを記憶する前記の読出し専用メモリの第２の
メモリ（RU）は第２バス（12）と第１の３状態バッファ
回路（BT）を介して第１バスで記憶された前記メモリの
内容を与え、これにより前記メモリが適切に動作してい
るか否かが決定されることを特徴とする特許請求の範囲
第１項ないし第９項のいずれか１項に記載の音声シンセ
サイザ。
Applications Claiming Priority (2)
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