JPH0670980B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0670980B2 JPH0670980B2 JP63142125A JP14212588A JPH0670980B2 JP H0670980 B2 JPH0670980 B2 JP H0670980B2 JP 63142125 A JP63142125 A JP 63142125A JP 14212588 A JP14212588 A JP 14212588A JP H0670980 B2 JPH0670980 B2 JP H0670980B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- element region
- contact hole
- interlayer insulating
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は近年ますます素子の集積化が進む半導体集積回
路製造技術に関するものである。
路製造技術に関するものである。
従来の技術 半導体集積回路の高集積化に伴い、製造技術においても
ただ単に最小寸法の微細化だけでなくさまざまな新しい
技術が導入されつつある。素子分離技術においても、従
来、半導体基板の選択酸化を利用し素子を分離するLOCO
S法に変って、半導体基板に垂直な溝（トレンチ）を形
成し絶縁物を埋め込むことにより素子を分離するトレン
チ分離法が採用されつつある。
ただ単に最小寸法の微細化だけでなくさまざまな新しい
技術が導入されつつある。素子分離技術においても、従
来、半導体基板の選択酸化を利用し素子を分離するLOCO
S法に変って、半導体基板に垂直な溝（トレンチ）を形
成し絶縁物を埋め込むことにより素子を分離するトレン
チ分離法が採用されつつある。
第２図にそのトレンチ分離法による素子形成の一例を示
す。まず、半導体基板20上の素子領域となる部分にシリ
コン酸化膜21のパターン出しを行ない、シリコン酸化膜
21をマスクとして半導体基板20にRIE（反応性イオンエ
ッチング）等の異方性の強いドライエッチにより垂直な
溝22を形成する（第２図ａ）。こののち、減圧CVD法で
シリコン酸化膜23を溝22内にも等方的に堆積し、レジス
ト24を平坦に塗布してから（第２図ｂ），レジスト24と
シリコン酸化膜23が１対１でエッチングされるような条
件でドライエッチを行ない平坦化し（第２図ｃ），素子
を溝22内に埋め込まれたシリコン酸化膜23で分離する。
す。まず、半導体基板20上の素子領域となる部分にシリ
コン酸化膜21のパターン出しを行ない、シリコン酸化膜
21をマスクとして半導体基板20にRIE（反応性イオンエ
ッチング）等の異方性の強いドライエッチにより垂直な
溝22を形成する（第２図ａ）。こののち、減圧CVD法で
シリコン酸化膜23を溝22内にも等方的に堆積し、レジス
ト24を平坦に塗布してから（第２図ｂ），レジスト24と
シリコン酸化膜23が１対１でエッチングされるような条
件でドライエッチを行ない平坦化し（第２図ｃ），素子
を溝22内に埋め込まれたシリコン酸化膜23で分離する。
このトレンチ分離法によって、LOCOS法では避けること
のできなかった選択酸化の際のフィールド酸化膜の素子
領域部への入り込みによるパターンシフトをなくすこと
ができた。しかし、この垂直な溝を形成し絶縁物を埋め
込むトレンチ分離法にも集積度の限界は存在する。
のできなかった選択酸化の際のフィールド酸化膜の素子
領域部への入り込みによるパターンシフトをなくすこと
ができた。しかし、この垂直な溝を形成し絶縁物を埋め
込むトレンチ分離法にも集積度の限界は存在する。
発明が解決しようとする課題 集積度を上げる為に、素子領域幅も他のさまざまなパタ
ーン同様、微細化が進んでいる訳であるが、通常第３図
で示すように、素子領域とアルミ配線とを結ぶため、素
子領域上の層間絶縁層33にコンタクト穴34を形成する必
要がある。これらは写真食刻法によって行なわれるが、
写真食刻の際の位置合わせにおいてどうしてもずれが生
じる為、あらかじめマスク作成の際にはマスク余裕を考
えておかなければならない。もし、コンタクト形成の際
にコンタクト穴が素子領域から踏みはずして形成されて
しまうと（第３図ａ）、素子領域の拡散層33は現在非常
に浅く（〜数千Å）なっているため、アルミ配線35が拡
散層33と基板20にまたがって形成されてしまい（第３図
ｂ）、素子として動作しなくなってしまう。
ーン同様、微細化が進んでいる訳であるが、通常第３図
で示すように、素子領域とアルミ配線とを結ぶため、素
子領域上の層間絶縁層33にコンタクト穴34を形成する必
要がある。これらは写真食刻法によって行なわれるが、
写真食刻の際の位置合わせにおいてどうしてもずれが生
じる為、あらかじめマスク作成の際にはマスク余裕を考
えておかなければならない。もし、コンタクト形成の際
にコンタクト穴が素子領域から踏みはずして形成されて
しまうと（第３図ａ）、素子領域の拡散層33は現在非常
に浅く（〜数千Å）なっているため、アルミ配線35が拡
散層33と基板20にまたがって形成されてしまい（第３図
ｂ）、素子として動作しなくなってしまう。
この例では素子領域幅，素子分離（溝）幅が共に１μm,
コンタクト径0.8μm,マスク合わせのずれ0.25μｍの場
合を示しているが、この場合コンタクト穴が素子領域を
踏みはずさない為には、0.1μｍ以下のマスク合わせず
れでなければいけない。
コンタクト径0.8μm,マスク合わせのずれ0.25μｍの場
合を示しているが、この場合コンタクト穴が素子領域を
踏みはずさない為には、0.1μｍ以下のマスク合わせず
れでなければいけない。
課題を解決するための手段 本発明は、素子領域を規定する為に、半導体基板に溝を
形成する際に、溝が逆テーパー状になるエッチング条件
を適応することを特徴とするものである。
形成する際に、溝が逆テーパー状になるエッチング条件
を適応することを特徴とするものである。
すなわち、本発明は、素子領域の幅が、所定の深さまで
深さにつれて狭まる形状となるごとく溝が形成され、溝
に絶縁物が埋込まれ素子領域に反対導電型の不純物層が
形成され、この上の層間絶縁層に、素子領域と溝にまた
がってコンタクト穴が形成され、素子領域表面とこのコ
ンタクト穴にて金属配線が接合している構造を得るもの
である。
深さにつれて狭まる形状となるごとく溝が形成され、溝
に絶縁物が埋込まれ素子領域に反対導電型の不純物層が
形成され、この上の層間絶縁層に、素子領域と溝にまた
がってコンタクト穴が形成され、素子領域表面とこのコ
ンタクト穴にて金属配線が接合している構造を得るもの
である。
作用 上記手段により、溝をシリコン酸化膜等の絶縁膜で埋め
込み、不純物拡散層を形成し層間絶縁膜にコンタクト穴
を形成した際、コンタクト穴が素子領域を踏みはずして
も、コンタクトエッチの際に活性領域横に溝に埋め込ん
だ絶縁膜のサイドウォールが形成され、アルミ等の金属
配線に形成したときに配線が不純物拡散層のみに接触し
基板とはサイドウォールにより短絡しない構造となる。
この為、コンタクト穴のマスクと素子領域のマスク間の
合わせ余裕をなくし、集積度を飛躍的に向上させること
ができる。
込み、不純物拡散層を形成し層間絶縁膜にコンタクト穴
を形成した際、コンタクト穴が素子領域を踏みはずして
も、コンタクトエッチの際に活性領域横に溝に埋め込ん
だ絶縁膜のサイドウォールが形成され、アルミ等の金属
配線に形成したときに配線が不純物拡散層のみに接触し
基板とはサイドウォールにより短絡しない構造となる。
この為、コンタクト穴のマスクと素子領域のマスク間の
合わせ余裕をなくし、集積度を飛躍的に向上させること
ができる。
実施例 第１図に本発明の一実施例を示す工程断面図を示す。
まず、半導体シリコン基板１上の素子領域となる部分に
シリコン酸化膜２をマスクとして半導体基板１に若干の
逆テーパーがつくように溝３を形成する（第１図ａ）。
溝３の形成の為には平行平板状型のプラズマエッチ，あ
るいはエッチング条件によってはRIEでも逆テーパー形
状の溝が得られる。第１図ａで示すように逆テーパーは
溝全体につける必要はなく、後で形成する不純物拡散層
より若干深い深さまでつければよい。ここでは不純物拡
散層は2000Å程度であり、5000Åの深さまで溝が1000Å
程度の入り込みを持つ逆テーパー状になるようなエッチ
ング条件を適当に選択している。ここでは素子領域幅，
溝幅共に１μｍの場合を示している。
シリコン酸化膜２をマスクとして半導体基板１に若干の
逆テーパーがつくように溝３を形成する（第１図ａ）。
溝３の形成の為には平行平板状型のプラズマエッチ，あ
るいはエッチング条件によってはRIEでも逆テーパー形
状の溝が得られる。第１図ａで示すように逆テーパーは
溝全体につける必要はなく、後で形成する不純物拡散層
より若干深い深さまでつければよい。ここでは不純物拡
散層は2000Å程度であり、5000Åの深さまで溝が1000Å
程度の入り込みを持つ逆テーパー状になるようなエッチ
ング条件を適当に選択している。ここでは素子領域幅，
溝幅共に１μｍの場合を示している。
この後、通常のトレンチ分離と同様に、減圧CVD法によ
りシリコン酸化膜４を堆積し、レジストを用いたエッチ
ング法で溝３内にシリコン酸化膜４を埋め込む（第１図
ｂ）。
りシリコン酸化膜４を堆積し、レジストを用いたエッチ
ング法で溝３内にシリコン酸化膜４を埋め込む（第１図
ｂ）。
第１図ｃは溝３内に埋め込まれたシリコン酸化膜４によ
って分離された素子領域に基板と反対導電型の不純物拡
散層５を形成した後、層間絶縁膜６を堆積し、写真食刻
法によりコンタクト穴７を形成したときの工程断面図で
あり、コンタクト穴７が不純物拡散層５からずれて形成
されているときの一例を示したものである。コンタクリ
径は0.8μｍ角で、マスク合わせずれは0.25μｍのとき
を図示している。コンタクト穴のエッチングは通常RIE
等の異方性の強いドライエッチで層間絶縁膜６とシリコ
ン基板１の選択比の大きな条件で行なわれるが、溝３の
形状が逆テーパー状になっている為、不純物拡散層５側
面にシリコン酸化膜４の一部4A（サイドウォール）が残
存することになる。
って分離された素子領域に基板と反対導電型の不純物拡
散層５を形成した後、層間絶縁膜６を堆積し、写真食刻
法によりコンタクト穴７を形成したときの工程断面図で
あり、コンタクト穴７が不純物拡散層５からずれて形成
されているときの一例を示したものである。コンタクリ
径は0.8μｍ角で、マスク合わせずれは0.25μｍのとき
を図示している。コンタクト穴のエッチングは通常RIE
等の異方性の強いドライエッチで層間絶縁膜６とシリコ
ン基板１の選択比の大きな条件で行なわれるが、溝３の
形状が逆テーパー状になっている為、不純物拡散層５側
面にシリコン酸化膜４の一部4A（サイドウォール）が残
存することになる。
この為、次に層間絶縁膜６上にアルミ配線８を形成した
とき（第１図ｄ）、コンタクト穴７中ではアルミ配線８
は不純物拡散層５とのみ接触しシリコン基板１とはシリ
コン酸化膜のサイドウォール4Aによって絶縁されること
になる。
とき（第１図ｄ）、コンタクト穴７中ではアルミ配線８
は不純物拡散層５とのみ接触しシリコン基板１とはシリ
コン酸化膜のサイドウォール4Aによって絶縁されること
になる。
発明の効果 本発明による半導体装置の構造およびその製造方法は、
半導体基板に形成した溝により素子を分離するトレンチ
分離法においてコンタクト穴が素子領域からずれても素
子の完全な動作を保証するものである。
半導体基板に形成した溝により素子を分離するトレンチ
分離法においてコンタクト穴が素子領域からずれても素
子の完全な動作を保証するものである。
本発明により、極端に言えば、マスク作成時においてコ
ンタクト穴と素子領域の合わせ余裕は完全になくすこと
が可能になり、素子の集積度を飛躍的に向上させること
が可能になる。本発明は、高集積化の進む半導体集積回
路技術において極めて工業的価値の高いものである。
ンタクト穴と素子領域の合わせ余裕は完全になくすこと
が可能になり、素子の集積度を飛躍的に向上させること
が可能になる。本発明は、高集積化の進む半導体集積回
路技術において極めて工業的価値の高いものである。
第１図は本発明にかかる半導体装置の製造方法の一例を
示す工程断面図、第２図，第３図は従来のトレンチ分離
法による半導体装置の製造方法の一例を示す工程断面図
である。 １……シリコン基板、2,4……シリコン酸化膜、３……
溝、５……不純物拡散層、６……層間絶縁膜、７……コ
ンタクト穴、８……アルミ配線。
示す工程断面図、第２図，第３図は従来のトレンチ分離
法による半導体装置の製造方法の一例を示す工程断面図
である。 １……シリコン基板、2,4……シリコン酸化膜、３……
溝、５……不純物拡散層、６……層間絶縁膜、７……コ
ンタクト穴、８……アルミ配線。
Claims (2)
- 【請求項１】素子領域幅が半導体基板表面から所定の深
さまで深さにつれて所定の幅狭まる形状に前記半導体基
板に溝が形成され、前記溝に絶縁物が埋め込まれてお
り、前記素子領域に基板導電型と異なる導電型の不純物
層が形成され、層間絶縁層に前記素子領域と前記溝にま
たがってコンタクト穴が形成され素子領域表面と金属配
線がコンタクト穴により接合していることを特徴とする
半導体装置。 - 【請求項２】半導体基板に、半導体基板表面から所定の
深さまで深さにつれ所定の幅拡がる形状を持つ溝を形成
する工程と、前記溝に絶縁物を埋め込む工程と、前記素
子領域に基板導電型と異なる導電型の不純物を形成する
工程と、層間絶縁膜を全面に堆積する工程と、前記素子
領域と前記溝にまたがって前記層間絶縁膜にコンタクト
穴を形成する工程と、前記層間絶縁膜上に金属配線を形
成する工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142125A JPH0670980B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142125A JPH0670980B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01310537A JPH01310537A (ja) | 1989-12-14 |
| JPH0670980B2 true JPH0670980B2 (ja) | 1994-09-07 |
Family
ID=15307963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142125A Expired - Fee Related JPH0670980B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0670980B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132392A (ja) * | 1992-06-23 | 1994-05-13 | Nec Corp | 半導体装置 |
-
1988
- 1988-06-09 JP JP63142125A patent/JPH0670980B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01310537A (ja) | 1989-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930003277B1 (ko) | 반도체장치 및 그의 제조방법 | |
| US5593921A (en) | Method of forming vias | |
| KR100256800B1 (ko) | 콘택홀 제조방법 | |
| JP3123092B2 (ja) | 半導体装置の製造方法 | |
| US6313026B1 (en) | Microelectronic contacts and methods for producing same | |
| US5294296A (en) | Method for manufacturing a contact hole of a semiconductor device | |
| JP3214475B2 (ja) | デュアルダマシン配線の形成方法 | |
| KR950012918B1 (ko) | 선택적 텅스텐 박막의 2단계 퇴적에 의한 콘택 매립방법 | |
| KR100299379B1 (ko) | 반도체소자의금속배선형성방법 | |
| JPH0670980B2 (ja) | 半導体装置およびその製造方法 | |
| KR100408414B1 (ko) | 반도체 소자 및 그 제조방법 | |
| US6239001B1 (en) | Method for making a semiconductor device | |
| JP2006222208A (ja) | 半導体装置の製造方法 | |
| KR0120568B1 (ko) | 반도체 소자의 접속장치 및 그 제조방법 | |
| JPH07335757A (ja) | 半導体装置およびその製造方法 | |
| US6599825B2 (en) | Method for forming wiring in semiconductor device | |
| US4679306A (en) | Self-aligned process for forming dielectrically isolating regions formed in semiconductor device | |
| KR0154288B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| JP2695861B2 (ja) | 半導体装置の製造方法 | |
| KR100351909B1 (ko) | 반도체소자의 제조방법 | |
| KR100231851B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| JP2574910B2 (ja) | 半導体装置の製造方法 | |
| KR100239901B1 (ko) | 반도체장치의 콘택 형성방법 | |
| JP2919227B2 (ja) | 半導体装置及びその製造方法 | |
| JP2762449B2 (ja) | 半導体装置の製法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |