JPH0671203B2 - 論理回路 - Google Patents
論理回路Info
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- JPH0671203B2 JPH0671203B2 JP62323792A JP32379287A JPH0671203B2 JP H0671203 B2 JPH0671203 B2 JP H0671203B2 JP 62323792 A JP62323792 A JP 62323792A JP 32379287 A JP32379287 A JP 32379287A JP H0671203 B2 JPH0671203 B2 JP H0671203B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、低消費電力化を図り、大規模化に適した論
理回路に関する。
理回路に関する。
（従来の技術） LSI（大規模集積回路）等の回路設計では、例えば論理
積（AND）ゲートや反転（NOT）ゲート等の基本的な論理
回路（単位論理回路）を組み合せることによって行なわ
れる。例えばシステムをCMOSで構成する場合には、否定
論理積（NAND）ゲート、否定論理和（NOR）ゲート、反
転（NOT）ゲート等が、基本的な論理回路として用いら
れている。
積（AND）ゲートや反転（NOT）ゲート等の基本的な論理
回路（単位論理回路）を組み合せることによって行なわ
れる。例えばシステムをCMOSで構成する場合には、否定
論理積（NAND）ゲート、否定論理和（NOR）ゲート、反
転（NOT）ゲート等が、基本的な論理回路として用いら
れている。
第11図乃至第13図は、ＰチャンネルのMOSトランジスタ
（以下「PMOS」と呼ぶ）とＮチャンネルのMOSトランジ
スタ（以下「NMOS」と呼ぶ）とからなるCMOSで構成され
たそれぞれNANDゲート、NORゲート、NOTゲートの回路構
成を示す図である。
（以下「PMOS」と呼ぶ）とＮチャンネルのMOSトランジ
スタ（以下「NMOS」と呼ぶ）とからなるCMOSで構成され
たそれぞれNANDゲート、NORゲート、NOTゲートの回路構
成を示す図である。
それぞれの論理ゲートは、電源とグランドとの間にPMOS
及びNMOSを配置し、これらのPMOS及びNMOSを入力端子IN
1,IN2に与えられる入力信号により導通制御して、出力
端子OUTの充放電を行ない、所望の論理を実現してい
る。
及びNMOSを配置し、これらのPMOS及びNMOSを入力端子IN
1,IN2に与えられる入力信号により導通制御して、出力
端子OUTの充放電を行ない、所望の論理を実現してい
る。
すなわち、このような論理ゲートにあっては、出力端子
と電源あるいはグランドとを導通状態あるいは非導通状
態にすることによって、出力端子に入力信号に対する所
定の論理レベルを与えるようにしている。
と電源あるいはグランドとを導通状態あるいは非導通状
態にすることによって、出力端子に入力信号に対する所
定の論理レベルを与えるようにしている。
（発明が解決しようとする問題点） 上記したような単位論理回路にあっては、回路に電源が
供給されて動作するようになっている。このため、この
ような単位論理回路を組み合せて論理システムを構築し
た場合に、システムの消費電力は、各々の単位論理回路
における内部貫通電流と出力変化時の充放電電流との和
で表わされることになる。したがって、用いられる単位
論理回路が増加して論理システムの大規模化がなされる
にともない、消費電力が増大するという問題が生じる。
例えば、100万個のMOSトランジスタを含むLSIでは１〜5
W（ワット）の消費電力となる。
供給されて動作するようになっている。このため、この
ような単位論理回路を組み合せて論理システムを構築し
た場合に、システムの消費電力は、各々の単位論理回路
における内部貫通電流と出力変化時の充放電電流との和
で表わされることになる。したがって、用いられる単位
論理回路が増加して論理システムの大規模化がなされる
にともない、消費電力が増大するという問題が生じる。
例えば、100万個のMOSトランジスタを含むLSIでは１〜5
W（ワット）の消費電力となる。
さらに、動作速度の高速化によりスイッチング時間が短
くなると、単位時間当りの電源電流の変化量も増大する
ことになる。これにより、電流ノズルが発生し易くな
り、誤動作を招くおそれがあった。
くなると、単位時間当りの電源電流の変化量も増大する
ことになる。これにより、電流ノズルが発生し易くな
り、誤動作を招くおそれがあった。
一方、消費電力が増大すると、高密度集積化の観点から
細く形成された電源配線に、過大な電流が流れることに
なる。このため、所謂エレクトロマイグレーションが起
き易くなる。したがって、品質の劣化を招き、信頼性が
低下するという問題があった。
細く形成された電源配線に、過大な電流が流れることに
なる。このため、所謂エレクトロマイグレーションが起
き易くなる。したがって、品質の劣化を招き、信頼性が
低下するという問題があった。
また、システムの大規模化にともなって構成が複雑化す
るため、局所的な電源電流をシステムの設計段階で把握
することは困難であった。このため、電源配線のレイア
ウト設計が極めて困難になるという問題があった。
るため、局所的な電源電流をシステムの設計段階で把握
することは困難であった。このため、電源配線のレイア
ウト設計が極めて困難になるという問題があった。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、消費電力の低減化を図
り、大規模集積化に好適な論理回路を提供することにあ
る。
り、その目的とするところは、消費電力の低減化を図
り、大規模集積化に好適な論理回路を提供することにあ
る。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、特許請求の範囲第１項に記
載の発明は、ゲート端子が第１の入力端子に接続された
第１導電型のFET（電界効果トランジスタ）とゲート端
子が第２の入力端子に接続された第２導電型のFETと
が、第３の入力端子と出力端子との間に並列接続されて
なるトランスミッションゲートと、 ゲート端子が前記第１の入力端子に接続され、前記第２
の入力端子と前記出力端子との間に接続された第２導電
型のFETから構成される。
載の発明は、ゲート端子が第１の入力端子に接続された
第１導電型のFET（電界効果トランジスタ）とゲート端
子が第２の入力端子に接続された第２導電型のFETと
が、第３の入力端子と出力端子との間に並列接続されて
なるトランスミッションゲートと、 ゲート端子が前記第１の入力端子に接続され、前記第２
の入力端子と前記出力端子との間に接続された第２導電
型のFETから構成される。
また、特許請求の範囲第３項に記載の発明は、上記トラ
ンスミッションゲート及び上記第１又は第２導電型のFE
Tと、外部との入出力インターフェースとなる電源供給
型の入出力回路とから構成される。
ンスミッションゲート及び上記第１又は第２導電型のFE
Tと、外部との入出力インターフェースとなる電源供給
型の入出力回路とから構成される。
（作用） 上記構成において、特許請求の範囲第１項に記載の発明
は、第１の入力端子と第２の入力端子に与えられる入力
信号によりトランスミッションゲートを導通制御して、
第２の入力端子又は第３の入力端子に与えられる入力信
号を選択的に出力端子に与え、電源を用いることなく第
１又は第２の入力端子に与えられる入力信号と第３の入
力端子に与えられる入力信号との２値論理演算を行うよ
うにしている。
は、第１の入力端子と第２の入力端子に与えられる入力
信号によりトランスミッションゲートを導通制御して、
第２の入力端子又は第３の入力端子に与えられる入力信
号を選択的に出力端子に与え、電源を用いることなく第
１又は第２の入力端子に与えられる入力信号と第３の入
力端子に与えられる入力信号との２値論理演算を行うよ
うにしている。
一方、特許請求の範囲第３項に記載の発明は、電源供給
型の入力回路によってそれぞれの入力端子に入力信号を
与え、出力端子から得られた出力信号を電源供給型の出
力回路により次段へ与えるようにしている。
型の入力回路によってそれぞれの入力端子に入力信号を
与え、出力端子から得られた出力信号を電源供給型の出
力回路により次段へ与えるようにしている。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図（Ａ）乃至同図（Ｄ）は、この発明の一実施例に
係る論理回路の構成を示す図である。第１図（Ａ）乃至
同図（Ｄ）に示す論理回路は、論理システムを構築する
際に単位論理回路（論理ユニット）として用いられるも
のであり、CMOSで構成されている。
係る論理回路の構成を示す図である。第１図（Ａ）乃至
同図（Ｄ）に示す論理回路は、論理システムを構築する
際に単位論理回路（論理ユニット）として用いられるも
のであり、CMOSで構成されている。
第１図（Ａ）に示す論理ユニットは、NANDユニットであ
る。このNANDユニットは、PMOS1とNMOSN1からなるトラ
ンスミッションゲート（以下「Ｔゲート」と呼ぶ）T1
と、PMOSからなるスイッチ（以下「Ｐスイッチ」と呼
ぶ）PS1とから構成されている。
る。このNANDユニットは、PMOS1とNMOSN1からなるトラ
ンスミッションゲート（以下「Ｔゲート」と呼ぶ）T1
と、PMOSからなるスイッチ（以下「Ｐスイッチ」と呼
ぶ）PS1とから構成されている。
ＴゲートT1は、ゲートが入力端子１に接続されたNMOSN1
とゲートが入力端子３に接続されたPMOSP1とが、それぞ
れのドレイン及びソースが相互接続されて構成されてい
る。一方の相互接続点は入力端子２に接続され、他方の
相互接続点は出力端子４に接続されている。入力端子１
と入力端子３には、すなわち、PMOSP1とNMOSN1のゲート
には、互いに逆相と入力信号が与えられる。したがっ
て、ＴゲートT1は、入力端子１に与えられる入力信号が
“1"レベル（高電位レベルとする）となり、入力端子３
に与えられる入力信号が“0"レベル（低電位レベルとす
る）になると、導通状態となり入力端子２に与えられた
入力信号を出力端子４に与える。
とゲートが入力端子３に接続されたPMOSP1とが、それぞ
れのドレイン及びソースが相互接続されて構成されてい
る。一方の相互接続点は入力端子２に接続され、他方の
相互接続点は出力端子４に接続されている。入力端子１
と入力端子３には、すなわち、PMOSP1とNMOSN1のゲート
には、互いに逆相と入力信号が与えられる。したがっ
て、ＴゲートT1は、入力端子１に与えられる入力信号が
“1"レベル（高電位レベルとする）となり、入力端子３
に与えられる入力信号が“0"レベル（低電位レベルとす
る）になると、導通状態となり入力端子２に与えられた
入力信号を出力端子４に与える。
ＰスイッチPS1のPMOSは、ゲートが入力端子１に接続さ
れ、入力端子３と出力端子４との間に接続されている。
したがって、ＰスイッチPS1は、入力端子１に与えられ
る入力信号が“0"レベル状態になると、導通状態となり
入力端子３に与えられる入力信号を出力端子４に与え
る。
れ、入力端子３と出力端子４との間に接続されている。
したがって、ＰスイッチPS1は、入力端子１に与えられ
る入力信号が“0"レベル状態になると、導通状態となり
入力端子３に与えられる入力信号を出力端子４に与え
る。
このような構成において、入力端子２に与えられる入力
信号（ａの反転）と、入力端子1,3にそれぞれ対応し
て与えられる入力信号b,を、第２図（Ａ）に示すよう
に変化させると、出力信号Ｚは、 となり、ａとｂのNAND演算が行なわれる。
信号（ａの反転）と、入力端子1,3にそれぞれ対応し
て与えられる入力信号b,を、第２図（Ａ）に示すよう
に変化させると、出力信号Ｚは、 となり、ａとｂのNAND演算が行なわれる。
まず、入力信号,b,がそれぞれ“0",“1",“0"レベ
ル状態の時には、ＴゲートT1は導通（ON）状態、Ｐスイ
ッチPS1は非導通（OFF）状態となり、入力信号が出力
端子４に与えられて、出力信号Ｚは“0"レベルとなる。
ル状態の時には、ＴゲートT1は導通（ON）状態、Ｐスイ
ッチPS1は非導通（OFF）状態となり、入力信号が出力
端子４に与えられて、出力信号Ｚは“0"レベルとなる。
一方、入力信号,b,がそれぞれ“0",“0",“1"レベ
ル状態の時には、ＴゲートT1はOFF状態、ＰスイッチPS1
はON状態となり、入力信号が出力端子４に与えられ
て、出力信号は“1"レベルとなる。
ル状態の時には、ＴゲートT1はOFF状態、ＰスイッチPS1
はON状態となり、入力信号が出力端子４に与えられ
て、出力信号は“1"レベルとなる。
また、入力信号,b,がそれぞれ“1",“1",“0"レベ
ル状態では、ＴゲートT1はON状態、ＰスイッチPS1はOFF
状態となり、入力信号が出力端子４に与えられ、出力
信号Ｚは“1"レベルとなる。
ル状態では、ＴゲートT1はON状態、ＰスイッチPS1はOFF
状態となり、入力信号が出力端子４に与えられ、出力
信号Ｚは“1"レベルとなる。
さらに、入力信号,b,がそれぞれ“1",“0",“1"レ
ベル状態では、ＴゲートT1はOFF状態、ＰスイッチPS1は
ON状態となり、入力信号が出力端子４に与えられて、
出力Ｚは、“1"レベルとなる。
ベル状態では、ＴゲートT1はOFF状態、ＰスイッチPS1は
ON状態となり、入力信号が出力端子４に与えられて、
出力Ｚは、“1"レベルとなる。
次に、論理ユニットとなるANDユネットを第１図（Ｂ）
に示す。第１図（Ｂ）に示すANDユニットは、第１図
（Ａ）に示したNANDユニットに対して、ＰスイッチPS1
の代りに、ゲート入力端子３に接続され、入力端子１と
出力端子４との間にNMOSからなるスイッチ（以下「Ｎス
イッチ」と呼ぶ）NS1を設けて構成されている。なお、
第１図（Ｂ）において、第１図（Ａ）と同符号は同一物
である。
に示す。第１図（Ｂ）に示すANDユニットは、第１図
（Ａ）に示したNANDユニットに対して、ＰスイッチPS1
の代りに、ゲート入力端子３に接続され、入力端子１と
出力端子４との間にNMOSからなるスイッチ（以下「Ｎス
イッチ」と呼ぶ）NS1を設けて構成されている。なお、
第１図（Ｂ）において、第１図（Ａ）と同符号は同一物
である。
このような構成においては、入力端子1,2,3にそれぞれ
対応して与えられる入力信号b,a,を、第２図（Ｂ）に
示すように設定すると、ＴゲートT1,NスイッチNS1及び
出力信号Ｚは、第２図（Ｂ）に示すようになる。したが
って、第１図（Ｂ）に示す構成にあっては、入力信号a,
bのAND演算が行なわれることになる。
対応して与えられる入力信号b,a,を、第２図（Ｂ）に
示すように設定すると、ＴゲートT1,NスイッチNS1及び
出力信号Ｚは、第２図（Ｂ）に示すようになる。したが
って、第１図（Ｂ）に示す構成にあっては、入力信号a,
bのAND演算が行なわれることになる。
次に、論理ユニットとなる論理和（OR）ユニットを第１
図（Ｃ）に示す。第１図（Ｃ）に示すORゲートは、第１
図（Ａ）に示したNANDユニットと同一に構成されてい
る。
図（Ｃ）に示す。第１図（Ｃ）に示すORゲートは、第１
図（Ａ）に示したNANDユニットと同一に構成されてい
る。
このような構成において、入力端子1,2,3にそれぞれ対
応して与えられる入力信号,a,bを、第２図（Ｃ）に示
すように設定すると、ＴゲートT1,PスイッチPS1及び出
力信号Ｚは、第２図（Ｃ）に示すようになる。したがっ
て、第１図（Ｃ）に示す構成にあっては、入力信号a,b,
を第２図（Ｃ）に示すように設定することで、入力信
号a,bのOR演算が行なわれることになる。
応して与えられる入力信号,a,bを、第２図（Ｃ）に示
すように設定すると、ＴゲートT1,PスイッチPS1及び出
力信号Ｚは、第２図（Ｃ）に示すようになる。したがっ
て、第１図（Ｃ）に示す構成にあっては、入力信号a,b,
を第２図（Ｃ）に示すように設定することで、入力信
号a,bのOR演算が行なわれることになる。
次に、単位論理ユニットとなる否定論理和（NOR）ユニ
ットを第１図（Ｄ）に示す。第１図（Ｄ）に示すNORユ
ニットは、第１図（Ｂ）に示したANDユニットと同一に
構成されている。
ットを第１図（Ｄ）に示す。第１図（Ｄ）に示すNORユ
ニットは、第１図（Ｂ）に示したANDユニットと同一に
構成されている。
このような構成において、入力端子1,2,3にそれぞれ対
応して与えられる入力信号,a,bを、第２図（Ｄ）に示
すように設定すると、ＴゲートT1,NスイッチNS1及び出
力信号Ｚは、第２図（Ｄ）に示すようになる。したがっ
て、第１図（Ｄ）に示す構成にあっては、入力信号,
b,を第２図に示すように設定することで、a,bのNOR演
算が行なわれることになる。
応して与えられる入力信号,a,bを、第２図（Ｄ）に示
すように設定すると、ＴゲートT1,NスイッチNS1及び出
力信号Ｚは、第２図（Ｄ）に示すようになる。したがっ
て、第１図（Ｄ）に示す構成にあっては、入力信号,
b,を第２図に示すように設定することで、a,bのNOR演
算が行なわれることになる。
このように、第１図（Ａ）乃至同図（Ｄ）に示したそれ
ぞれの論理ユニットは、電源の供給を受けることなく、
入力信号に対する所定の論理演算を行なうようにしてい
るので、消費電力を大幅に低減することができるように
なる。
ぞれの論理ユニットは、電源の供給を受けることなく、
入力信号に対する所定の論理演算を行なうようにしてい
るので、消費電力を大幅に低減することができるように
なる。
以下、上述した論理ユニットを組み合せて構成された論
理回路の実施例を説明する。
理回路の実施例を説明する。
第３図（Ａ）は、３入力（入力信号a,b,c）のNANDユニ
ットの構成を示す図である。
ットの構成を示す図である。
３入力のNANDゲートは、第３図（Ｂ）に示すように、入
力信号a,bを入力とするNANDゲート５と、このNANDゲー
ト５の出力信号ｄと入力信号ｃを反転した入力信号を
入力とするORゲート７とから構成できることは論理的に
明らかである。
力信号a,bを入力とするNANDゲート５と、このNANDゲー
ト５の出力信号ｄと入力信号ｃを反転した入力信号を
入力とするORゲート７とから構成できることは論理的に
明らかである。
これにより、３入力のNANDユニットは、第１図（Ａ）に
示した構成の論理ユニットを２段に継続接続して構成し
ている。１段目の論理ユニットは、入力信号b,，に
よりNANDユニットとして動作する。２段目の論理ユニッ
トは、入力信号c,と１段目の論理ユニットの出力ｄに
よりORユニットとして動作する。
示した構成の論理ユニットを２段に継続接続して構成し
ている。１段目の論理ユニットは、入力信号b,，に
よりNANDユニットとして動作する。２段目の論理ユニッ
トは、入力信号c,と１段目の論理ユニットの出力ｄに
よりORユニットとして動作する。
したがって、このような構成により、３入力NANDユニッ
トを容易に実現することができる。
トを容易に実現することができる。
第４図（Ａ）は、３入力（入力信号a,b,c）のANDユニッ
トの構成を示す図である。
トの構成を示す図である。
３入力のANDゲートは、第４図（Ｂ）に示すように、入
力信号a,bを入力とするANDゲート９と、このANDゲート
の出力信号ｄと入力信号ｃを入力とするANDゲート11と
から構成できることは論理的に明らかである。
力信号a,bを入力とするANDゲート９と、このANDゲート
の出力信号ｄと入力信号ｃを入力とするANDゲート11と
から構成できることは論理的に明らかである。
これにより、３入力のANDユニットは、第１図（Ｂ）に
示した構成の論理ユニットを２段に継続接続している。
１段目の論理ユニットは、入力信号b,a,によりANDユ
ニットとして動作する。２段目の論理ユニットは、入力
信号c,と１段目の論理ユニットの出力ｄによりANDユ
ニットとして動作する。
示した構成の論理ユニットを２段に継続接続している。
１段目の論理ユニットは、入力信号b,a,によりANDユ
ニットとして動作する。２段目の論理ユニットは、入力
信号c,と１段目の論理ユニットの出力ｄによりANDユ
ニットとして動作する。
したがって、このような構成により、３入力ANDユニッ
トを容易に実現することができる。
トを容易に実現することができる。
このように、論理ユニットを継続接続することにより、
多入力の論理ユニットを容易に構成することが可能とな
る。
多入力の論理ユニットを容易に構成することが可能とな
る。
第５図は論理ユニットを組み合せた複合論理回路の構成
を示す図である。同図に示す複合論理回路は、第６図に
示すように、NANDゲート13,15、NORゲート17、NOTゲー
ト19からなり、入力信号a,b,c,dから出力信号Z,及び
出力信号，を得る論理回路を論理ユニットを組み合
せて構成したものである。
を示す図である。同図に示す複合論理回路は、第６図に
示すように、NANDゲート13,15、NORゲート17、NOTゲー
ト19からなり、入力信号a,b,c,dから出力信号Z,及び
出力信号，を得る論理回路を論理ユニットを組み合
せて構成したものである。
第５図において、複合論理回路は、継続接続されたNAND
ユニット21,23とORユニット25及び継続接続されたANDユ
ニット27,29とNORユニット31から構成されている。
ユニット21,23とORユニット25及び継続接続されたANDユ
ニット27,29とNORユニット31から構成されている。
NANDユニット21は、入力信号,b,を受けて、出力信
号ｅを生成している。ORユニット25は、入力信号c,及
びNANDユニット21の出力信号ｅを受けて、出力信号を
生成している。NANDユニット23は、入力信号d,及びOR
ユニット25の出力信号を受けて、出力信号Ｚを生成し
ている。
号ｅを生成している。ORユニット25は、入力信号c,及
びNANDユニット21の出力信号ｅを受けて、出力信号を
生成している。NANDユニット23は、入力信号d,及びOR
ユニット25の出力信号を受けて、出力信号Ｚを生成し
ている。
一方、ANDユニット27は、入力信号a,b,を受けて、出
力信号を生成している。NORユニット31は、入力信号
c,及びANDユニット27の出力信号を受けて、出力信
号ｆを生成している。ANDユニット29は、入力信号d,
及びNORユニット31の出力信号ｆを受けて、出力信号
を生成している。
力信号を生成している。NORユニット31は、入力信号
c,及びANDユニット27の出力信号を受けて、出力信
号ｆを生成している。ANDユニット29は、入力信号d,
及びNORユニット31の出力信号ｆを受けて、出力信号
を生成している。
このように、継続接続されたそれぞれの論理ユニットは
同一構成となっているが、論理ユニットのＴゲートに与
えられる入力信号により同一構成の論理ユニットに異な
る論理演算を行なわせるようにして複合論理回路を構成
する場合には、反転信号を含む内部の論理信号（f,）
を生成するようにしている。
同一構成となっているが、論理ユニットのＴゲートに与
えられる入力信号により同一構成の論理ユニットに異な
る論理演算を行なわせるようにして複合論理回路を構成
する場合には、反転信号を含む内部の論理信号（f,）
を生成するようにしている。
次に、プログラマブルロジックアレー（PLA）を、上述
した論理ユニットで構成した例を説明する。
した論理ユニットで構成した例を説明する。
第７図は、AND平面33とOR平面35とから構成され、入力
信号a,b,,c,,d,から次式で示す出力信号Z1,Z2
を得るPLAの構成を示す図である。
信号a,b,,c,,d,から次式で示す出力信号Z1,Z2
を得るPLAの構成を示す図である。
Z1＝ｅ・ｆ・ｈ Z2＝ｇ・ｈ・ｉ ここで、e,f,g,h,iはそれぞれ次式で表わされるものと
する。
する。
ｅ＝ａ・・ｃ・ｄ ｆ＝・・・ ｇ＝ａ・ｂ・ｃ・ ｈ＝・・ ｉ＝・ｃ・ｄ したがって、AND平面33は、入力信号a,,dを入力とす
るANDゲート37aと、入力信号，，，を入力とす
るANDゲート37bと、入力信号a,b,c,を入力とするAND
ゲート37cと、入力信号，，を入力とするANDゲー
ト37dと、入力信号,c,dを入力とするANDゲート37eと
から構成されている。一方、OR平面35は、ANDゲート37
a,37b,37dのそれぞれに対応した出力信号e,f,hを入力と
し、出力信号Z1を得るORゲート39aと、ANDゲート37c,37
d,37eのそれぞれに対応した出力信号g,h,iを入力とし、
出力信号Z2を得るORゲート39bとから構成されている。
るANDゲート37aと、入力信号，，，を入力とす
るANDゲート37bと、入力信号a,b,c,を入力とするAND
ゲート37cと、入力信号，，を入力とするANDゲー
ト37dと、入力信号,c,dを入力とするANDゲート37eと
から構成されている。一方、OR平面35は、ANDゲート37
a,37b,37dのそれぞれに対応した出力信号e,f,hを入力と
し、出力信号Z1を得るORゲート39aと、ANDゲート37c,37
d,37eのそれぞれに対応した出力信号g,h,iを入力とし、
出力信号Z2を得るORゲート39bとから構成されている。
第８図（Ａ）は、第７図に示したPLAを論理ユニットを
組み合せて構成した場合の一例を示す図である。なお、
第８図（Ａ）において、それぞれの図記号は、第８図
（Ｂ）に示すように第１図（Ａ）及び第１図（Ｂ）に示
した論理ユニットであり、ORユニット,ANDユニットとし
て動作するものとする。
組み合せて構成した場合の一例を示す図である。なお、
第８図（Ａ）において、それぞれの図記号は、第８図
（Ｂ）に示すように第１図（Ａ）及び第１図（Ｂ）に示
した論理ユニットであり、ORユニット,ANDユニットとし
て動作するものとする。
第８図（Ａ）において、OR平面35を構成するORユニット
では、AND平面33の出力信号のうち出力信号f,h,iの反転
信号，，が入力信号として必要になる。このた
め、AND平面33にあっては、反転信号，，は継続
接続されたORユニットにより、出力信号f,h,iと並行し
て生成している。すならち、反転信号，，は、Ｚ
＝ａ・ｂ・ｃで表わされる場合に、Ｚ＝＋＋とな
る関係を用いて生成されている。
では、AND平面33の出力信号のうち出力信号f,h,iの反転
信号，，が入力信号として必要になる。このた
め、AND平面33にあっては、反転信号，，は継続
接続されたORユニットにより、出力信号f,h,iと並行し
て生成している。すならち、反転信号，，は、Ｚ
＝ａ・ｂ・ｃで表わされる場合に、Ｚ＝＋＋とな
る関係を用いて生成されている。
したがって、第７図に示したPLAや第６図に示した複合
論理回路を、第１図（Ａ）及び同図（Ｂ）に示した論理
ユニットを組み合せて構成することにより、多数の論理
ゲートを用いるPLAや複合論理回路の消費電力を大幅に
低減することができるようになる。
論理回路を、第１図（Ａ）及び同図（Ｂ）に示した論理
ユニットを組み合せて構成することにより、多数の論理
ゲートを用いるPLAや複合論理回路の消費電力を大幅に
低減することができるようになる。
上述したような、論理ユニットを多数組み合せて構成さ
れた大規模論理回路では、論理回路の入出力に順序回路
やエジスタ回路あるいはバッファ回路がインターフェー
スされている。
れた大規模論理回路では、論理回路の入出力に順序回路
やエジスタ回路あるいはバッファ回路がインターフェー
スされている。
第９図は電源を供給しない論理ユニットの組み合わせで
構成された大規模論理回路41の入出力インターフェース
としてレジスタ回路43,45を用いた構成を示す図であ
る。
構成された大規模論理回路41の入出力インターフェース
としてレジスタ回路43,45を用いた構成を示す図であ
る。
第９図において、レジスタ43及びレジスタ45は、従来か
ら用いられている電源VDDの供給により動作する電源供
給形のものである。レジスタ43は、入力データを受けて
大規模論理回路41の入力信号となるQ1〜Qn及びこれらの
反転信号 を生成して、大規模論理回路41に与えている。レジスタ
45は、大規模論理回路41の出力信号Z1〜Znを受けてこれ
らを格納する。このような構成とすることで、所謂レジ
スタートランスファ形の論理回路を実現することができ
る。
ら用いられている電源VDDの供給により動作する電源供
給形のものである。レジスタ43は、入力データを受けて
大規模論理回路41の入力信号となるQ1〜Qn及びこれらの
反転信号 を生成して、大規模論理回路41に与えている。レジスタ
45は、大規模論理回路41の出力信号Z1〜Znを受けてこれ
らを格納する。このような構成とすることで、所謂レジ
スタートランスファ形の論理回路を実現することができ
る。
第10図は入出力インターフェースとしてバッファ回路47
を用いた構成を示した図である。
を用いた構成を示した図である。
第10図において、バッファ回路は通常用いられている電
源供給形のものである。それぞれの大規模論理回路は、
入出力信号が外部とあるいは大規模論理回路間でバッフ
ァ回路を介して入出力されるように構成されている。
源供給形のものである。それぞれの大規模論理回路は、
入出力信号が外部とあるいは大規模論理回路間でバッフ
ァ回路を介して入出力されるように構成されている。
またバッファ回路は必要に応じて第９図に示したレジス
タ回路に置き換える構成も可能であることは明らかであ
る。
タ回路に置き換える構成も可能であることは明らかであ
る。
このような構成にあって、電源のレイアウト設計は、大
規模論理回路の入出力インターフェースにおける電源に
のみ注目すればよいので、電源のレイアウト設計を容易
に行なうことが可能となる。
規模論理回路の入出力インターフェースにおける電源に
のみ注目すればよいので、電源のレイアウト設計を容易
に行なうことが可能となる。
このように、この発明の論理ユニットを複数組み合せて
論理回路を構築することによって、消費電力を大幅に低
減することができるとともに、電源配線を形成する必要
はなくなる。これにより、過大電流に起因するエレクト
ロマイグレーション等の品質劣化が防止され、信頼性を
向上させることができる。
論理回路を構築することによって、消費電力を大幅に低
減することができるとともに、電源配線を形成する必要
はなくなる。これにより、過大電流に起因するエレクト
ロマイグレーション等の品質劣化が防止され、信頼性を
向上させることができる。
また、電源配線が不要となるため、電源ノイズによる誤
動作を防止することができる。
動作を防止することができる。
さらにまた、この発明の論理ユニットは、AND論理とOR
論理を基本として、FET（電界効果トランジスタ）を規
則的に接続して構成されているために、回路のレイアウ
トを容易に行なうことが可能になるとともに、システム
の論理設計から容易に回路設計を行なうことが可能とな
る。
論理を基本として、FET（電界効果トランジスタ）を規
則的に接続して構成されているために、回路のレイアウ
トを容易に行なうことが可能になるとともに、システム
の論理設計から容易に回路設計を行なうことが可能とな
る。
［発明の効果］ 以上説明したように、この発明によれば、トランスミッ
ションゲート及び出力端子と第２の入力端子間に接続さ
れたFETをそれぞれ対応した入力信号により導通制御す
ることにより、第１又は第２の入力端子と第３の入力端
子に与えられる入力信号を電源を供給することなく論理
演算するようにしたので、電源配線が不要となり、大幅
に消費電力を低減することができる。さらに、設計の容
易化及び高信頼化が可能となり、大規模化に好適な論理
回路を提供することができる。
ションゲート及び出力端子と第２の入力端子間に接続さ
れたFETをそれぞれ対応した入力信号により導通制御す
ることにより、第１又は第２の入力端子と第３の入力端
子に与えられる入力信号を電源を供給することなく論理
演算するようにしたので、電源配線が不要となり、大幅
に消費電力を低減することができる。さらに、設計の容
易化及び高信頼化が可能となり、大規模化に好適な論理
回路を提供することができる。
第１図（Ａ）乃至第１図（Ｄ）はこの発明の一実施例に
係る論理回路の構成を示す図、第２図（Ａ）乃至第２図
（Ｄ）は第１図（Ａ）乃至第１図（Ｄ）に示す論理回路
の動作説明図、第３図（Ａ）乃至同図（Ｂ）及び第４図
（Ａ）乃至同図（Ｂ）はこの発明に係る論理回路を用い
た複合論理回路の構成を示す図、第５図乃至第８図
（Ａ）及び第８図（Ｂ）は第１図（Ａ）乃至第１図
（Ｄ）に示す論理回路を組み合せて構成した論理回路の
構成を示す図、第９図及び第10図は本発明に係る論理回
路を多数用いて構成された大規模論理回路にインターフ
ェース回路を接続した際の構成を示す図、第11図乃至第
13図は従来の論理回路の一構成例を示す図である。P1,P
S1……ＰチャンネルのMOSトランジスタ N1,NS1……ＮチャンネルのMOSトランジスタ T1……トランスミッションゲート 1,2,3……入力端子 ４……出力端子
係る論理回路の構成を示す図、第２図（Ａ）乃至第２図
（Ｄ）は第１図（Ａ）乃至第１図（Ｄ）に示す論理回路
の動作説明図、第３図（Ａ）乃至同図（Ｂ）及び第４図
（Ａ）乃至同図（Ｂ）はこの発明に係る論理回路を用い
た複合論理回路の構成を示す図、第５図乃至第８図
（Ａ）及び第８図（Ｂ）は第１図（Ａ）乃至第１図
（Ｄ）に示す論理回路を組み合せて構成した論理回路の
構成を示す図、第９図及び第10図は本発明に係る論理回
路を多数用いて構成された大規模論理回路にインターフ
ェース回路を接続した際の構成を示す図、第11図乃至第
13図は従来の論理回路の一構成例を示す図である。P1,P
S1……ＰチャンネルのMOSトランジスタ N1,NS1……ＮチャンネルのMOSトランジスタ T1……トランスミッションゲート 1,2,3……入力端子 ４……出力端子
Claims (3)
- 【請求項１】ゲート端子が第１の入力端子に接続された
第１導電型のFET（電界効果トランジスタ）とゲート端
子が第２の入力端子に接続された第２導電型のFETと
が、第３の入力端子と出力端子との間に並列接続されて
なるトランスミッションゲートと、 ゲート端子が前記第１の入力端子に接続され、前記第２
の入力端子と前記出力端子との間に接続された第２導電
型のFETとを有し、 前記第１又は第２の入力端子と前記第３の入力端子に与
えられる入力信号の２値論理演算を行なうことを特徴と
する論理回路。 - 【請求項２】前記論理回路は、複数用いられて所定の２
値論理演算を行なう論理回路を構成してなることを特徴
とする特許請求の範囲第１項に記載の論理回路。 - 【請求項３】前記論理回路には、外部との入出力インタ
ーフェースとなる電源供給型の入出力回路が接続されて
なることを特徴とする特許請求の範囲第１項又は第２項
に記載の論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323792A JPH0671203B2 (ja) | 1987-12-23 | 1987-12-23 | 論理回路 |
| US07/269,320 US4893031A (en) | 1987-12-23 | 1988-11-10 | Logical circuits for performing logical functions without a power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323792A JPH0671203B2 (ja) | 1987-12-23 | 1987-12-23 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166618A JPH01166618A (ja) | 1989-06-30 |
| JPH0671203B2 true JPH0671203B2 (ja) | 1994-09-07 |
Family
ID=18158667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323792A Expired - Fee Related JPH0671203B2 (ja) | 1987-12-23 | 1987-12-23 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4893031A (ja) |
| JP (1) | JPH0671203B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475631A (en) * | 1989-03-09 | 1995-12-12 | Micron Technology, Inc. | Multiport RAM based multiprocessor |
| US5015883A (en) * | 1989-10-10 | 1991-05-14 | Micron Technology, Inc. | Compact multifunction logic circuit |
| US5036215A (en) * | 1990-01-29 | 1991-07-30 | International Business Machines Corporation | Pass gate multiplexer receiver circuit |
| US5039883A (en) * | 1990-02-21 | 1991-08-13 | Nec Electronics Inc. | Dual input universal logic structure |
| US5015881A (en) * | 1990-03-02 | 1991-05-14 | International Business Machines Corp. | High speed decoding circuit with improved AND gate |
| FR2663479A1 (fr) * | 1990-06-13 | 1991-12-20 | Samsung Electronics Co Ltd | Circuit logique comportant deux entrees et une sortie. |
| US5250855A (en) * | 1992-03-20 | 1993-10-05 | Vlsi Technology, Inc. | Fast logic circuits |
| GB2267614B (en) * | 1992-06-02 | 1996-01-24 | Plessey Semiconductors Ltd | Logic cell |
| KR100306823B1 (ko) * | 1997-06-02 | 2001-11-30 | 윤종용 | 강유전체메모리셀들을구비한불휘발성메모리장치 |
| JP3468402B2 (ja) * | 1997-12-26 | 2003-11-17 | シャープ株式会社 | パストランジスタ回路 |
| US7256622B2 (en) * | 2004-12-08 | 2007-08-14 | Naveen Dronavalli | AND, OR, NAND, and NOR logical gates |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166737A (en) * | 1981-04-06 | 1982-10-14 | Nec Corp | Logical circuit |
| JPS5834629A (ja) * | 1981-08-24 | 1983-03-01 | Toshiba Corp | 論理集積回路 |
| US4567385A (en) * | 1983-06-22 | 1986-01-28 | Harris Corporation | Power switched logic gates |
| US4652777A (en) * | 1984-12-18 | 1987-03-24 | Cline Ronald L | CMOS programmable logic array |
-
1987
- 1987-12-23 JP JP62323792A patent/JPH0671203B2/ja not_active Expired - Fee Related
-
1988
- 1988-11-10 US US07/269,320 patent/US4893031A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4893031A (en) | 1990-01-09 |
| JPH01166618A (ja) | 1989-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |