JPH0671255B2 - 安定化データの転送方法 - Google Patents

安定化データの転送方法

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JPH0671255B2
JPH0671255B2 JP1503888A JP50388889A JPH0671255B2 JP H0671255 B2 JPH0671255 B2 JP H0671255B2 JP 1503888 A JP1503888 A JP 1503888A JP 50388889 A JP50388889 A JP 50388889A JP H0671255 B2 JPH0671255 B2 JP H0671255B2
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Description

【発明の詳細な説明】 技術分野 本発明は、ディジタル・コンピュータ・システムに関
し、更に詳しくは、２つのサブシステムを有するディジ
タル・コンピュータ・システムに関する。本発明は、た
とえ、２つのサブシステムの間のクロック・スキューが
１クロック・サイクルよりも大きくても、２つのサブシ
ステム間で正確にデータを転送するための効率的な手段
を提供することである。
背景技術 低速度で動作する２つのサブシステムの間でインターフ
ェースを行う以前に設計された方法は、所望の結果を達
成するのに十分なものである。速度が低いシステムの場
合、サブシステム間のクロック・スキューは、結果とし
て生ずるクロック・スキューが全体のクロックのサイク
ル時間の一部にすぎなかったという点で極く僅かであっ
た。従って、スキューされたクロックがステート・デバ
イスでデータを捕捉し、その準備時間および保持時間に
対する要求を満足させるのに十分な程度に長くデータは
安定していた。
インターフェースするべきサブシステムの動作速度が増
加するに従って、サブシステム間のインターフェースは
更に重要になっている。サブシステムの一方また両方は
実際上非同期である可能性があり、これらは両方とも異
なったクロックに対して同期し、単に相互に対して関連
しているまたは関連していない場合もあり、またはこれ
らは、いずれも同一のクロックで動作するがこれらの間
には高いクロック・スキューが存在する可能性がある。
上記の状況のいずれの場合においても、インターフェー
ス上の問題が存在する。
データ速度が速い場合、しばしばインターフェースの問
題が存在するが、この理由は、送信サブシステムからの
データが受信サブシステムのステート・デバイスの準備
時間に対する要求を満足させるのに十分な程安定してい
ないからである。従来の手段によれば、データは送信サ
ブシステムに対して高々１サイクル時間安定しているだ
けである。もし２つのサブシステムの間のクロック・ス
キューがこの時間よりも大きければ、受信装置がデータ
を捕捉することが困難である。
従来技術は２つのサブシステムの間をインターフェース
する適当な手段を提供しているが、これを進歩させる必
要性がある。特に高性能のコンピュータ・システムの場
合、このインターフェース上の問題を回避することは、
処理速度が増加するに従って益々困難になっている。動
作速度が速くなるに従って、受信サブシステムのデータ
の安定時間に対する要求を満足させるため、サブシステ
ムの境界にまたがるデータの安定性を保証することが肝
要である。従来技術はこれらの制約に対して十分対応す
ることができない。
発明の開示 従って、本発明の第１の目的は、送信サブシステムから
のデータが、ステート・デバイスのトリガ時間に対する
要求を満足する程度に十分長く受信サブシステムの上記
のデバイスの入力で安定し、従って、たとえ送信システ
ムと受信システムとの間のクロック・スキュー＋遅延が
２クロック・サイクル以上であっても、これらのサブシ
ステム間でデータを正確に転送することを保証すること
である。
一般的に１つの実施例では、本発明は、Ｎ個のステート
・デバイスとＮ個の入力マルチプレクサによって構成さ
れる。Ｎ個の送信ステート・デバイスの出力は、それぞ
れ受信マルチプレクサのＮ個の入力の１つに接続され
る。
本発明は、送信サブシステムで循環的にＮ個のステート
・デバイスにデータを加え、その結果、各ステート・デ
バイスには送信サブシステムと同期するクロックによっ
てＮ番目のクロック・サイクル毎にデータが加えられる
という方法によって、サブシステムの境界にまたがって
データの安定性を一般的に保持する。
受信サブシステムは、Ｎ個の入力マルチプレクサによっ
て、送信ステート・デバイスからのデータを循環的に復
元する。マルチプレクサの出力は受信サブシステムと同
期するクロックによって各クロック・サイクル毎にデー
タが加えられるステート・デバイスに接続される。
本発明のこの実施例は、送信サブシステムからＮ本の線
を介して送信される単一の論理データの流れを提供し、
その結果、連続的に発生するクロック・サイクルに対す
るデータは循環的にこれらのＮ本の線に供給される。従
って、安定的なデータがＮクロック・サイクルでは送信
線でＮ本の線に載置される。
同期システムの２つのサブシステムの間でデータの一体
性を提供する本発明の他の実施例は、送信システムによ
って発生されたクロックがデータと一緒に供給されるこ
と、および各々のクロックがほぼ同じように遅延して受
信サブシステムに到達することを要求する。ことこと
は、供給されたクロックと共にＮ個のデータ信号のデー
タ・ベクトルを送信サブシステムから受信サブシステム
に送信することによって達成される。供給クロックを発
生するステート・デバイスはデータ・ベクトルを発生す
るステート・デバイスがトリガされてから1/2サイクル
経過してトリガされる。
データ・ベクトルは一対のステート・デバイスに並列に
受信され、これらのステート・デバイスは交互にデータ
を捕捉する。すなわち、一方のステート・デバイスは供
給クロックの立上り端でデータを捕捉し、他方のステー
ト・デバイスは供給クロックの立下り端でデータを捕捉
する。従って、各ステート・デバイスの出力は完全に２
サイクル以上安定している。
２つのサブシステムの間で、ダブル帯域幅のバスを実現
する更に他の実施例では、２つのクロック信号がデータ
と共に受信サブシステムから供給され、その結果、これ
らの各々はほぼ同じ遅れで受信サブシステムに到達す
る。このことは、クロック信号ＡおよびＢによって、制
御されるマルチプレクサを介して送信サブシステムでデ
ータを送信することによって、達成される。このマルチ
プレクサされたデータはクロックＡおよびＢと共に受信
サブシステムに送信され、この受信サブシステムは、こ
のデータをクロックＡおよびＢによって制御された一対
の並列ステート・デバイスに受信する。このデータは次
にこれらのステート・デバイスから受信サブシステムの
クロックによって制御されるステート・デバイスに転送
される。
従って、本発明は、コンピュータ・システムに対する最
大の効率と柔軟性を達成し、高速でサブシステム間にデ
ータを正確に転送する。
本発明の実施例の下記の詳細な説明および添付図面を参
照することによって、本発明の上記およびその他の特徴
と利点を更に良く理解することができる。
図面の簡単な説明 第１図は、本発明の第１実施例のブロック図である。
第２図は、第１図の実施例のタイミング図である。
第３図は、第１図の実施例の原理を一般化して実施した
ブロック図である。
第４図は、本発明の第２実施例のブロック図である。
第５図は、第４図の実施例のタイミング図である。
第６図は、第４図の実施例の原理を一般化して実施した
ブロック図である。
第７図は、ダブル・エッジ・トリガ・フリップフロップ
のブロック図である。
第８図は、本発明の第３実施例のブロック図である。
第９図は、第８図の実施例のタイミング図である。
発明を実施するための最良の形態 先ず第１図を参照して、ここには本発明に従って構成さ
れた実施例が示されている。構成10は、システムA20お
よびシステムB30と呼ぶ２つのサブシステムによって構
成される。システムA20は更に送信サブシステムと呼
び、システムB30は更に受信サブシステムと呼ぶ。シス
テムA20は、システムB30に２本の線を介してデータを送
信する。両方のサブシステムはシステム・クロック12に
よって駆動されるが、このシステム・クロック12には、
システムA20およびシステムB30から分かるように未知の
固有遅延が発生する。
システムA20は、４つのラッチ、２つのANDゲート、およ
び１つの差動駆動装置によって構成される。２つのラッ
チ17と18は、２つの構成部分に分割して形成されてい
る。このことはラッチ17のQ4出力をラッチ18のD5入力に
接続し、ラッチ18のQ5＊出力をラッチ17のD4入力に接続
することによって達成される。２つの構成部分に分割し
て形成されたこの装置の結果として生ずる出力は、クロ
ック12から２分の１の周波数で引き出される。クロック
12はD1 21の未知の遅延を介して差駆動装置19によって
システムA20に接続される。駆動装置19の反転出力はフ
リップフロップ17のクロック入力に接続される。駆動装
置（以降「クロックA31」）の他方の出力は、フリップ
フロップ18のクロック入力およびANDゲート15とANDゲー
ト16に接続される。データ信号11はラッチ13とラッチ14
の入力に接続される。ラッチ13のクロック入力はANDゲ
ート15によって制御される。ラッチ14のクロック入力は
ANDゲート16によって制御される。これらのANDゲートの
各々は、ラッチ17のQ4またはQ4＊出力によって制御さ
れ、このことによってクロックA31がオンまたはオフに
ゲートされ、これによって、ラッチ13および14に対する
データ11のラッチを制御する。
システムA20は、２つのデータ信号によってシステムB30
に接続される。システムA20のラッチ13のQ1出力は未知
の遅延D3 22を介してシステムB30のマルチプレクサ24
のＡ入力に接続される。システムA20およびシステムB30
のいずれもクロック12で動作する同期システムである
が、システムA20およびシステムB30から分かるようにク
ロック12に遅延があるため、これらの各々のシステムは
クロック12の異なったバージョンを見る。
システムB30は、３つのラッチ、１つのマルチプレクサ2
4および１つの差動駆動装置28によって構成される。ラ
ッチ26と27は、２つの構成部分に分割して形成され、従
って、ラッチ27のQ8＊出力はシステム・クロック12から
周波数の２分の１で引き出される。クロック12は、不確
定な遅延D2 29を介して差動駆動装置28によってシステ
ムB30に接続される。
差動駆動装置28の反転出力は、ラッチ26のクロック入力
とラッチ25のクロック入力に接続される。他方の入力
（以後「クロックB36」）はラッチ27のクロック入力に
接続される。ラッチ27のQ8＊出力は、マルチプレクサ24
の選択入力に接続され、いずれの入力がマルチプレクサ
24のQ6出力に加えられることができるかを制御する。マ
ルチプレクサ24は、選択線がＨの場合、Ａ入力が選択さ
れ、選択線がＬの場合、Ｂ入力が選択されるように動作
する。マルチプレクサ24のQ6出力は、ラッチ25のD3入力
に接続される。
本発明のラッチはステート・デバイスであり、その動作
は以下で説明する通りである。クロック入力を介してラ
ッチに加えられた入力がＨであるとＱ出力にはＤ入力が
現れる。すなわち、いずれのデータがラッチのＤ入力に
加えられようと、このＤ入力はそのクロック入力がＨで
あるかぎりラッチのＱ出力に加えられる。このクロック
入力がＬになると、このクロックがＬになる直前にどの
ようなデータがＤ入力に加えられていようと、このＤ入
力はそのラッチで「捕捉」され、クロック入力が再びＨ
になるまでそのＱ出力に加えられる。
本発明では、第１図に示すラッチの代わりに他のデバイ
スをステート・デバイスとして使用することが可能であ
る。ラッチ17と18を１ビット・カウンタとして構成され
た単一同期フリップフロップと置換えても同じ結果が得
られる。同様に、ラッチ13と14をまた同期フリップフロ
ップと置換えることも可能である。
受信マルチプレクサ24は、その入力が同時に１つ選択さ
れてその選択入力を介してその出力で有効となるように
動作される。例えば、選択線がＨであれば、Ａに対する
入力がマルチプレクサを通って出力に達する。または、
選択線がＬであると、Ｂに対する入力がマルチプレクサ
を通って出力に達する。
本発明の第１実施例に対するデータ11の入力は、サイク
ル毎に変化するように構成されている。各クロック・サ
イクル毎に潜在的に変化する可能性のあるデータを有す
るシステムは「全域の帯域幅」と呼ばれる。
システム・クロック12は高速クロックである。この高速
クロック12は、ラッチ13と14の入力に加えられたデータ
11がシステムのサイクル時間内にラッチ25によって捕捉
されることを要求する。ラッチおよびマルチプレクサに
は固有の遅延があり、かつシステムには固有のクロック
・スキューが存在するから、有効なデータが１サイクル
内に受信ラッチによって捕捉されることを保証すること
は困難である。例えば、第１図を参照して、ラッチ25が
従来のデータ転送システムで有効なデータを捕捉するこ
とを保証することは、D1 21の遅延＋D3 22の遅延がD2
29の遅延＋サイクル時間以下でなければならないこと
を意味する。しかし、本発明の実施例では、D1 21の遅
延＋D3 22の遅延がD2 29の遅延＋サイクル時間の２倍
未満でなければならない。従って、ラッチ25が有効なデ
ータを捕捉する時間は２倍に増加する。本発明によれ
ば、データ線をＮ本に拡張することによって、受信装置
側のデータ安定時間を希望するだけ長くすることが可能
であり、従って、例えクロック・スキューが１サイクル
よりもはるかに大きくても安定時間が受信装置の所望の
ステート・デバイスのトリガー時間を満足することを保
証する。
第１図および第２図を参照して本発明の動作を説明する
が、システムA20ではラッチ17と18によって構成され、
システムB30ではラッチ26と27によって構成される各サ
ブシステムの２つの回路構成によって分割された部分
は、ラッチ17と26の出力またはラッチ18と27の出力のい
ずれかがマッチングするようにイニシアライズされなけ
ればならない。この全帯域幅システムの場合、新しいデ
ータ・ワードは各サイクルごとに転送されるが、本発明
ではマルチプレクサ24の入力で分かるように、各データ
・アイテムに対するデータ安定時間はシステムのサイク
ル時間の２倍である。
第２図を参照して、クロック12がクロックA31およびク
ロックB36とともに示されているが、これらはクロック1
2と同一のものでそれぞれD1 21およびD2 29のスキュ
ーを有している。クロック12の立上り端によって、ラッ
チ13と14の入力に加えられる新しいデータ11が発生す
る。このデータはクロックA31がＨになるとラッチ13を
通過するが、これはクロック12がＨになった後D1 21の
時間だけ経過してからである。この出力はTDATA1 32に
よって表され、これはクロックA31の立上り端での変化
状態として示されている。
TDATA1 32は不確定な遅延D3 22を介して転送され、RD
ATA1 34として示されるが、これはマルチプレクサ24の
Ａ入力に加えられるデータである。MUX SEL 37がＨに
なると、RDATA1 34マルチプレクサ24を通過し、図示の
ようにクロックB36の反転された立上り端によってラッ
チ25にラッチされる。
以前論じたデータがラッチ13からラッチ25に伝播する間
に、２サイクル時間以上が経過している可能性があり、
従って、新しいデータ11はクロック12の立上り端から発
生する。この次のデータ・ワードはラッチ13の変わりに
ラッチ14を通過するが、この理由は、ラッチ13が２つの
回路の分割された部分によって禁止されているからであ
る。従って、データ11はクロックＡがＨになった場合に
ラッチ14を通過するが、これはクロック12がＨになった
後D1 21時間経過してからである。ラッチ14の出力はTD
ATA2 33によって表され、これはクロックA31の立上り
端で変化する状態で示されている。TDATA2 33は不確定
な遅延D4 23を介して転送され、従って、RDATA2 35と
して示されるが、これはマルチプレクサ24のＢ入力に加
えられるデータである。MUX SEL37がＬになると、RDAT
A 35はマルチプレクサを通過し、図示のように、クロ
ックB36の反転された立上り端によってラッチ25にラッ
チされる。
上述したシステムA20からシステムB30にデータを転送す
るシーケンスは、一定の条件が満足されるとうまく動作
する。第１の条件は、D1 21の遅延＋D3 21の遅延がD2
29の遅延＋サイクル時間の２倍の時間を超過してはな
らないことである。同様に、D1 21の遅延＋D4 23の遅
延がD2 29の遅延＋サイクル時間の２倍の時間を超過し
てはならない。正しい動作を行うための別の要求事項
は、D1 21の遅延＋D321の遅延がD2 29の遅延を超過し
なければならず、D121の遅延＋D424の遅延がまたD2 29
の遅延を超過しなければならないことである。
上述したデータ受信および転送のシーケンスはクロック
の各サイクルごとに繰り返されるが、その理由は、この
全域幅システムではデータが潜在的に各サイクルごとに
状態を変化させることができるからである。本発明によ
れば、イベントのシーケンスは、受信されたデータが、
受信用のステート・デバイスにおいて、このようなデバ
イスの準備時間および保持時間に対する要求に対応する
のに十分な長さだけ安定していることを保証するからで
ある。準備時間に対する要求事項は、下記の式によって
定義される。
D1＋D3＜D2＋２＊サイクル時間 D1＋D4＜D2＋２＊サイクル時間 同様に、保持時間に対する要求事項は下記の式によって
定義される。
D1＋D3＞D2 D1＋D4＞D2 第３図を参照して、上述した本発明の実施例は図示のよ
うに一般化することができる。この一般化は、システム
A20のＮ番目まで拡張された転送用ラッチをシステムB30
のＮ番目の入力マルチプレクサ152に接続することによ
って達成される。本発明のこの実施例の動作は基本的に
上述したものと同一である。第１図と第３図との基本的
な相違は、システムA20とシステムB30において２つの回
路構成によって分割された部分がカウンタに置き換えら
れていることである。本実施例では、Ｎ個の並列ラッチ
構成に対するクロック12のゲートを制御するためＮステ
ート全復号化カウンタ150を使用する。このＮステート
・カウンタ150はゼロにイニシアライズされなければな
らない。同様に、システムB30はマルチプレクサ152のＮ
個の入力の選択を制御するため、Ｎステート２進カウン
タ151を使用する。このＮステート２進カウンタ151は以
下で説明する条件に従ってイニシアライズされなければ
ならない。
第３図の実施例で、Ｎは１以上のいずれの整数でもよ
い。例えば、Ｎが１に等しければ、本実施例は従来の同
期データ転送システムと同じになる。第１図は、Ｎが２
に等しい場合の実施例を表す。定義しなければならない
別の変数はＴであり、これは転送時間の半サイクルを表
す。ＴはＮの２倍以下の１以上のいずれの変数でもよ
い。第１図は４の値を持つように選ばれたＴの例であ
る。
再び第３図を参照して、システムB30のＮステート２進
カウンタ151がイニシアライズされなければならない。
カウンタがイニシアライズされる状態はＴの関数であ
る。下記の式によってカウンタのイニシアライズが決定
される。
〔−（T/2四捨五入）〕モジュロＮ 上式の〔〕内の値はクロックサイクル幾つ毎に次の入力
をマクチプレクサに152に選択させるかを決定する初期
値を示している。１クロック進行する毎に１加算され、
値０の次は再び初期値に戻ると共に、次の入力を選択す
るようカウンタ151はマルチプレクサ152に指令する。
両方のカウンタのイニシアライズは、クロックがＬの場
合に発生しなければならない。
第３図においてスイッチS1 153は、クロック12を受信
する差動駆動装置28の反転出力すなわち真の出力が２進
カウンタ151とラッチ25を制御するかどうかを制御する
ものとして示される。スイッチの位置はＴの関数であ
る。もしＴが偶数の値として選択されれば、S1 153は
位置A153にあり、もしＴが奇数の値として選択されれ
ば、S1 153は位置B155にある。
本発明の上述した実施例は、遅延と関連する一定の条件
が満足されると、データをシスムA20から正確に転送す
る。本システムに於ける遅延、DD0、DD1、…DDN−１、D
1、およびD2は望ましくない未知の値であってサブシス
テム間でデータをうまく転送するためには処理しなけれ
ばならないものである。下記の式は第３図で述べたシス
テムの正確な動作のための条件を示す。
（ａ） D1＋DDJ＜D2＋（T/2）＊サイクル時間 （ｂ） D1＋DDJ＞D2＋（T/2−Ｎ）＊サイクル時間 Ｊの値は全て０からＮ−１ 第１図のシステム15は第３図に示すようにＮ個のデバイ
スに拡張することの利点を理解するため、下記の式が示
され、これらは従来のデータ転送に対する条件を表す。
（ｃ） D1＋DD＜D2＋１＊サイクル時間 （ｄ） D1＋DD＞D2 上述の式は、Ｔの値が大きいと、DD遅延の値を大きくす
ることによって利点が与えられることを示している。Ｔ
がその最大値（2N）に選択されると式（ａ）は下記の通
りとなる。
D1＋DDJ＞D2＋Ｎ＊サイクル時間 この式では、式（ｃ）で示された従来のデータ転送シス
テムよりもＮ倍大きい転送時間が与えられる。
Ｔの値が小さいと、式（ｂ）で与えられた動作条件に対
する安全性が与えられる。これによって、例えばD2がD1
と比較して大きくても、動作が可能になる。もしＴが最
小値（１）に選択されると、式は下記の通りである。
D1＋DDJ＞D2−（Ｎ−1/2）＊サイクル時間 従って、Ｔの中間値を選択すると、式（ｃ）と（ｄ）に
示される従来のデータ転送に対する動作条件の制約条件
が改善される。
再び図面を参照して、第４図は、本発明の第２実施例を
示す。システム50は、システムA60およびシステムB70と
呼ぶ２つのサブシステムによって構成される。システム
A60は、更に送信サブシステムと呼び、システムB70を更
に受信サブシステムと呼ぶ。システムA60はシステムB70
にデータと供給クロックを送信する。両システムは、同
じクロック52で動作し、従って、この構成は全同期シス
テムである。しかし、システム50内の未知の固有遅延の
ため、各サブシステムのクロックはクロック52の遅延
（「スキューされた」）バージョンになる。
システムA60は、４つのラッチと１つの差動駆動装置57
とよって構成される。２つのラッチ55と56は、２つの構
成によって分割されたものとして形成される。これは、
ラッチ55のQ1の出力をラッチ56のD2入力に接続し、ラッ
チ56のQ2＊出力をラッチ55のD1入力に接続することによ
って達成される。その結果得られる出力Q2＊はクロック
52から1/2の周波数で引き出される。ラッチ56のQ2出力
はラッチ54の入力に接続される。クロック52は、未知の
遅延D1 58を介して差動駆動装置57に接続されることに
よってシステムA60に接続される。差動駆動装置57（以
降「クロックAL76」）の反転出力はラッチ54とラッチ55
のクロック入力に接続される。差動駆動装置57（以降
「クロックAH75」）の他方の出力はラッチ53とラッチ56
のクロック入力に接続される。データ51はラッチ53の入
力に接続される。
システムA60は、システムB70にデータとクロック信号を
転送する。転送されたデータTDATA71は未知のD4 59遅
延を介してシステムB70に接続される。TDATA71の遅延バ
ージョンであるRDATA72はシステムB70のラッチ62とラッ
チ63の入力に接続される。データと共にシステムB70に
転送されるクロック信号は「供給クロック」と呼ばれ、
TFクロック73で示される。システムA60のラッチ54によ
って出力されたこの信号は、クロック52から引き出さ
れ、受信データ、RDATA72をラッチするためのシステムB
70によって使用される。TFクロック73はシステムA60か
ら転送され、未知のD3 61遅延を介して接続される。TF
クロック73の遅延バージョンであるRFクロック74は、ラ
ッチ62のクロック入力とインバータ79の入力に接続さ
れ、このインバータ79はラッチ63のクロック入力に接続
される。
システムA70は５つのラッチ、１つの差動駆動装置、１
つのインバータおよび１つのマルチプレクサによって構
成される。ラッチ62の出力はマルチプレクサ66のＡ入力
に接続され、ラッチ63の出力はマルチプレクサ66のＢ入
力に接続される。ラッチ64とラッチ65は２つの構成の分
割された部分として形成される。ラッチ64の出力Q3は、
MUX SEL選択信号80であり、この信号はマルチプレクサ
66の選択入力に接続される。マルチプレクサ66のQ10出
力はラッチ67のD9入力に接続される。ラッチ67のQ9の出
力はシステムB70の残りに接続される。クロック52は、D
2 69の未知の遅延を介して差動駆動装置68の入力に接
続されることによってシステムB70に接続される。差動
駆動装置68（以降「クロックBL77」）反転出力は、ラッ
チ64のクロック入力に接続される。差動駆動装置68（以
降「クロックBH78」）の他方の出力は、ラッチ65とラッ
チ67のクロック入力に接続される。
第１図の実施例と同様にラッチ以外のデバイスは、本実
施例ではステート・デバイスとして使用されると考えら
れる。もしラッチ55とラッチ56および（または）ラッッ
チ64と65のいずれかが１ビットカウンタとして構成され
る単一同期フリップフロップに置き換えられるならば、
同じ結果が達成される。同様に、ラッチ53、62、63およ
び64をまた同期フリップフロップと置き換えることがで
きる。
この同期全帯域幅システムでは、データはサイクル毎に
送信される。データは２本の線ではなく１本の線のみに
よって送信サブシステムから受信サブシステムに転送さ
れる。
第４図を参照して、システムA60とシステムB70との間に
は、転送されたデータとシステム・クロックの両方に大
きくて不確定な固有の遅延が存在する。データおよびク
ロック52におけるこの固有の遅延を処理するため、供給
クロックがシステムA60からシステムB70に送られ、いつ
データが送られ、いつシステムＢがこのデータを読むべ
きかをシステムB70に指示する。この供給クロックは、
データと同じ周波数でシステムA60によって送られる。
データと供給クロックは、各サイクルごとにラッチ53と
ラッチ54とに加えられるが、供給クロックは、データが
ラッチ53の出力で状態を変化させた後1/2周波数で状態
を変化させる。従って、供給クロックのエッジはデータ
のデータ安定時間の中間では垂直に見える。
システムA60とシステムB70との間のデータと供給クロッ
クと経路の遅延をマッチングさせようとする試みがあ
る。物理的は、これらの経路はほとんど同一のものであ
る。両方の信号は同じソースから引き出され同じ目的地
に送られるからそれらの遅延は比較的マッチしている。
本発明によれば、供給クロックとデータとの間の遅延の
差は、1/2サイクル未満でなければならない。この関係
は第４図を参照することによって正確に説明されるが、
ここでD3 61とD4 59は、それぞれ供給クロックとデー
タの遅延を表す。これらの２つの遅延の間の関係は次の
式を満足しなければならない。
|D3−D4|＜1/2サイクル時間 第４図および第５図を参照して本発明の動作を説明する
が、システムがイニシアライズされるとラッチ55とラッ
チ64が同じ状態にイニシアライズされ、２つの回路によ
って分割されたそれぞれの部分に対して相互にトラッキ
ングを行うことを保証する。データ51は、クロックAH75
の各立上り端の前で変化する。このデータは、クロック
AH75がＨになると、システムA60内でラッチ53を通過す
ることが可能になるが、これはクロック52の立上り端よ
り時間D1 58遅れて発生する。システムB70に到達する
データはRDATA72であり、これはD4 59の遅延を有するT
DATA71である。データの転送中に２つの回路によって分
割された部分は、供給クロックTFクロック73を発生し、
信号をシステムB70に転送する。供給クロックはRFクロ
ック74としてシステムB70に到達するが、これは時間D3
61だけ遅延したTFクロックである。RFクロック74がＨ
であると、RDATA72はラッチ62のQ7出力を経由してマル
チプレクサ66のＡ入力に加えられる。このデータがQ7出
力で安定していると、MUXSEL80は時としてＨとなり、従
って、マルチプレクサのＡ入力が選択され、ラッチ62の
Q7出力はマルチプレクサ66を介して入力ラッチ67に伝播
する。このデータは、次のクロックBH78に制御されてラ
ッチ67を通過するが、このクロックはＨであり、従っ
て、受信されたデータはシステムB70と同期する。
以前に説明したデータはラッチ53からラッチ67に伝播す
る間に、２サイクル時間以上が経過する可能性があり、
このことは新しいデータ51がラッチ53の入力に加えられ
ていることを意味する。システムA60は上述したのと同
様に機能するが、この次のデータ・ワードはシステムB7
0でラッチ62ではなくてラッチ63を通過する。何故なら
ば、ラッチ62は閉鎖され、RFクロックがＬの場合には新
しいデータを捕捉することができない。従って、RDTA72
はラッチ63を通過してマルチプレクサ66のＢ入力に加え
られるが、このマルチプレクサはMUX SEL80によってＬ
に選択されている。このデータはクロックBH78に制御さ
れてマルチプレクサ66を通過すると共にまたラッチ67を
通過するが、このクロックはＨであり、従って、受信さ
れたデータはシステムB70と同期する。
上述した受信および転送データのシーケンスはクロック
の各サイクルごとに繰り返されるが、その理由は、この
全帯域幅システムでは、データが、各サイクル毎に状態
を潜在的に変化させることができるからである。本発明
によれば、イベントのシーケンスは、受信したデータが
受信用のステート・デバイスの準備時間と保持時間に対
する要求を満足するのに十分な長さだけこのデバイスで
安定していることを保証する。第４図を参照して、ラッ
チ67の準備時間に対する要求は、D1＋D4−D2＜3/2サイ
クル時間として定義され、ラッチ67の保持時間に対する
要求は、D1＋D3＞D2として定義される。
システムA60からシステムB70にデータを転送する上述し
たシーケンスは、遅延に関する一定の条件が満足されれ
ば、うまく動作する。D1、D2、D3およびD4によって示さ
れるシステム中の遅延は望ましくない未知の値であり、
サブシステム間でデータをうまく転送するためには処理
しなければならない。下記の式は、システム50の適切な
動作を保証する遅延値に対する制約条件を示す。
|D3−D4|＜1/2サイクル時間 D1＋D4−D2＜3/2サイクル時間 D1＋D3＞D2 D1＋D3−1/2サイクル時間＜ D2＋3/2サイクル時間 上述したように、データは、供給クロックを利用してシ
ステムB70のラッチ62とラッチ63に安全に捕捉される。
本発明は、システム・クロックによってスキューされて
動作しているシステムB70の残りの部分にこのデータを
転送することを容易にする。データをうまく転送するた
めには、このデータは、そのデータの安定窓内に捕捉さ
れなければならない。もし本発明の実施例が従来のデー
タ転送の手法を使用すれば、データがシステムＡからラ
ッチ67に転送されなければならない窓は、デバイスの準
備時間に対する要求を満足するために下記の式になる。
D1＋D4−D2＜サイクル時間 しかし、本実施例では、システムＡからラッチ67にデー
タを転送するためのデータ安定窓は上記の式に示すよう
に1/2サイクル増加している。従って、本発明は、シス
テムB70がデータを捕捉することを可能にするため、よ
り大きなデータ安定時間を設けている。
第６図を参照して、本発明の第２実施例は図示のように
一般化ることができる。この一般化はシステムB70でＮ
個に拡張した受信ラッチをＮ個の入力を有するマルチプ
レクサ157に接続することによって達成される。システ
ムA60はこの第２実施例の一般化によって影響を受けな
い。更に、第６図の実施例の基本的の動作は、上で論じ
た第４図と基本的に同じである。
一般化を行う場合、第４図と第６図では２つの点で異な
っている。第１に、マルチプレクサ66の選択線を制御す
るため、第４図のシステムB70で使用された２つの回路
構成による分割部分はＮステート２進カウンタ156に置
換えられている。このカウンタの出力はＮ入力マルチプ
レクサ157の選択入力に接続される。カウンタ156の適切
な動作を保証するため、これはカウントをゼロで開始す
るようにイニシアライズされなければならない。このカ
ウンタ156はクロックBL77によって駆動される。第４図
と第６図の第２の相違点は、RFクロック74をＮ個の受信
ラッチのクロック入力に接続するため、リング・カウン
タとして構成されるＮ個のダブル・エッジ・トリガ・フ
リップフロップが付け加えられていることである。これ
らのフリップフロップの出力は、１にイニチアライズさ
れるＮ−１番目のフリップフロップの出力を除いて、全
てゼロにイニチアライズされる。
第７図を参照して、ダブル・エッジ・トリガ・フリップ
フロップ（以降「DETFF」）の動作を説明するが、DETFF
は２つの並列ラッチ、１つのインバータ、および１つの
２対１のマルチプレクサによって構成される。
データ信号140はラッチのＤ入力に接続される。同様
に、クロック信号141はラッチ144に直接接続されると共
に、インバータを介してラッチ143に接続される。これ
らのラッチの出力はマルチプレクサ142の入力に接続さ
れる。クロック信号141はまたマルチプレクサの選択線
に接続される。DETFFの基本的な動作は、両方のラッチ
が同じ状態にイニシアライズされることである。データ
140は、クロック141がＨの場合、ラッチ144を通ってマ
ルチプレクサ142の入力に加えられる。クロック141がＨ
の場合、ラッチ143の出力はその以前の状態のままであ
る。クロック141がＨの場合、ラッチ143の出力はマルチ
プレクサの入力で選択されその出力に加えられる。クロ
ック141がＬになると、データ140はラッチ144で捕捉さ
れ、一方新しいデータ140がラッチ143に加えられる。ク
ロック141はＬであるから、ラッチ144の出力は選択され
てマルチプレクサ142を通ってその出力に加えられる。
ＬからＨになるクロック141の次ぎの遷移では、データ1
41はラッチ143で捕捉され一方新しいデータがラッチ144
に加えられる。しかし、クロック141がＨであるから、
ラッチ143の出力が選択されてマルチプレクサ142の出力
に加えられる。従ってクロック141の遷移毎に、新しい
データ140がマルチプレクサ142の出力に加えられる。従
来のエッジ・トリガ・フリップフロップでは、新しいデ
ータはクロックの１つのエッジのみでその出力に加えら
れる。システムA60とシステムB70との間で正確にデータ
を転送する場合に本実施例の適切な動作を保証するため
には、一定の動作条件が満足されなければならない。上
で論じたように、D1、D2、D3、およびD4は未知の望まし
くない遅延であり、これらは正確なデータの転送を保証
するため処理されなければならない。下記の式は適切な
動作のための条件を示す。
（ａ） |D3−D4|＜1/2サイクル時間 （ｂ） D1＋D4−D2＜（Ｎ−1/2）サイクル時間 （ｃ） D1＋D3＞D2 （ｄ） D1＋D3−1/2サイクル時間＜ D2＋（Ｎ−1/2）＊サイクル時間 下記の式は、従来の同期データ転送システムで満足しな
ければならない適切な条件である。
（ｅ） D1＋D4−D2＜サイクル時間 （ｆ） D1＋D4＞D2 式（ｂ）と（ｅ）を比較することによって従来のシステ
ムに対する本発明の特徴が示されるが、その理由は、本
発明がより大きく遅延（D1＋D4）を可能にするからであ
る。この増加した許容可能な遅延は、従来のシステムの
Ｎ倍に接近し、大きなＮの値になる。第４図で選ばれた
ように、Ｎの値が２に等しい場合、D1＋D4の遅延は最高
3/2サイクル時間となり、これは従来のシステムで入手
可能な１サイクル時間よりもはるかに優れている。更
に、式（ａ）および（ｃ）から本発明に対して次式が示
される。
D1＋D4＞D2−1/2サイクル時間 この式を式（ｆ）に示される従来のシステムの制約条件
と比較すると、本発明は従来のシステムと比較してデー
タ経路の1/2サイクル時間短い最小遅延を必要とするこ
とが分かる。
本発明の他の実施例は、クロックの供給を特定の方法で
実行することである。上述したように、クロックの供給
はクロック信号をデータ信号によって転送することによ
り実行される。データ信号経路とクロック信号経路との
遅延は、一定の範囲でマッチングしていなければならな
い。本実施例ではダブル帯域幅バスを実行する。
さて特に第８図を参照して、ここには本発明の第３実施
例が示される。構成85はシステムA90およびシステムB10
0と呼ぶ２つのサブシステムによって構成される。シス
テムA90は更に送信サブシステムと呼ばれ、システムB10
0は受信サブシステムと呼ばれる。システムA90は、デー
タと２つの供給クロックをシステムB100に送信する。両
方のシステムは同じクロックで動作し、従って、この構
成は完全な同期システムである。
システムA90は、４つのラッチ１つの排他的ORゲート99
および１つのマルチプレクサ101によって構成される。
ラッチ97、98および排他的ORゲート99はトグル回路とし
て構成される。これはラッチ97の出力をラッチ98の入力
に接続し、ラッチ98のQ7＊出力をラッチ97の入力に接続
し、ラッチ98のQ7出力とラッチ97の出力を排他的ORゲー
ト99に接続することによって達成される。その結果得ら
れる出力MUX SEL107は、クロックA91とクロックB92か
ら引き出される。排他的ORゲート99の出力はマルチプレ
クサの選択線に接続され、いずれの入力が選択されるか
を制御する。データ信号、DATA1 93とDATA2 94は、そ
れぞれラッチ95と96の入力に接続される。ラッチ95の出
力はマルチプレクサ101の入力１に接続され、ラッチ96
の出力はマルチプレクサ101の入力０に接続される。ク
ロックA116は、未知の遅延D4 118を介してＡクロック9
1としてラッチ95、ラッチ96、およびラッチ97のクロッ
ク入力に接続される。クロックB117は、未知の遅延D5
119を介してＡクロックB92としてラッチ98のクロック入
力に接続される。尚クロックA116とクロックB117は同じ
周波数で動作しているが、これらは、第９図に示すよう
に同一の時間には動作していない。
システムA90は、３つの信号によってシステムB100に接
続される。マルチプレクサ101のQ8出力は未知の遅延D1
104を介してラッチ109のD3入力とラッチ110のD4入力
とに接続される。これはこの経路を横切っているから、 TDATA102はシステムA90からシステムB100に転送され
る。クロックA91は未知の遅延D2105を介してシステムB1
00のラッチ109と接続され、ＡクロックB92は未知の遅延
D3106を介してシステムB100のラッチ110に接続される。
本実施例において、ＡクロックA91とクロックB92は供給
クロックである。
本構成に於けるシステムB100はそれぞれ２つの並列ラッ
チからなる２組の並列ラッチによって構成される。ラッ
チ109とラッチ110はシステムA90から同じデータを受け
取るが、異なったクロックによって制御される。このよ
うなラッチ構成によってシステムB100により大きなデー
タの安定窓を提供し、従ってシステムB100のステート・
デバイスの準備時間および保持時間に対する要求の妨害
を全て回避することができる。クロックA116は、未知の
遅延D7 119を介してＢクロックA114としてシステムB10
0に接続される。クロックB117は未知の遅延D6 120を介
してＢクロックB113としてシステムB100に接続される。
ラッチ109の出力は、ＢクロックB113によって制御され
るラッチ111の入力に接続される。ラッチ110の出力は、
ＢクロックA114によって制御されるラッチ112の入力に
接続される。
以前説明した実施例と同様にラッチ以外のデバイスはス
テート・デバイスとして使用されることができる。もし
ラッチ97と98は１ビット・カウンタとして構成される単
一同期フリップフロップによって置換えられるならば、
同じ結果が達成される。同様に、ラッチ95、96、109、1
10、111、および112はまた同期フリップフロップと置え
換えることができる。
再び第８図および第９図を参照して本発明の動作を説明
するが、この前記の帯域幅システムでは、データは各サ
イクル毎に変化する。システムA90は、ＡクロックA91の
各立上り端毎に新しいDATA1 93とDATA2 94と受信す
る。従って、ＡクロックA91の立上端では、データ１ 9
3はラッチ95を通過してマルチプレクサ101のＡ入力に加
えられ、DATA2 94はラッチ96を通過してマルチプレク
サ101B入力に加えられる。第８図ではMUXSELは、この点
でＨとして示されているからマルチプレクサ101の入力
１が選択され、これを経由して伝播し、TDATA102として
転送される。TDATA102は、未知の遅延D1 104を介して
転送され、RDATA115としてシステムB100に到達する。こ
の信号は、MUX SEL103がＬになってDATA2 94を選択す
る迄、ラッチ109とラッチ110の入力に有効なまま止どま
っている。RDATA115はＲ C1k A107に制御されてラッ
チ109を通過するが、このＲ C1k A107は未知の遅延D2
105を有するＡクロックA91である。第９図に示すよう
にラッチ109のQ3出力は、若干遅れているＲ C1kA107の
次の立上端迄ラッチ111の入力に止どまっている。従っ
て、ＢクロックB113には、ラッチ111にラッチ109のQ3出
力を捕捉するためにデータ安定時間の大きな窓が与えら
れ、これによって受信データをシステムB100と同期させ
る。
DATA1 93がラッチ95からラッチ111に伝播している間
に、DATA2 94は同じサイクルでMUX SEL103によって選
択され、これが未知の遅延D1 104を介してTADTA102と
同様にRDATA115として伝播することを可能にする。この
シーケンスはＡクロックB92の立上り端によって開始さ
れる。従って、第８図を参照して、ＡクロックB92によ
って発生されるRDATA115の第２遷移では、データはＲ
C1k B108に制御されてラッチ110を通過するが、このＲ
C1k B108は未知の遅延D3 106を有するＡクロックB9
2である。ラッチ110のQ4出力は、Ｒ C1k B108の次の
ＬからＨへの遷移迄安定状態にあり、従って、Q4出力を
ラッチ112に捕捉するためＢクロックA114にデータ安定
時間の大きな窓を与え、これによって受信データをシス
テムB100と同期させる。
上述したデータの受信および転送シーケンスは、クロッ
クの各サイクル毎に繰り返されるが、その理由は、この
全帯域幅システムでは、データが各サイクル毎に潜在的
に状態を変化させることができるからである。本発明に
よれば、イベントのシーケンスは、受信したデータが受
信用のステート・デバイスの準備時間と保持時間に対す
る要求を満足するのに十分な長さだけこのデバイスで安
定していることを保証する。
システムA90からシステムB100にデータを転送する上述
のシーケンスは、遅延に関する一定の条件が満足されれ
ば、うまく動作する。D1、D2、D3、D4、D5、D6およびD7
で示されるシステムの遅延は望ましくない未知の値であ
り、サブシステム間でうまくデータを転送するには、処
理されなければならない。下記の式は、システムの適切
な動作を保証する遅延値に対する制約条件である。
|D1−D2|＜1/4クロック・サイクル |D1−D3|＜1/4クロック・サイクル D1＋D4＜D6＋3/4サイクル D1＋D5＜D7＋3/4サイクル D2＋D4＜D6＋3/4サイクル D3＋D5＜D7＋3/4サイクル D4＋D2＞D6−1/4サイクル D3＋D5＞D7−7/1サイクル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イングレイアム アンドリュー ディー アメリカ合衆国 マサチューセッツ州 01720 アクトン ピューリタン ロード ６ (72)発明者 サマラス ウィリアム エイ アメリカ合衆国 ニューハンプシャー州 03874 シーブルック ビーチ ハドソン ストリート 545 (56)参考文献 特開 昭61−95648（ＪＰ，Ａ) 特開 昭62−193334（ＪＰ，Ａ) 特開 昭57−4630（ＪＰ，Ａ) 実開 昭58−11357（ＪＰ，Ｕ)

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】第１システムと第２システムとの間で一連
    のデータ・アイテムを正確に転送し、この第１システム
    と第２システムの各々は１つのサイクル時間を有するク
    ロック信号に接続され、このクロック信号は第１システ
    ムと第２システムとの間でスキューされ、クロック信号
    のスキュー＋データ転送時間がこのクロック信号のサイ
    クル時間を越える方法において、上記の方法は、 （ａ） 第１システムにおけるクロック信号の直接の機
    能として、第１システムのデータ経路に沿ってデータア
    イテムを逐次転送するステップ、 （ｂ） データ経路を第１システムで並列に構成された
    Ｎ個のデータ・デバイスの入力に接続するステップ、 （ｃ） 第１システムのクロック信号の第１間接的機能
    としてＮ個のステート・デバイスを逐次イネーブルし、
    Ｎ個のデータ・デバイスの間を動作周期を少しずつずら
    しながら連続的に循環することによって、データ経路に
    沿って逐次転送されているデータ・アイテムを捕捉する
    ステップ、 （ｄ） Ｎ個のステート・デバイスの出力を第２システ
    ムのマルチプレクサの対応する入力に接続するステッ
    プ、 （ｅ） マルチプレクサの出力線を第２システムのデー
    タ・アイテムの受信ステート・デバイスの入力に接続す
    るステップ、 （ｆ） 第２システムのクロック信号の第２間接機能と
    してマルチプレクサの選択線を動作させ、入力を連続的
    に循環することによって入力を逐次選択し、動作周期を
    少しずつずらしたデータアイテムを入力から逐次マルチ
    プレクサの出力線に転送するステップ、 （ｇ） 第２システムのクロック信号の直線機能として
    データ・アイテム受信ステート・デバイスをイネーブル
    し、マルチプレクサの出力線でデータ・アイテムを逐次
    捕捉するステップ、および （ｈ） クロック信号の第１間接機能をセットし、前記
    捕捉されたデータ・アイテムの各々をクロック信号のサ
    イクル時間よりも長い時間の間第１システムのＮ個のス
    テート・デバイスの一つに保持するステップによって構
    成されることを特徴とする方法。
  2. 【請求項２】上記の第１システムの上記のＮ個のステー
    ト・デバイスが並列ラッチによって構成されることを特
    徴とする請求の範囲第１項記載の方法。
  3. 【請求項３】上記の第１システムの上記のＮ個のステー
    ト・デバイスが並列フリップフロップによって構成され
    ることを特徴とする請求の範囲第１項記載の方法。
  4. 【請求項４】上記のデータ・アイテム受信ステート・デ
    バイスがラッチによって構成されることを特徴とする請
    求の範囲第１項記載の方法。
  5. 【請求項５】上記のデータ・アイテム受信ステート・デ
    バイスがフリップフロップによって構成されることを特
    徴とする請求の範囲第１項記載の方法。
  6. 【請求項６】第１システムと第２システムとの間で一連
    のデータ・アイテムを正確に転送し、この第１システム
    と第２システムの各々は１つのサイクル時間を有するク
    ロック信号に接続され、このクロック信号は第１システ
    ムと第２システムとの間でスキューされ、クロック信号
    のスキュー＋データ転送時間がこのクロック信号のサイ
    クル時間を超える方法において、上記の方法は、 （ａ） 第１システムにおけるクッロク信号の直接機能
    として、第１システムを第２システムに接続するデータ
    経路に沿ってデータ・アイテムを逐次転送するステップ
    であって、上記のデータ経路は第１転送時間遅れ、D1を
    有する上記のステップ、 （ｂ） データ経路を並列に構成されたＮ個のステート
    ・デバイスに接続するステップであって、上記のＮ個の
    データ・デバイスが第２システムに位置する上記のステ
    ップ、 （ｃ） 第１システムのクロック信号の間接機能とし
    て、順方向のクロック信号を発生するステップ、 （ｄ） 順方向のクロック信号をクロック経路に沿って
    第２システムのＮ個のステート・デバイスに転送するス
    テップであって、上記のクロック経路が第２転送時間遅
    れ、D2を有する上記のステップ、 （ｅ） |D2−D1|がサイクル時間の1/2未満であるよう
    に、データ経路とクロック経路とを相互に関連して構成
    するステップ、 （ｆ） 第２システムにおける順方向のクロック信号の
    機能として、Ｎ個のステート・デバイスを逐次イネーブ
    ルし、Ｎ個のデータ・デバイスの間を動作周期を少しず
    つずらしながら連続的に循環することによって、データ
    経路に沿って転送されるデータ・アイテムを捕捉するス
    テップ、 （ｇ） Ｎ個のステート・デバイスの出力を第２システ
    ムのマルチプレクサの対応する入力に接続するステッ
    プ、 （ｈ） マルチプレクサの出力線を第２システムのデー
    タ・アイテム受信ステート・デバイスの入力に接続する
    ステップ、 （ｉ） 第２システムのクロック信号の第２間接機能と
    してマルチプレクサの選択線を動作させ、入力を連続的
    に循環することによって入力を逐次選択し、動作周期を
    少しずつずらしたデータアイテムを入力から逐次マルチ
    プレクサの出力線に転送するステップ、 （ｊ） 第２システムのクロック信号の直接機能として
    のデータ・アイテム受信シテート・デバイスをイネーブ
    ルし、マルチプレクサの出力線でデータ・アイテムを逐
    次捕捉するステップ、 （ｋ） クロック信号の間接機能をセットし、前記捕捉
    されたデータ・アイテムの各々をクロック信号のサイク
    ル時間よりも長い時間の間第２システムのＮ個のステー
    ト・デバイスの一つに保持するステップによって構成さ
    れることを特徴とする方法。
  7. 【請求項７】上記のＮ個のステート・デバイスがラッチ
    によって構成されることを特徴とする請求の範囲第６項
    記載の方法。
  8. 【請求項８】上記の複数のデバイスが並列フリップフロ
    ップによって構成されることを特徴とする請求項６記載
    の方法。
  9. 【請求項９】上記のデータ・アイテム受信ステート・デ
    バイスがラッチによって構成されることを特徴とする請
    求項６記載の方法。
  10. 【請求項１０】上記のデータ・アイテム受信ステート・
    デバイスがフリップ・フロップによって構成されること
    を特徴とする請求項６記載の方法。
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