JPH0671336B2 - デイジタルクロミナンス信号処理回路 - Google Patents
デイジタルクロミナンス信号処理回路Info
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- JPH0671336B2 JPH0671336B2 JP61065566A JP6556686A JPH0671336B2 JP H0671336 B2 JPH0671336 B2 JP H0671336B2 JP 61065566 A JP61065566 A JP 61065566A JP 6556686 A JP6556686 A JP 6556686A JP H0671336 B2 JPH0671336 B2 JP H0671336B2
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- circuit
- signal
- oscillator
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/642—Multi-standard receivers
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- H—ELECTRICITY
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/455—Generation of colour burst signals; Insertion of colour burst signals in colour picture signals or separation of colour burst signals from colour picture signals
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】 本発明は、ディジタルクロミナンス信号処理回路であっ
て、その入力端子を少なくともアナログ・ディジタル・
コンバータを介してディジタルクロミナンス信号復調回
路の入力端子に結合し、ディジタルクロミナンス信号復
調回路の基準信号入力端子を、アナログ・ディジタル・
コンバータのサンプリング信号入力端子と共に発振回路
の出力端子に結合し、発振回路に安定発振器及びディジ
タル・アナログ・コンバータを設け、発振回路の制御信
号入力端子をクロミナンス信号復調回路の制御信号出力
端子に結合するディジタルクロミナンス信号処理回路に
関する。
て、その入力端子を少なくともアナログ・ディジタル・
コンバータを介してディジタルクロミナンス信号復調回
路の入力端子に結合し、ディジタルクロミナンス信号復
調回路の基準信号入力端子を、アナログ・ディジタル・
コンバータのサンプリング信号入力端子と共に発振回路
の出力端子に結合し、発振回路に安定発振器及びディジ
タル・アナログ・コンバータを設け、発振回路の制御信
号入力端子をクロミナンス信号復調回路の制御信号出力
端子に結合するディジタルクロミナンス信号処理回路に
関する。
ヨーロッパ特許出願第0067899号に上記形式のディジタ
ルクロミナンス信号処理回路が開示されており、これに
おいては水晶発振器の形態の安定発振器によりクロミナ
ンス副搬送周波数の４倍の周波数の信号を発生するよう
にしている。そしてディジタル・アナログ・コンバータ
により、処理すべきクロミナンス信号におけるカラー同
期信号に対する水晶発振器の位相のずれの目安であるデ
ィジタル値を、水晶発振器に対するアナログ制御信号に
変換するようにしている。
ルクロミナンス信号処理回路が開示されており、これに
おいては水晶発振器の形態の安定発振器によりクロミナ
ンス副搬送周波数の４倍の周波数の信号を発生するよう
にしている。そしてディジタル・アナログ・コンバータ
により、処理すべきクロミナンス信号におけるカラー同
期信号に対する水晶発振器の位相のずれの目安であるデ
ィジタル値を、水晶発振器に対するアナログ制御信号に
変換するようにしている。
かかるディジタルクロミナンス信号処理回路を、例え
ば、PAL及びNTSCの如き異なる形式の信号を処理するの
に好適ならしめなければならないカラーテレビジョン受
像機において使用する必要がある場合、安定発振器の零
入力周波数を切換可能とする必要があり、これは水晶発
振器に対し複数の異なる水晶振動子を使用できるように
する必要があることを意味する。
ば、PAL及びNTSCの如き異なる形式の信号を処理するの
に好適ならしめなければならないカラーテレビジョン受
像機において使用する必要がある場合、安定発振器の零
入力周波数を切換可能とする必要があり、これは水晶発
振器に対し複数の異なる水晶振動子を使用できるように
する必要があることを意味する。
本発明の目的は、一つの周波数の安定発振器で十分であ
り、従って水晶発振器の場合１個の水晶振動子だけで十
分であるディジタルクロミナンス信号処理回路を提供す
るにある。
り、従って水晶発振器の場合１個の水晶振動子だけで十
分であるディジタルクロミナンス信号処理回路を提供す
るにある。
かかる目的を達成するため本発明のディジタルクロミナ
ンス信号処理回路は、発振回路の制御信号入力端子を加
算回路を介してディジタル発振器の周波数決定入力端子
に結合し、ディジタル発振器のクロック信号入力端子を
クロミナンス信号に依存しない安定発振器の出力端子に
結合し、ディジタル発振器の出力端子を少なくともディ
ジタル・アナログ・コンバータを介して発振回路の出力
端子に結合し、加算回路の他の入力端子を、ディジタル
発振器の零入力周波数を決定するディジタル数を発生す
るディジタル数発生回路に結合するよう構成したことを
特徴とする。
ンス信号処理回路は、発振回路の制御信号入力端子を加
算回路を介してディジタル発振器の周波数決定入力端子
に結合し、ディジタル発振器のクロック信号入力端子を
クロミナンス信号に依存しない安定発振器の出力端子に
結合し、ディジタル発振器の出力端子を少なくともディ
ジタル・アナログ・コンバータを介して発振回路の出力
端子に結合し、加算回路の他の入力端子を、ディジタル
発振器の零入力周波数を決定するディジタル数を発生す
るディジタル数発生回路に結合するよう構成したことを
特徴とする。
ディジタル発振器の零入力周波数は適切に選定したディ
ジタル数を加算回路の他の入力端子に供給することによ
って選択できるから、零入力周波数を変更するため、通
常水晶発振器で構成される安定発振器の周波数を変更す
る必要がなくなる。これは、マルチ標準受像機の構造を
一層安価にできることに加え、異なる形式のシングル標
準受像機に本発明のディジタルクロミナンス信号処理回
路を装備すれば、発振回路につき製造業者はこれら異な
る形式のシングル受像機に対し一つの形式の水晶振動子
だけ在庫として保有することを必要とするに過ぎなくな
る。更に、安定発振器は、例えば、テレテキスト信号の
処理、同調、又はメモリの書込もしくは読出の如き受像
機における他の機能にも好適な周波数を有するようにす
ることができる。
ジタル数を加算回路の他の入力端子に供給することによ
って選択できるから、零入力周波数を変更するため、通
常水晶発振器で構成される安定発振器の周波数を変更す
る必要がなくなる。これは、マルチ標準受像機の構造を
一層安価にできることに加え、異なる形式のシングル標
準受像機に本発明のディジタルクロミナンス信号処理回
路を装備すれば、発振回路につき製造業者はこれら異な
る形式のシングル受像機に対し一つの形式の水晶振動子
だけ在庫として保有することを必要とするに過ぎなくな
る。更に、安定発振器は、例えば、テレテキスト信号の
処理、同調、又はメモリの書込もしくは読出の如き受像
機における他の機能にも好適な周波数を有するようにす
ることができる。
以下図面につき本発明の実施例を説明する。
第１図の例では処理すべきアナログカラーテレビジョン
信号はクロミナンス信号、輝度信号及び同期信号を含
み、このアナログカラーテレビジョン信号をA/Dコンバ
ータ（アナログ・ディジタル・コンバータ）３の入力端
子１に供給する。分離回路９の入力端子７に供給するデ
ィジタルカラーテレビジョン信号はA/Dコンバータ３の
出力端子５から得られる。
信号はクロミナンス信号、輝度信号及び同期信号を含
み、このアナログカラーテレビジョン信号をA/Dコンバ
ータ（アナログ・ディジタル・コンバータ）３の入力端
子１に供給する。分離回路９の入力端子７に供給するデ
ィジタルカラーテレビジョン信号はA/Dコンバータ３の
出力端子５から得られる。
分離回路９はカラーテレビジョン信号の異なる成分を分
離して、出力端子11から輝度信号Ｙを送出し、出力端子
13からディジタルクロミナンス信号CHRを送出し、かつ
出力端子15から同期信号Ｓを送出する。分離回路９の出
力端子13はディジタルクロミナンス信号復調回路19の入
力端子17に接続し、この復調回路の基準信号入力端子21
は、A/Dコンバータ３のサンプリング信号入力端子23と
同じく発振回路27の出力端子25に接続する。発振回路27
の出力端子25はクロミナンス副搬送波周波数の４倍の周
波数のパルス信号を発生する。
離して、出力端子11から輝度信号Ｙを送出し、出力端子
13からディジタルクロミナンス信号CHRを送出し、かつ
出力端子15から同期信号Ｓを送出する。分離回路９の出
力端子13はディジタルクロミナンス信号復調回路19の入
力端子17に接続し、この復調回路の基準信号入力端子21
は、A/Dコンバータ３のサンプリング信号入力端子23と
同じく発振回路27の出力端子25に接続する。発振回路27
の出力端子25はクロミナンス副搬送波周波数の４倍の周
波数のパルス信号を発生する。
復調回路19は第１及び第２直交成分復調器29及び31を有
し、その入力端子33及び35を復調回路19の入力端子17に
接続し、復調器の基準信号入力端子37及び39を基準信号
処理回路45の第１及び第２出力端子41及び43にそれぞれ
接続し、基準信号処理回路の入力端子47を復調回路19の
基準信号入力端子21に接続する。
し、その入力端子33及び35を復調回路19の入力端子17に
接続し、復調器の基準信号入力端子37及び39を基準信号
処理回路45の第１及び第２出力端子41及び43にそれぞれ
接続し、基準信号処理回路の入力端子47を復調回路19の
基準信号入力端子21に接続する。
第１及び第２直交成分復調器29及び31の出力端子49及び
51は復調回路19の第１及び第２出力端子53及び55にそれ
ぞれ接続し、これら出力端子からは復調ディジタル第１
及び第２直交成分Ｕ及びＶが送出される。これらの成分
Ｕ及びＶはカラー同期信号処理回路61の入力端子57及び
59にも供給し、カラー同期信号処理回路は分離回路９の
出力端子15から導出した同期出力Ｓが供給されるゲート
信号入力端子63を有する。このカラー同期信号処理回路
61は、位相比較器として作用し、再生したカラー同期信
号Ｓと復調されたクロミナンス信号U,Vとの間の周波数
差Δ4fS/fCを取り出す。PALクロミナンス信号を処理す
るための回路では更に、既知の態様において、カラー同
期信号処理回路61及び基準信号処理回路45を破線で示し
たように結合して、Ｖ成分用復調器31に対する基準信号
の適切な位相変化を得るようにすることができる。
51は復調回路19の第１及び第２出力端子53及び55にそれ
ぞれ接続し、これら出力端子からは復調ディジタル第１
及び第２直交成分Ｕ及びＶが送出される。これらの成分
Ｕ及びＶはカラー同期信号処理回路61の入力端子57及び
59にも供給し、カラー同期信号処理回路は分離回路９の
出力端子15から導出した同期出力Ｓが供給されるゲート
信号入力端子63を有する。このカラー同期信号処理回路
61は、位相比較器として作用し、再生したカラー同期信
号Ｓと復調されたクロミナンス信号U,Vとの間の周波数
差Δ4fS/fCを取り出す。PALクロミナンス信号を処理す
るための回路では更に、既知の態様において、カラー同
期信号処理回路61及び基準信号処理回路45を破線で示し
たように結合して、Ｖ成分用復調器31に対する基準信号
の適切な位相変化を得るようにすることができる。
発振回路27は水晶発振器の形態の安定発振器65を具え、
この発振器は周波数fCにおいてクロミナンス信号とは独
立して発振する。発振器65の出力端子67はディジタル発
振器71のクロック信号入力端子69に接続する。ディジタ
ル発振器71はメモリ回路77の出力端子75に接続されたデ
ィジタル数用の入力端子73を有し、このディジタル数は
発振器65の出力端子67から読出信号入力端子79に供給さ
れた信号に応答して周波数fCで読出される。メモリ回路
77の出力端子75に読出されたディジタル信号はメモリ回
路の入力端子81に供給された数から導出され、この数は
加算回路85の出力端子83から得られ、分離回路９の出力
端子15からメモリ回路77の書込信号入力端子87に供給さ
れた書込信号に応答して、クロミナンス信号におけるカ
ラー同期信号の発生後毎にメモリ回路77に格納される。
この発振器は周波数fCにおいてクロミナンス信号とは独
立して発振する。発振器65の出力端子67はディジタル発
振器71のクロック信号入力端子69に接続する。ディジタ
ル発振器71はメモリ回路77の出力端子75に接続されたデ
ィジタル数用の入力端子73を有し、このディジタル数は
発振器65の出力端子67から読出信号入力端子79に供給さ
れた信号に応答して周波数fCで読出される。メモリ回路
77の出力端子75に読出されたディジタル信号はメモリ回
路の入力端子81に供給された数から導出され、この数は
加算回路85の出力端子83から得られ、分離回路９の出力
端子15からメモリ回路77の書込信号入力端子87に供給さ
れた書込信号に応答して、クロミナンス信号におけるカ
ラー同期信号の発生後毎にメモリ回路77に格納される。
加算回路85の出力端子83におけるディジタル数は、カラ
ー同期信号処理回路61の出力端子93から復調回路19の制
御信号出力端子91及び発振回路27の制御信号入力端子89
を介して加算回路85の入力端子87に供給される数 と、加算回路85の入力端子95に供給される数 との和であるる。この数 はディジタル発振器71の零入力周波数を決定するディジ
タル数を発生するディジタル数発生回路99の出力端子97
から供給し、このディジタル数は処理すべきクロミナン
ス信号のクロミナンス副搬送周波数fSOと、A/Dコンバー
タ３のサンプリング信号周波数のために必要な所望倍数
（本例ではクロミナンス副搬送周波数の４倍）とに応じ
て選定できる。
ー同期信号処理回路61の出力端子93から復調回路19の制
御信号出力端子91及び発振回路27の制御信号入力端子89
を介して加算回路85の入力端子87に供給される数 と、加算回路85の入力端子95に供給される数 との和であるる。この数 はディジタル発振器71の零入力周波数を決定するディジ
タル数を発生するディジタル数発生回路99の出力端子97
から供給し、このディジタル数は処理すべきクロミナン
ス信号のクロミナンス副搬送周波数fSOと、A/Dコンバー
タ３のサンプリング信号周波数のために必要な所望倍数
（本例ではクロミナンス副搬送周波数の４倍）とに応じ
て選定できる。
従って、ディジタル数 が周波数fCにてディジタル発振器71の入力端子73に供給
され、これに応答してディジタル発振器の出力端子101
には周波数4fS＝4fSO＋Δ4fSの鋸歯状信号が発生し、こ
れが周波数fCにおいてサンプリングされる。
され、これに応答してディジタル発振器の出力端子101
には周波数4fS＝4fSO＋Δ4fSの鋸歯状信号が発生し、こ
れが周波数fCにおいてサンプリングされる。
ディジタル発振器71はモジュロ１加算器103を具え、そ
の入力端子105はディジタル発振器71の入力端子73に接
続し、かつ他の入力端子107は、クロック信号入力端子6
9へ周波数fCで供給される信号の１周期持続時間の時間
遅れを発生する遅延回路109を介してモジュロ１加算器1
03の出力端子111に接続する。
の入力端子105はディジタル発振器71の入力端子73に接
続し、かつ他の入力端子107は、クロック信号入力端子6
9へ周波数fCで供給される信号の１周期持続時間の時間
遅れを発生する遅延回路109を介してモジュロ１加算器1
03の出力端子111に接続する。
ディジタル発振器71の出力端子101はモジュロ１加算器1
03の出力端子111に接続され、かつディジタル発振器71
の出力信号を読出専用メモリ（ROM）115の入力端子113
に供給し、このメモリはその入力端子113における鋸歯
状信号を正弦波信号に変換してその出力端子117からD/A
コンバータ（ディジタル・アナログ・コンバータ）121
の入力端子119に供給する。
03の出力端子111に接続され、かつディジタル発振器71
の出力信号を読出専用メモリ（ROM）115の入力端子113
に供給し、このメモリはその入力端子113における鋸歯
状信号を正弦波信号に変換してその出力端子117からD/A
コンバータ（ディジタル・アナログ・コンバータ）121
の入力端子119に供給する。
D/Aコンバータ121の出力端子123から周波数4fSの良好な
正弦波信号が、位相ロックループを有する発振器の形態
のフィルタ回路127の入力端子125に供給され、このフィ
ルタ回路の出力端子129からは他の周波数を除去された
周波数4fSの正弦波信号が送出される。フィルタ回路127
の出力端子129からのこの信号はリミッタ回路133の入力
端子131に供給され、これに応答してリミッタ回路は出
力端子135にパルス状サンプリング信号を発生し、リミ
ッタ回路133の出力端子135を発振回路27の出力端子25に
接続する。
正弦波信号が、位相ロックループを有する発振器の形態
のフィルタ回路127の入力端子125に供給され、このフィ
ルタ回路の出力端子129からは他の周波数を除去された
周波数4fSの正弦波信号が送出される。フィルタ回路127
の出力端子129からのこの信号はリミッタ回路133の入力
端子131に供給され、これに応答してリミッタ回路は出
力端子135にパルス状サンプリング信号を発生し、リミ
ッタ回路133の出力端子135を発振回路27の出力端子25に
接続する。
クロミナンス信号復調回路19の制御信号出力端子91から
発振回路27の制御信号入力端子89と出力端子25を介して
クロミナンス信号復調回路19の基準信号入力端子21に至
る制御ループにより、位相ロックループが形成され、ク
ロミナンス信号復調回路19の制御信号出力端子91におけ
る制御されるべき誤差信号 が零になるように制御されてA/Dコンバータ３の入力端
子23におけるサンプリング信号は所望周波数4fSOにな
る。
発振回路27の制御信号入力端子89と出力端子25を介して
クロミナンス信号復調回路19の基準信号入力端子21に至
る制御ループにより、位相ロックループが形成され、ク
ロミナンス信号復調回路19の制御信号出力端子91におけ
る制御されるべき誤差信号 が零になるように制御されてA/Dコンバータ３の入力端
子23におけるサンプリング信号は所望周波数4fSOにな
る。
水晶発振器65の出力信号は更に発振回路27の出力端子13
7から導出して、例えば、テレテキスト表示回路に対す
るクロック信号として又はマイクロプロセッセに対する
クロック信号として使用できる。所要に応じ、周波数fC
はテレビジョン受像機のライン周波数に結合することが
でき、その理由はこの周波数は安定周波数であるからで
ある。例えばビデオレコーダによって表示される信号の
ライン周波数の如き不安定な周波数への結合を使用する
のは適当でない。水晶発振器65の安定性を異なる態様に
おいて達成できる場合には、代案として発振器65をこの
ように構成することができる。
7から導出して、例えば、テレテキスト表示回路に対す
るクロック信号として又はマイクロプロセッセに対する
クロック信号として使用できる。所要に応じ、周波数fC
はテレビジョン受像機のライン周波数に結合することが
でき、その理由はこの周波数は安定周波数であるからで
ある。例えばビデオレコーダによって表示される信号の
ライン周波数の如き不安定な周波数への結合を使用する
のは適当でない。水晶発振器65の安定性を異なる態様に
おいて達成できる場合には、代案として発振器65をこの
ように構成することができる。
輝度信号ＹをA/Dコンバータ３を介して転送しない場合
には分離回路９を、A/Dコンバータ３からクロミナンス
信号復調回路19に至る信号通路の外部に設けることがで
きること勿論である。
には分離回路９を、A/Dコンバータ３からクロミナンス
信号復調回路19に至る信号通路の外部に設けることがで
きること勿論である。
ディジタル信号が含まれる場合、図面に示した結線は転
送すべきビット数に応じて多重結線にできることは明ら
かである。クロミナンス信号復調回路19の制御信号出力
端子91における制御信号は、例えば、21ビットで転送す
ることができ、ディジタル数発生回路99の出力信号は24
ビットにすることができ、ディジタル発振器71の入力端
子73における信号は24ビットにすることができ、その出
力端子101における信号は10ビットにすることができ、
読出専用メモリ115の出力端子117における信号は、例え
ば、７ビットにすることができ、かつA/Dコンバータ３
の出力端子５における信号は７ビットにすることができ
る。
送すべきビット数に応じて多重結線にできることは明ら
かである。クロミナンス信号復調回路19の制御信号出力
端子91における制御信号は、例えば、21ビットで転送す
ることができ、ディジタル数発生回路99の出力信号は24
ビットにすることができ、ディジタル発振器71の入力端
子73における信号は24ビットにすることができ、その出
力端子101における信号は10ビットにすることができ、
読出専用メモリ115の出力端子117における信号は、例え
ば、７ビットにすることができ、かつA/Dコンバータ３
の出力端子５における信号は７ビットにすることができ
る。
加算器103としてモジュロｎ加算器を使用した場合に
は、加算回路85に供給する数をｎ倍にする必要がある。
は、加算回路85に供給する数をｎ倍にする必要がある。
所要に応じ、ディジタル発振器71は、回路が上述したの
と類似の態様で作動する場合、鋸歯状波形以外の波形を
発生する任意の他の構造のものとすることができる。
と類似の態様で作動する場合、鋸歯状波形以外の波形を
発生する任意の他の構造のものとすることができる。
位相ロックループ形態におけるフィルタ回路127の発振
器が、クロック信号として使用するに好適な信号を発生
する場合にはリミッタ回路133を省略できる。クロミナ
ンス信号復調回路19は、例えば、既知の構造のものとす
ることができ、かかる構造の回路の動作のモードは十分
に知られていると思われる。数 の好適値は制御ループの利得を適切に選定することによ
って得られる。
器が、クロック信号として使用するに好適な信号を発生
する場合にはリミッタ回路133を省略できる。クロミナ
ンス信号復調回路19は、例えば、既知の構造のものとす
ることができ、かかる構造の回路の動作のモードは十分
に知られていると思われる。数 の好適値は制御ループの利得を適切に選定することによ
って得られる。
【図面の簡単な説明】 図面は本発明の実施例を示すブロック図である。 １……入力端子、３……A/Dコンバータ ９……分離回路、17……入力端子 19……ディジタルクロミナンス復調回路 21……基準信号入力端子 23……サンプリング信号入力端子 25……出力端子、27……発振回路 29……第１直交成分復調器 31……第２直交成分復調器 37,39……基準信号入力端子 45……基準信号処理回路 61……カラー同期信号処理回路 63……ゲート信号入力端子 65……安定発振器、67……出力端子 69……クロック信号入力端子 71……ディジタル発振器、73……周波数決定入力端子 77……メモリ回路、79……読出信号入力端子 85……加算回路、89……制御信号入力端子 91……制御信号出力端子、95……他の入力端子 99……ディジタル数発生回路 101……出力端子、103……モジュロ１加算器 109……遅延回路、115……読出専用メモリ 119……入力端子、121……D/Aコンバータ 123……出力端子、127……フィルタ回路 133……リミッタ回路
Claims (2)
- 【請求項１】ディジタルクロミナンス信号処理回路であ
って、その入力端子（１）を少なくともアナログ・ディ
ジタル・コンバータ（３）を介してディジタルクロミナ
ンス信号復調回路（19）の入力端子（17）に結合し、デ
ィジタルクロミナンス信号復調回路の基準信号入力端子
（21）を、前記アナログ・ディジタル・コンバータのサ
ンプリング信号入力端子（23）と共に発振回路（27）の
出力端子（25）に結合し、前記ディジタルクロミナンス
信号復調回路に、再生されたカラー同期信号と復調され
たクロミナンス信号との間の周波数差を表す信号を取り
出すカラー同期信号処理回路（61）を設け、前記発振回
路には安定発振器（65）及びディジタル・アナログ・コ
ンバータ（121）を設け、この発振回路の制御信号入力
端子（89）を前記クロミナンス信号復調回路の制御信号
出力端子（91）に結合したディジタルクロミナンス信号
処理回路において、 前記発振回路（27）の制御信号入力端子（89）を加算回
路（85）を介してディジタル発振器（71）の周波数決定
入力端子（73）に結合し、このディジタル発振器のクロ
ック信号入力端子（69）をクロミナンス信号に依存しな
い安定発振器（65）の出力端子（67）に結合し、ディジ
タル発振器（71）の出力端子（101）を少なくともディ
ジタル・アナログ・コンバータ（121）を介して発振回
路（27）の出力端子（25）に結合し、加算回路（85）の
他の入力端子（95）を、ディジタル発振器（71）の零入
力周波数を決定するディジタル数を発生するディジタル
数発生回路（99）に結合するよう構成したことを特徴と
するディジタルクロミナンス信号処理回路。 - 【請求項２】ディジタル発振器（71）の出力端子（10
1）を読出専用メモリ（115）を介してディジタル・アナ
ログ・コンバータ（121）の入力端子（119）に結合し、
ディジタル・アナログ・コンバータの出力端子（123）
を位相ロックループを有する発振器（127）を介して発
振回路（27）の出力端子（25）に結合したことを特徴と
する特許請求の範囲第１項記載のディジタルクロミナン
ス信号処理回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8500864A NL8500864A (nl) | 1985-03-25 | 1985-03-25 | Digitale chrominantiesignaalverwerkingsschakeling. |
| NL8500864 | 1985-03-25 |
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|---|---|
| JPS61224693A JPS61224693A (ja) | 1986-10-06 |
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Family Applications (1)
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