JPH0675239B2

JPH0675239B2 - 音声合成器

Info

Publication number: JPH0675239B2
Application number: JP5005266A
Authority: JP
Inventors: ウエソンコツクスレオン; ケイ．プリアジヤイ
Original assignee: テキサスインスツルメンツインコーポレイテツド
Priority date: 1979-05-07
Filing date: 1993-01-14
Publication date: 1994-09-21
Anticipated expiration: 2009-09-21
Also published as: FR2484682A1; DE3017517C2; DE3017517A1; FR2484682B1; JPH05281997A

Description

【発明の詳細な説明】

【０００１】本発明は音声合成器に関係し、特に低価格
集積回路素子を用いて実施可能な音声合成器に関係す
る。

【０００２】音声合成器は従来技術で公知である。従来
公知の音声合成器の例は米国特許第３，８０３，３５８
号と第４，０９２，４９５号及び１９７８年４月２８日
提出の本発明の譲受人に譲渡された米国特許出願一連番
号第９０１，３９３号に開示されている。本明細書で開
示するものはその構成にいくつかの集積回路を用いた音
声合成器である。集積回路は音声合成プロセッサと２個
の読取専用メモリを含み、本明細書で詳細に説明され
る。本明細書で開示した音声合成器は家庭用コンピュー
タと関連して説明される。しかしながら、口頭の情報又
は指令応答が必要な応用例に開示した音声合成器を用い
られることが当業者には認められる。

【０００３】上述の音声合成器はＰチャネルＭＯＳのよ
うな標準の電界効果トランジスタ大規模集積技術を用い
て実現することが望ましい。加えて、音声合成器はそれ
が様々な電子装置中に存在する制御回路と互換性がある
ことが望ましい。それ故、本発明の１つの目的は、低価
格大規模集積回路素子を用いて音声合成器を実現するこ
とである。

【０００４】本発明の他の目的は音声合成器に既在のＴ
ＴＬ回路と論理レベルの互換性を持たせることである。
本発明のさらに他の目的は、音声合成器が固体素子メ
モリに記憶されたコード化音声パラメータを用いること
である。本発明のさらに他の目的は、音声合成器が制御
装置を介して外部から入力されたコード化音声パラメー
タを利用できる様にする事である。

【０００５】以上の目的は以下に説明される様に達成さ
れる。音声合成器は適当にプログラムされたマイクロプ
ロセッサ、望ましくは市販又は家庭用コンピュータの中
央処理装置により制御される。音声合成器は所要データ
比率（data rate ）を最小にするためデータ・コード化
圧縮法を用いる。コード化音声パラメータは音声合成器
内のディジタル・フィルタの反射特性を制御するために
用いられる。ディジタル・フィルタの出力はディジタル
・アナログ変換器に印加され、この変換器はディジタル
・フィルタのディジタル出力を音声信号に変換する。再
構成された音声信号は従来の増幅器とスピーカ装置への
入力として用いられる。

【０００６】本発明の特性と信じられる新規の特徴は添
附した特許請求の範囲に述べられている。しかしなが
ら、発明自体と、望ましい使用法、その別の目的と利点
は、添附した図面に関連して読む時図示実施例の以下の
詳細な説明を参照して最もよく理解できる。

【０００７】図１は本発明を実施した型式の音声モジュ
ールの前面図である。音声モジュールは集積回路（この
図には図示せず）に実装することが望ましい電子回路を
取り囲むケース１を含む。又アクセス・スロット２も図
示され、この中に実装メモリ回路を補助するための追加
メモリ装置を配置する。これらの回路はピン・コネクタ
３を介して口頭の指令又は情報応答が必要な商用又は家
庭用コンピュータ、子供用電子玩具、又は他の製品に結
合される。もち論、必要に応じて別の接続装置が使用で
きることが当業者には認められる。図１は、スピーカ５
を含む家庭用コンピュータ４にピンコネクタ３を介して
音声モジュールが接続されている実施例を図示する。図
２は合成器の主要ブロックを図示し、音声モジュールを
動作させるのに要するコンピュータ内のブロック、すな
わち中央処理装置１９、音声増幅器２０、スピーカ装置
５を含む。

【０００８】音声モジュールの外観を説明したので、最
初に音声モジュールが動作するモードを説明し、次いで
図１の音声モジュールの実装に用いられた様様な電子回
路のブロック線図と詳細な論理図を説明する。

【０００９】本実施例の音声モジュールは以後説明する
２つの動作モードを有する。しかしながら、これらの動
作モードは数を減じたり、又は能力を拡大したり変更で
きることは当業者には明らかである。設計選択の問題と
して、本音声モジュールには以下の動作モードが設けら
れている。第１モード、発声（Speak ）モードは音声モ
ジュール内の節句読取専用メモリ（ＲＯＭ）に含まれる
コード化音声パラメータを用いる。コード化パラメータ
は音声合成処理（ＳＳＰ）チップに入力され、ここでデ
コードされて音声トラックの時間依存モデルを構成する
ために用いられる。このモデルを用いて合成音声波形を
発声する。

【００１０】第２動作モード、外部発声（Speak Extern
al）モードでは、コード化音声パラメータは商用又は家
庭用コンピュータの中央処理装置（ＣＰＵ）などの外部
源から与えられる。コード化音声パラメータは入力バッ
ファを介して音声合成処理（ＳＳＰ）チップに入力さ
れ、ここでデコードされて合成音声を発生するために用
いられる。

【００１１】再び図２の音声合成器の開示実施例を構成
する主要部品のブロック図において、開示した音声モジ
ュールの電子系は３個の主要機能群に分けられ、１つは
音声合成処理装置１０であり、他は制御入出力パッケー
ジ１１と読取専用メモリ１２ａ，１２ｂである。開示し
た実施例では、２個の集積回路チップに集積化されたＲ
ＯＭ機能群１２を除いて、これら主要機能群は各々別々
の集積回路チップに集積化される。所要音声出力のコー
ド化音声パラメータはＲＯＭ機能群に記憶される。加え
て、他のコード化音声パラメータは、本発明の譲受人に
譲渡された１９７９年１月１５日提出の米国特許出願一
連番号第００３，４４９号に記述されたものと同様な方
法で音声モジュールに接続されている別の「辞書モジュ
ール」に記憶されている。これらは通常装置にパッケー
ジ化されているのではなく操作員により音声モジュール
にプラグ入力されるため、これらの追加読取専用メモリ
は破線で図示されている。

【００１２】音声合成処理装置１０はデータ路１５を介
して読取専用メモリと相互接続され、又データ路１６を
制御入出力回路パッケージ１１を介して入出力バス１８
に接続される。望ましい実施例では、以下でわかるよう
に音声合成処理装置１０は複数個の読取専用メモリのア
ドレス指定ができるバッファを備えているため、コード
化音声パラメータのアドレスは家庭用又は商用コンピュ
ータの中央処理装置（ＣＰＵ）により送信されて音声合
成処理装置により読取専用メモリ１２ａ，１２ｂへ送ら
れる。もち論、適当な大きさのバッファを備えた中央処
理装置は複数個の読取専用メモリへアドレスを送信可能
であり、従ってある実施例では、中央処理装置からの入
力を直接読取専用メモリへ送ることができる。

【００１３】以下でわかるように、音声合成処理装置１
０は読取専用メモリ１２ａ，１２ｂ，１３ａ，１３ｂに
記憶されたデータの枠に従って人間の音声又は他の音を
合成する。音声合成処理装置は、本発明の譲受人に譲渡
された１９７８年４月２８日提出の米国特許出願一連番
号第９０１，３９４号記載型式のパラメータ内挿器を使
用している。米国特許出願一連番号第９０１，３９４号
は引用により本明細書に含まれる。音声合成処理装置１
０は又本発明の譲受人に譲渡された１９７８年５月１２
日提出の米国特許出願一連番号第９０５，３２８号記載
の型式のディジタル・フィルタを用いている。米国特許
出願一連番号第９０５，３２８号は引用により本明細書
に含まれる。音声モジュールの以下の説明は読者が上述
の特許出願に記載されているパラメータ内挿器とディジ
タル・フィルタの動作の基本的理解を有しているものと
仮定しており、それ故読者は音声モジュールの以下の詳
細な説明を探求する前にこれら特許出願を一読された
い。以下でわかるように、音声合成処理装置１０は音声
増幅器とスピーカ装置を駆動可能なアナログ信号にディ
ジタル・フィルタのディジタル出力を変換するディジタ
ル−アナログ「Ｄ−Ａ」変換器を含む。音声合成処理装
置１０は又以後詳細に説明するタイミング、制御、デー
タ記憶、データ圧縮装置も含む。

【００１４】図３は制御入出力回路パッケージを示す。
制御入出力回路は３個のオープン・コレクタ付３入力Ｎ
ＡＮＤゲート３１，３２，３３から構成される。これら
の論理ゲートはテキサス州ダラスのテキサス・インスト
ラメント社製造のＳＮ７４ＬＳ１０チップと同様のもの
である。ＮＡＮＤゲート３１への入力の２本はＶｓｓへ
接続されている。第３入力は中央処理装置からのアドレ
ス・ビット１５（ＡＤＤ１５）である。その入力の内の
２本が常に高状態であるため、ＮＡＮＤゲート３１は実
質的にインバータとして作用し、その出力はＡＤＤ１５
（バー）である。ＮＡＮＤゲート３２はその入力として
ＮＡＮＤゲート３１の出力からのＡＤＤ１５（バー）、
音声ブロック付勢信号ＳＢＥ、アドレス・ビット５（Ａ
ＤＤ５）を有する。それ故、ＮＡＮＤゲート３２の出力
はＳＢＥ、ＡＤＤ５、ＡＤＤ１５（バー）の関数であ
る。この出力は書込選択（ＷＳ）（バー）と呼ばれ、音
声合成処理装置１０へ与えられる。中央処理装置からの
書込選択指令により音声モジュールは両方向データ・バ
ス１７を介して８ビットのデータを受取る。ＮＡＮＤゲ
ート３３はその入力としてＮＡＮＤゲート３１の出力か
らのＡＤＤ１５（バー）、音声ブロック付勢信号（ＳＢ
Ｅ）とＮＡＮＤゲート３２の出力から与えられたＡＤＤ
５（バー）を有する。それ故、ＮＡＮＤゲート３３の出
力はＳＢＥ、ＡＤＤ５（バー）、ＡＤＤ１５（バー）の
関数である。この出力は読取選択（ＲＳ）と呼ばれ、音
声合成処理装置１０に送られる。中央処理装置からの読
取選択指令により音声モジュールは両方向データ・バス
１７を介して８単位のデータを出力し、その８単位のデ
ータによって表わされる状態信号を発生する。

【００１５】加えて、音声合成処理装置は、中央処理装
置アテンションを要求する、音声合成処理装置状態の何
らかの変化を中央処理装置に知らせる割込信号（ＩＮ
Ｔ）を発生することが可能である。割込（ＩＮＴ）信号
を発生させる特定の状態変化は本明細書で詳しく記述さ
れている。ゲート３４はその入力のＲＥＡＤＹ（バー）
信号を反転して中央処理装置のＲＥＡＤＹ信号を与え
る。ＲＥＡＤＹ（バー）が高状態の時、中央処理装置は
合成処理装置１０にロックされ、合成処理装置１０の専
用処理装置となる。

【００１６】図４及び図５は音声合成処理装置１０の複
合ブロック線図を形成する。音声合成処理装置１０は６
個の主要機能ブロックを有しているのが示され、その内
の１つを除いて図４、図５にブロック線図形式で詳細に
図示されている。６個の主要機能ブロックはタイミング
・ブロック２０、ＲＯＭ−ＣＰＵインターフェース論理
部２１、パラメータ・ロード、記憶、デコード論理部２
２、パラメータ内挿器２３、フィルタ及び励振発生器２
４、及びディジタル対アナログ変換出力部２５である。
以後、これらの主要機能ブロックは図６〜図４２に関し
て詳細に説明される。

【００１７】再び図４及び図５を参照すると、ＲＯＭ／
ＣＰＵインターフェース論理部２１は合成処理装置１０
を読取専用メモリ１２ａ，１２ｂへ、そして中央処理装
置（図示せず）へ結合する。本実施例では、８ビット両
方向性データ・バス１７（Ｄ０−Ｄ７は中央処理装置と
ＦＩＦＯバッファ２２１５の入力に結合され、一方アド
レス１−８（ＡＤＤ１−ＡＤＤ８）と命令０−１（Ｉ０
−Ｉ１）ピンはＲＯＭ１２ａ，１２ｂ（使用されていれ
ばＲＯＭ１３ａ−１３ｂ）に接続されている。ＲＯＭ／
ＣＰＵインターフェース論理部２１は中央処理装置から
のアドレス情報をアドレス・レジスタ２１３からアドレ
ス・ピン１−８を介して読取専用メモリ１２ａ，１２ｂ
へ送る。指令レジスタ２１０は中央処理装置からの３ビ
ット指令を記憶し、これは指令デコーダ２１１でデコー
ドされる。指令デコーダ２１１は６つの指令に応答す
る。読取専用メモリからのデータを合成処理装置がアク
セスし、これに応答して発声する発声（ＳＰＫ）指令、
合成処理装置を初期状態にリセットするリセット（ＲＳ
Ｔ）指令、中央処理装置からＤ４−Ｄ７ピンに４ビット
を受取り、アドレス・レジスタ２１３とＡＤＤ１−ＡＤ
Ｄ８ピンを介して読取専用メモリへアドレス数として転
送するロード・アドレス（ＬＡ）指令、読取専用メモリ
に現在と以後のアドレスの内容を取出させてそれを分岐
アドレスに用いる読取分岐（ＲＢ）指令、アドレス・ピ
ン８（ＡＤＤ８）とデータ入出力レジスタ２１２を介し
て中央処理装置が読取専用メモリに記憶されたデータを
アクセスすることを可能とするバイト読取（ＲＤＢＹ）
指令、外部発声論理回路２５３にデコーダ減勢（ＤＤＩ
Ｓ）信号を発生させ、これが指令デコーダ２１１を減勢
（disable 、動作しないようにする事）し、中央処理装
置がＤ０−Ｄ７を介してＦＩＦＯバッファ２２１５へ、
８ビットのデータを入力する外部発声（ＳＰＫＥＸＴ）
指令の６指令である。ＳＰＫ指令に応答して合成処理装
置１０が発声を開始すると、ＲＯＭインターフェース論
理部２１がＲＳＴ指令に出会うまで、又はゲート２０７
（図１２−図２４参照）が「１５に等しいエネルギ」コ
ードを検出しこれに応答して、トーク・ラッチ２１６を
リセットするまで発声し続ける。ＳＰＫＥＸＴ指令に応
答して合成処理装置１０が発声を開始すると、ゲート２
０７が「１５に等しいエネルギ」コードを検出するか、
又はバッファ空（ＢＥ）指令がＦＩＦＯ状態論理２２３
０（図１２−図２４参照）により発生され、これに応答
してトーク・ラッチ２１６をリセットするまで発声し続
ける。以下でわかるように、「１５に等しいエネルギ」
コードは語、句又は文を発生する複数個のデータの枠中
のデータの最終枠として用いられる。ＬＡ、ＲＢ、ＲＤ
ＢＹ指令は指令デコーダ２１１によりデコードされ、Ｒ
ＯＭ制御論理部２１７を介して再びコード化され、命令
（Ｉ０−Ｉ１）ピンを介して読取専用メモリへ送られ
る。

【００１８】トーク・ラッチ２１６はデコードされたＳ
ＰＫ又はＳＰＫＥＸＴ指令に応答してセットされ、(1)
合成器を付勢した時自動的に発生する電源オンクリア
（ＰＵＣ）の間、(2) デコードされたＲＳＴ指令によ
り、(3) 音声データの枠中の「１５に等しいエネルギ」
コードにより、(4) ＦＩＦＯ状態論理２２３０からのＢ
Ｅ指令によりリセットされる。ＴＡＬＫＤ出力は発生を
行なう前に全ての音声パラメーターを合成器へ入力させ
ることを可能にするための遅延出力である。

【００１９】パラメータ・ロード、記憶、デコード論理
部２２は、命令ピンを介して選択された読取専用メモリ
へ出力されたＲＤＢＹ指令に応答して、ピンＡＤＤ８か
らのデータをその入力として有するゲート２２５１から
の音声ロード論理部２２５０を介して読取専用メモリか
ら直列データを受取る７ビット長パラメータ入力レジス
タ２０５を含む。コード化パラメータ・ランダム・アク
セス・メモリ（ＲＡＭ）２０３と条件デコーダ及びラッ
チ２０８はパラメータ入力レジスタ２０５へ入力された
データを受取るよう接続されている。以下でわかるよう
に、音声データの各枠は、枠が仮に記憶されるコード化
形式でパラメータ入力レジスタ２０５を介してランダム
・アクセス・メモリ（ＲＡＭ）２０３へ３から６ビット
部で入力される。ランダム・アクセス・メモリ（ＲＡ
Ｍ）２０３に記憶されたコード化パラメータの各々はパ
ラメータ読取専用メモリ２０２により１０ビット・パラ
メータに変換され、パラメータ出力レジスタ２０１に一
時的に記憶される。

【００２０】図７に関連して説明されるように、データ
の枠は入力されている特定の枠の長さに応じて全体又は
部分的にパラメータ入力レジスタ２０５へ入力される。
条件デコーダ及びラッチ２０８はデータの枠の特定部分
に応答して繰返し、零に等しいピッチ、零に等しいエネ
ルギ、旧ピッチ、旧エネルギ・ラッチをセットする。こ
れらのラッチの機能は以後図１２〜図２４に関連して説
明される。条件デコーダ及びラッチ２０８と共に様々な
タイミング信号を用いて内挿ゲート２０９を制御する。
ゲート２０９は内挿が禁止信号を、パラメータを零にす
る時零パラメータ信号を、そして特にパラメータ入力レ
ジスタ２０５中のデータをコード化パラメータ・ランダ
ム・アクセス・メモリ２０３へロードさせるパラメータ
・ロード付勢信号を発生する。

【００２１】パラメータ出力レジスタ２０１中のパラメ
ータはパラメータ内挿関数ブロック２３へ印加される。
音声エネルギを含む入力されたＫ１−Ｋ１０音声パラメ
ータはＫスタック３０２とＥ１０ループ３０４に記憶さ
れ、一方ピッチパラメータはピッチ・レジスタ３０５に
記憶される。音声パラメータとエネルギ・ファクタは記
録論理部３０１を介してフィルタ及び励振発生器２４中
のアレイ乗算器４０１へ印加される。しかしながら以下
でわかるように、新たなパラメータがパラメータ出力レ
ジスタ２０１にロードされると、これは直ちにＫスタッ
ク３０２又はＥ１０ループ３０４又はレジスタ３０５に
挿入されるのではなく、Ｋスタック３０２、Ｅ１０ルー
プ３０４又はレジスタ３０５中の対応する値は８内挿サ
イクルを経て、その間Ｋスタック、Ｅ１０ループ３０
４、又はレジスタ３０５中の現在の値とパラメータ出力
レジスタ２０１中のパラメータの目標値との間の差の部
分がＫスタック３０２、Ｅ１０ループ３０４又はレジス
タ３０５中の現在の値に加算される。

【００２２】基本的にはピッチ・エネルギとＫ１−Ｋ１
０音声パラメータの内挿を実行するため同一の論理回路
が使用される。パラメータ出力レジスタ２０１からの目
標値は対応するパラメータの現在値と共に減算器３０８
へ印加される。選択器３０７はどのパラメータが現在パ
ラメータ出力レジスタ２０１にあるかに応じてピッチ論
理部３０６からの現在のピッチ、又はＫＥ１０転送レジ
スタ３０３からの現在のエネルギ又はＫ係数のどれかを
選択し、これを減算器３０８と遅延回路３０９へ印加す
る。以下でわかるように、遅延回路３０９はどこでも零
遅延から３ビット遅延の遅延を与える。遅延回路３０９
の出力と共に減算器３０８の出力は加算器３１０へ送ら
れ、その出力は遅延回路３１１へ印加される。遅延回路
３０９に関係する遅延が零の時、パラメータ出力レジス
タ２０１中の特定のパラメータの目標値は実質的にＫス
タック３０２、Ｅ１０ループ３０４又はピッチ・レジス
タ３０５の適当な所に挿入される。遅延回路３１１の遅
延は３から０ビットで、遅延回路３０９の遅延が零ビッ
トの時３ビットであり、これにより選択器３０７、遅延
回路３０９，３１１、加算器３１０及び減算器３０８の
全遅延は一定である。遅延回路３０９，３１１の遅延を
制御することにより、減算器３０８から出力される差
（これは目標値と現在値との間の差）の全て、 1／2 、
1／4 又は 1／8 をパラメータの現在値に加算する。表
Ｉに記述する方法で遅延を制御することにより、相対的
に滑らかな８段階パラメータ内挿が達成される。

【００２３】米国特許出願一連番号第９０５，３２８号
はその図８〜図１１を参照して音声合成フィルタを説明
しており、音声係数Ｋ１−Ｋ９は更新されるまでＫスタ
ック中に連続に記憶され、一方Ｋ１０係数と音声エネル
ギ（米国特許出願一連番号第９０５，３２８号では文字
Ａで参照されている）は周期的に交換される。パラメー
タ内挿器２３では、音声係数Ｋ１−Ｋ９は同様に更新さ
れるまでスタック３０２に記憶され、一方フィルタ及び
励振発生器２４の動作の２０サイクル時の間エネルギ・
パラメータとＫ１０係数は実質的に場所を交換する。こ
の機能を実施するため、Ｅ１０ループ３０４はエネルギ
・パラメータとＫ１０係数の両方を記憶し、これをＫス
タック３０２の適当な位置へ交互に入力する。ＫＥ１０
転送レジスタ３０３はＥ１０ループ３０４からＫ１０又
はエネルギ・パラメータのどちらか、又は論理部３０７
−３１１により内挿するためＫスタック３０２から適当
なＫ１−Ｋ９音声係数がロードされる。

【００２４】以下でわかるように、記録論理３０１はデ
ータをアレイ乗算器４０１に印加する前にＫスタック３
０２からのデータにブースのアルゴリズムを実行するこ
とが望ましい。これにより記録論理３０１は米国特許出
願一連番号第９０５，３２８号記載のアレイ乗算器に比
較してアレイ乗算器の寸法を減少させることを可能とす
る。

【００２５】フィルタ及び励振発生器２４はアレイ乗算
器４０１を含み、その出力は加算マルチプレクサ４０２
に接続される。加算マルチプレクサ４０２の出力は加算
器４０４の入力に結合され、その出力は遅延スタック４
０６と乗算マルチプレクサ４１５に結合される。遅延ス
タックの出力は加算マルチプレクサ４０２とＹラッチ４
０３への入力に印加される。Ｙラッチ４０３の出力は打
ち切り論理４２５と共に乗算マルチプレクサ４１５の入
力に結合される。乗算マルチプレクサ４１５の出力はア
レイ乗算器４０１への入力として印加される。以下でわ
かる通り、フィルタ及び励振発生器２４は米国特許出願
一連番号第９０５，３２８号記載のディジタル・フィル
タを利用している。種々の微細な内部接続は図５では簡
明さのため図示していないが、これは図２９、図３１、
図３２、図３４と関連して記述される。以上の要素の配
列は米国特許出願一連番号第９０５，３２８号の図８〜
図１１に示す配列と一般に一致する。従ってアレイ乗算
器４０１は要素３０′に対応し、加算乗算器４０２は要
素３７ｂ′，３７ｃ′，３７ｄ′に対応し、ゲート４１
４（図３２，図３４）は要素３３′に対応し、遅延スタ
ック４０６は要素３４′，３５′に対応し、Ｙラッチ４
０３は要素３６′に対応し、乗算マルチプレクサ４１５
は要素３８ａ，３８ｂ，３８ｃ，３８ｄに対応する。

【００２６】人声励振データは非声／人声ゲート４０８
から送られる。以下で詳細に説明するように、パラメー
タ入力ゲート２０５に挿入されたパラメータは圧縮デー
タ形式で送られる。用いたデータ圧縮法によると、コー
ド化ピッチパラメータが入力レジスタ２０５中で零の時
にはこれは条件デコーダ及びラッチ２０８により非声状
態と解釈される。ゲート４０８は非声発生器４０７から
ランダム化データを励振入力として送ることにより応答
する。しかしながら、コード化ピッチ・パラメータが他
の何らかの値の時、これはパラメータＲＯＭ２０２によ
りデコードされ、パラメータ出力レジスタ２０１にロー
ドされ、直接又は前述の内挿法を用いてピッチ・レジス
タ３０５に挿入される。ピッチ・レジスタ３０５中の数
により指示される周期をもとに、人声励振がチャープ
（chirp ）ＲＯＭ４０９から得られる。米国特許出願一
連番号第９０５，３２８号に記載されているように、人
声励振信号は繰返しチャープ関数のようなインパルス関
数又は他の繰返し関数である。本実施例では、チャープ
が発生音声から「あいまい性」を減らす傾向があるた
め、これが選択されている（なぜなら、これはインパル
ス関数より声帯の作用を明らかに密接にモデル化するか
らである）。チャープはチャープＲＯＭ４０９により繰
返し発生される。チャープＲＯＭ４０９はカウンタ・ラ
ッチ４１０によりアドレスされ、そのアドレスは１加算
回路４１１で増分される。カウンタ・ラッチ４１０中の
アドレスは１加算回路４１１で増加し続け、１加算回路
４１１から出力されるアドレスの大きさとピッチ・レジ
スタ３０５の内容を比較する大小比較器４１３が、カウ
ンタ・ラッチ４１０中の値がピッチ・レジスタ３０５中
の値と比較できる、すなわち越えるまでリセット論理４
１２を介して再循環し、又この時リセット論理４１２が
カウンタ４１０中のアドレスを零とする。アドレス零か
ら始めて、約５０アドレスまで拡大するのがチャープＲ
ＯＭ４０９のチャープ関数である。カウンタ・ラッチ４
１０とチャープＲＯＭ４０９は、５０より大きいアドレ
スによりチャープ関数の一部がチャープＲＯＭ４０９か
ら無声ゲート４０８へ出力されないように設定されてい
る。このようにして人声音声の間ピッチ関連周期を基に
チャープ機能が繰返し発生される。

【００２７】図６は合成処理チップ１０で発生される種
々のタイミング信号の発生間のタイミング関係を図示し
ている。又データの新たな枠が合成処理チップ１０へ入
力される時に関するタイミング関係、入力されたパラメ
ータに対して行なわれる内挿に関するタイミング関係、
格子フィルタの周期と以上のことに関するタイミング関
係及び基本クロック信号に対する以上のこと全ての関係
が図示されている。

【００２８】合成器は予充電、条件放電型論理を用いて
実現されるのが望ましく、それ故図６はこのような予充
電、条件放電論理に適切に使用されるクロックφ１−φ
４を示す。２つの主クロック相（φ１とφ２）と２つの
予充電クロック相（φ３とφ４）がある。位相φ３は位
相φ２の最初の半分の間低状態でそれ故予充電として作
用する。クロックφ１−φ４の組がデータの１ビットを
クロックするのに必要で、これが周期に対応する。

【００２９】周期はＴ１−Ｔ２０の名を有し、各々が５
マイクロ秒のオーダーの周期を有することが望ましい。
５マイクロ秒のオーダーの周期を選択することにより、
以下で明らかとなるように、Ｄ−Ａ出力部２５（図５）
に５KHz の周波数応答を与える１０KHz 速度（すなわち
１００マイクロ秒）でデータをディジタル・フィルタか
ら出力することを可能とする。しかしながら、必要な周
波数応答に応じて、又使用する音声係数の数に応じて、
又使用する論理の型に応じて図６に示したクロック及び
クロック位相の周期又は周波数は必要に応じて実質的に
変更できることが当業者には認められる。

【００３０】米国特許出願一連番号第９０５，３２８号
に説明されているように、フィルタ励振発生器２４のデ
ィジタル・フィルタの１サイクル時は２０周期Ｔ１−Ｔ
２０を含むことが望ましい。ここでは重要でない理由の
ため、これらの時間周期の番号付けは本願と米国特許出
願一連番号第９０５，３２８号との間で異なる。時間周
期の番号付の差の読者の理解を容易にするため、両方の
番号付法が図６の時間周期間線５００に示されている。
時間線５００で、かっこで囲まれていない時間周期Ｔ１
−Ｔ２０が本願で用いられる約束に従う時間周期を識別
する。反対は米国特許出願一連番号第９０５，３２８号
に用いられる約束の時間周期である。従って時間周期Ｔ
１７は時間周期（Ｔ９）と等価である。

【００３１】番号５０１にはパラメータ・カウント（Ｐ
Ｃ）タイミング信号が図示されている。本実施例では１
３のＰＣ信号、ＰＣ＝０からＰＣ＝１２がある。これら
の内の最初の１２個、ＰＣ＝０からＰＣ＝１１は、エネ
ルギ、ピッチ、Ｋ１−Ｋ１０パラメータの各々がパラメ
ータ出力レジスタ２０１で利用可能である時に対応して
いる。最初の１２個のＰＣの各々はＡ及びＢと名付けた
２サイクルを含む。このサイクルの各々は周期Ｔ１７に
開始し、以後のＴ１７まで続行する。各ＰＣの間でパラ
メータ出力レジスタ２０１からの目標値がパラメータ内
挿器２３のＫスタック３０２中の現在値で内挿される。
Ａサイクルの間、内挿されているパラメータは適当な時
間周期の間Ｋスタック３０２、Ｅ１０ループ３０４又は
レジスタ３０５の内の適当なものから取除される。Ｂサ
イクルの間に新たに内挿された値がＫスタック（又はＥ
１０ループ又はピッチ・レジスタ）に再挿入される。第
１３ＰＣ、ＰＣ＝１２はタイミング用に与えられている
ため、各２．５ミリ秒内挿周期毎に全１２パラメータが
１回内挿される。

【００３２】図５のパラメータ内挿器２３と表IVとに関
して説明したように、読取専用メモリ１２ａ−ｂから合
成処理装置１０へデータの新たな枠を入力する度に８回
の内挿が実行される。これは図６の番号５０２で示さ
れ、タイミング信号ＤＩＶ１、ＤＩＶ２、ＤＩＶ４、Ｄ
ＩＶ８が図示されている。これらのタイミング信号は図
示した特定の内挿カウント（ＩＣ）の間に発生する。Ｉ
Ｃ０の間に読取専用メモリ１２ａ−ｂから合成器へ新た
なデータが入力される。パラメータのこれら新たな目標
値が次の８内挿カウントＩＣ１からＩＣ０の間使用され
る。ピッチ・レジスタ３０５、Ｋスタック、Ｅ１０ルー
プ３０４中の現存のパラメータは各内挿カウント毎に１
回内挿される。最終内挿カウントＩＣ０で、ピッチ・レ
ジスタ３０５、Ｋスタック３０２、Ｅ１０ループ３０４
中のパラメータの現在値は前のＩＣ０で入力された目標
値に最終的に到達し、次いで新たな目標値が新たなデー
タの枠として再び入力される。内挿カウントが２．５ミ
リ秒の周期を有している限り、新たなデータ枠が合成器
チップに入力される周期は２０ミリ秒、すなわち５０Hz
の周波数に等しい。減算器３０８により生じた差の 1／
8 が加算器３１０の現在値に加算される内挿カウントに
ＤＩＶ８信号が対応し、一方ＤＩＶ４の間は差の 1／4
が加算され、以下同様である。従ってＤＩＶ２の間減算
器３０８からの差が加算器３１０中のパラメータの現在
値に加算され、最後にＤＩＶ１の間で全差が加算器３１
０で加算される。前述したように、この内挿法の効果は
表Ｉに示されている。

【００３３】新たなパラメータは５０Hz速度で音声合成
器へ入力されることは前述した。パラメータ内挿器及び
励振発生器２４（図５）でピッチ・データ、エネルギ・
データ、Ｋ１−Ｋ１０パラメータは１０ビットのディジ
タル２進数として記憶され用いられていることが以後明
らかとなる。これら１２のパラメータの各々が読取専用
メモリ１２ａ，１２ｂのような外部源からの５０Hz速度
の１０ビット２進数により更新されると、これは１２×
１０×５０、すなわち６，０００Hzビット速度を必要と
する。以下で説明するデータ圧縮技術を用いて、合成処
理装置１０に要するビット速度を秒当り１，０００から
１，２００ビットのオーダーに減少した。さらに大事な
ことは、本明細書で開示する音声圧縮法が圧縮されない
データを用いたものと比較して、発生した音声の品質が
認められる程悪化していないことが見出された。

【００３４】使用したデータ圧縮法は図７に図式的に示
されている。図７を参照すると、４つの異なる長さのデ
ータ枠が図式的に示されている。有声枠という名のもの
は５６ビット長を有し、一方無声枠という名のものは３
３ビット長を有し、「繰返し枠」と呼ばれるものは１１
ビット長を有し、零エネルギ枠又は１５に等しいエネル
ギと呼ばれるものはわずか４ビット長を有している。
「有声枠」はパラメータＫ７のコード化４ビットと共に
コード化エネルギ・パラメータのデータの４ビットを与
える。データの６ビットは３つのコード化パラメータ、
ピッチ、Ｋ１、Ｋ２の各々に予約されている。パラメー
タＫ３からＫ６に５ビットのデータが予約されている。
加えて、３つのコード化音声パラメータＫ８−Ｋ１０Ｋ
の各々に３ビットのデータが与えられ、最後に繰返しビ
ット用に他のビットが予約されている。

【００３５】各パラメータの１０ビットの２進データを
入力する代りに、コード化パラメータによりパラメータ
ＲＯＭ２０２をアドレスすることにより１０ビット・パ
ラメータに変換されるコード化パラメータを入力する。
従って例えば係数Ｋ１はＫ１の６ビット・コードに従っ
て３６の異なる値の内の１つをとり、３６の値の各々は
パラメータＲＯＭ２０２に記憶された１０ビット数値係
数である。従って係数Ｋ１とＫ２の実際の値は３６の異
なる値の内の１つをとり、一方係数Ｋ３からＫ６の実際
の値は２０の異なる値の内の１つを取る。係数Ｋ７は１
６の異なる値の内の１つを取り、係数Ｋ８からＫ１０の
値は８の異なる値の内の１つである。コード化ピッチ・
パラメータは６ビット長で、それ故６４までの異なる値
を有する。しかしながら、これらの内の６３のみが実際
のピッチ値を反映し、００００００のピッチコードはデ
ータの無声枠を表わすために使用されている。コード化
エネルギ・パラメータは４ビット長で、それ故通常１６
の利用可能な１０ビット値がある。しかしながら、００
００に等しいコード化エネルギ・パラメータは語、文等
の間にある静止時に生じる無声枠を指示する。反対に１
１１１に等しいエネルギ・パラメータ（１５に等しいエ
ネルギ）は会話音声の部分の終了を表わすために用いら
れ、合成器が発生を停止することを指示する。従ってコ
ード化エネルギ・パラメータに利用可能な１６コードの
内、１４を用いて異なる１０ビット音声エネルギ・レベ
ルを表わす。

【００３６】係数Ｋ１はＫ２より音声に多大の影響を与
え、又Ｋ２はＫ３より音声に多大の影響を与え、又低位
の係数にも全て同様のことが言えるため、コード化係数
Ｋ１とＫ２はコード化係数Ｋ３−Ｋ６より多くのビット
を有し、係数Ｋ３−Ｋ６はコード化係数Ｋ７より多くの
ビットを有する。従って、例えば係数Ｋ８からＫ１０よ
り係数Ｋ１とＫ２に大きな意味を与えて、係数Ｋ１とＫ
２を定めるコード化形式にＫ３−Ｋ６又はＫ７−Ｋ１０
より多くのビットを使用する。

【００３７】又人声音声データは音声を正しくモデル化
するには無声音声（unvoiced speech ）より多くの係数
を要することが知られており、それ故無声枠に出会った
時には係数Ｋ５からＫ１０は更新されず、単に零にされ
る。非コード化ピッチ・パラメータが００００００に等
しいため、合成器は無声枠が出力されていることを理解
する。

【００３８】又発声の間パラメータが２０ミリ秒間著し
く変化しない、特にＫ１−Ｋ１０係数が殆んど不変のま
ましばしばとどまる瞬間が度々あることも知られてい
る。従って、新たなエネルギと新たなピッチを合成器に
入力するが、前に入力したＫ１−Ｋ１０係数が不変の繰
返し枠が用いられる。通常オフのエネルギとピッチとの
間の繰返しビットがオンとなっているため合成処理装置
は１０ビット繰返し枠を認識する。前述したように、合
成器に指示することが望ましい音声間又は音声終了時の
休止が発生する。この休止は零に等しいコード化エネル
ギ枠により指示され、この時合成器はこの枠に４ビット
のみがサンプルされていることを認める。同様に、「１
５に等しいエネルギ」の時も４ビットのみがサンプルさ
れる。実際の値の代りに音声用コード化値を用いること
のみでデータ比率（data rate ）を５５×５０、すなわ
ち秒当り２，７５０ビットに減じることができる。加え
て図７に示すように可変枠長を用いることにより、話者
と話される題材に応じて秒当り１０００から１２００ビ
ットのオーダーにデータ比率をさらに減ずることができ
る。

【００３９】図４、図５の音声合成器の様々な部分は、
例えば合成処理装置１０を形成するため半導体チップ上
に実現された論理回路を詳細に図示する図８〜図４２を
参照して以下に説明される。上述の図面において、以下
の説明は回路の多くの部分で有効な論理信号を参照す
る。ＰチャネルＭＯＳ素子では論理零は負電圧、すなわ
ちＶｄｄに対応し、一方論理１は零電圧、すなわちＶｓ
ｓに対応することを記憶されたい。さらに、上述の図面
に図示されているＰチャネルＭＯＳトランジスタは論理
零、すなわち負電圧がそのゲートに印加された時に導通
することも記憶されたい。バーなしの、すなわち上に横
棒を有しない論理信号を参照した時、論理信号は「真」
論理と解釈される。すなわち、２進数１は信号の存在
（Ｖｓｓ）を示し、一方２進数０は信号の不在（Ｖｄ
ｄ）を示す。上に横棒をつけた論理信号名は「偽」論理
である。すなわち、２進数０（Ｖｄｄ電圧）は信号の存
在を示し、一方２進数１（Ｖｓｓ電圧）は信号の不在を
示す。調時ゲートの数字３は予充電として位相φ３が用
いられ、又調時ゲートの４は予充電クロックとして位相
φ４が用いられることを指示していることを理解された
い。ゲートの「Ｓ」はゲートが静的に操作されることを
示す。

【００４０】図８、図１０を参照すると、これは合成処
理装置１０のタイミング論理部の詳細な複合論理配線図
を形成する。カウンタ５１０はシフトレジスタ５１０ａ
と帰還論理５１０ｂとを含む擬似乱シフト・カウンタで
ある。カウンタ５１０は擬似乱数的にカウントし、シフ
トレジスタ５１０ａからの真及び偽出力はタイミングＰ
ＬＡの入力部５１１へ送られる。タイミングＰＬＡによ
りデコードされた各種Ｔ周期はその出力線に隣接して図
示されている。タイミングＰＬＡの部分５１１ｃは特定
のＴ周期、Ｔ１０−Ｔ１８等の周期信号の種種の組合せ
や順序を発声する出力タイミングＰＬＡ５１２に印加さ
れる。タイミングＰＬＡ５１１の部分５１１ａ，５１１
ｂは以後説明される。

【００４１】合成器が動作しているパラメータ・カウン
トはパラメータ・カウンタ５１３により保持される。パ
ラメータ・カウンタ５１３は別の実施例でＳＬＯＷ及び
ＳＬＯＷＤに応答する回路と１加算回路を含む。ＳＬ
ＯＷでは、パラメータ・カウンタはＢサイクルに入る前
にパラメータ・カウントのＡサイクルを２回（全３回の
Ａサイクル）繰返す。すなわち、パラメータ・カウント
の周期が２倍となり、従って格子フィルタに印加される
パラメータは通常速度の半分で更新され内挿される。Ｓ
ＬＯＷ発声動作の間各パラメータ・カウント間で入力パ
ラメータが１回だけ内挿されることを確実にするため、
各パラメータ・カウントは３回のＡサイクルに続く１回
のＢサイクルを含む。Ａサイクルの間に内挿が開始さ
れ、Ｂサイクルの間に内挿結果がＫスタック３０２、Ｅ
１０又はピッチレジスタ３０５の適当な所に再挿入され
ることを想起されたい。従って、Ｂサイクルが保持され
る直前の内挿結果のみがＫスタック３０２、Ｅ１０ルー
プ３０４又はピッチレジスタ３０５に再挿入されるた
め、音声パラメータの同一値が再循環することを除いて
Ａサイクルを単に繰返すことは何の効果もない。それ
故、別の実施例では、音声モジュールは通常速度より遅
く話すよう指令できる。しかしながら本実施例ではこの
能力は必要なく、ＳＬＯＷ及びＳＬＯＷＤ入力はＶｓ
ｓに結合される。

【００４２】パラメータ・カウンタ５１３が１加算回路
を含むため、そこからの結果ＰＣ１−ＰＣ４は合成器が
動作している特定のパラメータ・カウントを２進形式で
表現する。出力ＰＣ０はパラメータ・カウントがＡ又は
Ｂどちらのサイクルにいるかを指示する。ＰＣ＝０、Ｐ
Ｃ＝１、ＰＣ＝７等の命名法によりタイミングＰＬＡ５
１４に隣接して図示されているパラメータ・カウントの
パラメータ１０進値はタイミングＰＬＡ５１４によりデ
コードされる。特定のパラメータとＰＣの値との間の関
係は図７に記述されている。タイミングＰＬＡ５１１の
出力部５１１ａ，５１１ｂはタイミングＰＬＡ５１４か
らの出力により相互接続され、ＰＣ＝２のＴ９又はＰＣ
＝３のＴ８又はＰＣ＝４のＴ７等々ＰＣ＝１０のＴ１の
間転送Ｋ（ＴＫ）信号は高状態に移行する。同様に、Ｐ
Ｃ＝０のＴ５又はＰＣ＝１のＴ１又はＰＣ＝２のＴ３等
々ＰＣ＝１１のＴ７の間ロード・パラメータ（ＬＤＰ）
タイミング信号は高状態に移行する。以下でわかる通
り、パラメータ出力レジスタ２０１から減算器３０８へ
のデータ転送を制御する際に信号ＴＫを用い、ＫＥ１０
転送レジスタ３０３から適当なパラメータが出力されて
いることを保証するためこの転送はパラメータ・カウン
タに入っている特定のパラメータ・カウントに従って異
なるＴ時に発生する。以下でわかる通り、信号ＬＤＰは
パラメータ入力レジスタと組合せて使用され、図７に定
める各コード化パラメータ中のビット数に従ってロード
されているパラメータに関係するビット数に従って入力
されるビット数を制御する。

【００４３】内挿カウンタ５１５は合成処理装置が動作
している特定の内挿サイクルを２進カウントするための
シフトレジスタと１加算回路を含む。合成処理装置が動
作している特定の内挿カウントと、これから得られるＤ
ＩＶ１、ＤＩＶ２、ＤＩＶ４、ＤＩＶ８タイミング信号
の関係は図７に詳細に図示され、従って余分な説明は不
必要である。しかしながら、内挿カウンタ５１５はＴ１
にロードされる３ビット・ラッチ５１６を含むことに注
意されたい。３ビット・ラッチ５１６の出力は上述のＤ
ＩＶ１からＤＩＶ８タイミング信号を発声するゲート５
１６によりデコードされる。内挿カウンタ５１５はパラ
メータ・カウンタ５１３からの信号ＲＥＳＥＴＦに応答
し、ＰＣ＝１２が発声した後にのみ内挿カウンタ５１５
を増加させることを可能とする。

【００４４】複合配線図を形成する図１２〜図２４を参
照すると、ＲＯＭ／ＣＰＵインターフェース論理部２１
の詳細な論理配線図が図示されている。パラメータ入力
レジスタ２０５は７ビット・シフトレジスタであり、そ
の大部分の段は２ビット長である。以下でわかる通り、
合成処理装置１０でデータが通常クロックされている速
度の半分で読取専用メモリ１２ａ，１２ｂがデータを出
力するため、本実施例では段は２ビット長である。

【００４５】パラメータ入力レジスタ２０５のコード化
データは線路ＩＮ０−ＩＮ５上をコード化パラメータＲ
ＡＭ２０３に印加され、このＲＡＭ２０３はＰＣ１−Ｐ
Ｃ４によりアドレスされてどのコード化パラメータが今
記憶されているかを指示する。レジスタ２０５の内容は
「全て１」ゲート２０７、「全て零」ゲート２０６及び
繰返しラッチ２０８ａにより試験される。以下でわかる
通り、ゲート２０６はレジスタ２０５の下位４ビットの
全て零を検査し、一方ゲート２０７はこのビットの全て
１を検査する。ゲート２０７は又ＰＣ０、ＤＩＶ１、Ｔ
１６、ＰＣ＝０にも応答するため、この零条件はコード
化エネルギ・パラメータがパラメータ・レジスタ２０５
にロードされている間のみ検査される。本実施例ではコ
ード化ピッチ・パラメータの直前に繰返しビットが発声
する。それ故これはＡサイクルのＰＣ＝１の間に検査さ
れる。ピッチ・ラッチ２０８ｂはコード化ピッチ・パラ
メータの全て零に応答してセットされ、それ故ゲート２
０６のみならずＰＣ＝１と共に線路２２２上のピッチ・
データの最上位２ビットにも応答する。コード化ピッチ
・パラメータが００００００で音声を無声とすべきこと
を指示している時ピッチ・ラッチ２０８ｂがセットされ
る。

【００４６】零に等しいエネルギ・ラッチ２０８はゲー
ト２０６の出力とＰＣ＝０とに応答し、コード化エネル
ギ・パラメータとして全て零が入力されたかどうかを検
査し、これに応答してセットされる。旧ピッチ・ラッチ
２０８ｄは前の枠の音声データから零に等しいピッチ・
ラッチ２０８ｂの出力を記憶し、旧エネルギ・ラッチ２
０８ｅは前の枠の音声データから零に等しいエネルギ・
ラッチ２０８ｃの出力を記憶する。旧ピッチ・ラッチ２
０８ｄと零に等しいピッチ・ラッチ２０８ｂの内容は禁
止信号を発生するため比較ゲート２０９ｃで比較され
る。以下でわかる通り、禁止信号は内挿を禁止し、これ
は人声から無声へ又は無声から人声音声への変更時には
必要なもので、これによりメモリ要素でゆっくりと内挿
されるのと反対に新たな音声パラメータがＫスタック３
０２、Ｅ１０ループ３０４、ピッチ・レジスタ３０５に
自動的に挿入される。又、旧エネルギ・ラッチ２０８ｅ
と零に等しいエネルギ・ラッチ２０８ｃの内容がＮＡＮ
Ｄゲート２０９ｄにより検査されてデータの無声枠から
音声枠への転移の内挿を禁止する。ＮＡＮＤゲート２０
９ｄとゲート２０９ｃの出力はＮＡＮＤゲート２０９ｅ
に結合され、その出力はインバータ２３６によりＩＮＨ
ＩＢＩＴ（禁止）に反転される。ラッチ２０８ａ〜２０
８ｃはゲート２２５によりリセットされ、ラッチ２０８
ｄ，２０８ｅはゲート２２６によりリセットされる。

【００４７】励振信号が無声の時、Ｋ５−Ｋ１０係数は
上述したように零にセットされる。これはピッチが零に
等しく、又ＰＬＡ５１４からのＰＣ５により指示される
ようにパラメータ・カウンタが５より大きい時ＺＰＡＲ
信号を発生するゲート２０９ｂの作用により部分的に遂
行される。

【００４８】又図１２−図２４には指令付勢ロード（LO
AD COMMAND ENABEL ）（ＬＤＣＥ）信号に応答してＤ
１，Ｄ２，Ｄ３のデータをラッチする３つのラッチ２１
０ａ，ｂ，ｃを含む指令レジスタ２１０が図示されてい
る。指令レジスタ２１０の内容は指令デコーダ２１１に
よりデコードされる。

【００４９】指令デコーダ２１１がＬＡ指令をデコード
すると、データ・バス１７のピンＤ７，Ｄ６，Ｄ５，Ｄ
４上のデータの４ビットはアドレス・レジスタ２１３へ
ラッチされる。アドレス・レジスタ２１３に含まれるア
ドレスのニブル（アドレスを表わすデータの部分）がバ
ッファ２１４からＡＤＤ１−ＡＤＤ８ピンを介して読取
専用メモリ１２ａ，１２ｂへ送られる。加えて、ＬＡ指
令はＲＢ／ＬＡ論理２５０へ送られ、ここで読取専用メ
モリ１２ａ，１２ｂを制御するためのＩ１命令ピン信号
を発生するために使用される。ＲＢ／ＬＡ論理２５０は
又ＬＡＦＩＮ信号を発生してＬＡ指令の終了を指示す
る。

【００５０】指令デコーダ２１１がREADBYTE（ＲＤＢ
Ｙ）（バイト読取）指令をデコードすると、読取専用メ
モリ１２ａ，１２ｂに記憶されたデータは外部中央処理
装置にアクセス可能となる。ＲＤＢＹ指令によりデータ
の次の８ビットが読取専用メモリ１２ａ，１２ｂからデ
ータ・レジスタ２１２へ読み込まれる。ＲＤＢＹ指令は
データ・レジスタ制御回路２９０のゲート２９１へ入力
される。ゲート２９１の出力を用いてバッファ２１２ａ
を制御し、かつデータ・レジスタ２１２に含まれるデー
タをデータ・バス１７のピンＤ０−Ｄ７に出力する。Ｒ
ＤＢＹ指令が状態マシン２７０のゲート２７１，２７２
でＬＡ指令の直前に来ると、ゲート２７４を通過する生
成信号はゲート２７３にＩＯ３命令ピン信号を発生す
る。この出力ＩＯ３を用いて読取専用メモリ１２ａ，１
２ｂのカウンタを初期化する。ＲＤＢＹ指令は次いでゲ
ート２７５ａ，２７５ｂを通過した後遅延タイマ・ラッ
チ２７６ａ，ｂ，ｃにより遅延される。遅延タイマ・ラ
ッチは時間Ｔ２にセットされ、時間Ｔ１７にリセットさ
れる。この遅延により読取専用メモリ１２ａ，１２ｂ中
のカウンタを初期化するのに十分な時間が可能となる。
ＲＤＢＹ信号は又状態マシン２７０のゲート２７８にも
印加される。ゲート２７８の出力はゲート２７７に印加
され、ゲート２７９の出力にREAD BYTE ENABLE（ＲＤＢ
ＹＥＮ）（バイト読取付勢）信号を発生する。ＲＤＢＹ
ＥＮ信号は特定のＴ周期にデータ・レジスタ制御論理２
９０中のゲート２９２に印加され、ＲＯＭ１２ａ，１２
ｂからデータ・レジスタ２１２へデータをクロック出力
するＩＯ２命令ピン信号を発生するために用いられる。
ＲＤＢＹ指令がＬＡ指令の直前にない場合（読取専用メ
モリ１２ａ，１２ｂ中のカウンタが既に初期化されてい
る時）、ＲＤＢＹ指令は状態マシン２７０のゲート２８
１に入力されて、ＩＯ３指令ピン信号と遅延タイマ２７
６により発生される対応する遅延は用いられない。

【００５１】指令デコーダ２１１がREAD BRANCH （Ｒ
Ｂ）（読取分岐）指令をデコードすると、合成処理装置
１０は読取専用メモリ１２ａ，１２ｂの区域を間接的に
アドレスする。これは、読取専用メモリ１２ａ，１２ｂ
に伝送されるＩ１及びＩＯ４命令ピン信号を発生するＲ
Ｂ／ＬＡ論理２５０にＲＢ指令を印加することにより成
される。加えて、ＲＢ指令は、２４０マイクロ秒遅延し
次いでREADAND BRACH FINISH（ＲＢＦＩＮ）（読取分岐
終了）信号を発生するＲＢタイマ２５２に印加される。
ＲＢＦＩＮ信号はREAD AND BRANCH 命令が読取専用メモ
リ１２ａ，１２ｂにより実行されたことを指示する。Ｒ
Ｂ指令は又状態マシン２７０のゲート２７２，２８２に
も印加される。しかしながら、読取専用メモリ１２ａ，
１２ｂはREAD AND BRANCH 演算の間内部ＩＯ命令ピン信
号を発生するため、ゲート２８２はゲート２７４を介し
て作用して状態マシン２７０により通常発生されるＩＯ
命令ピン信号を減勢する。

【００５２】指令デコーダ２１１がRESET （ＲＳＴ）
（リセット）指令をデコードすると、ＲＳＴ指令を単独
に又は電源オンクリア（ＰＵＣ）信号と組合されて合成
器１０を通して種々の機能を初期化又はリセットする。

【００５３】指令デコード２１１がSPEAK （ＳＰＫ）
（発声）指令をデコードすると、合成処理装置１０は読
取専用メモリ１２ａ，１２ｂに記憶されたコード化音声
パラメータを用いて合成音声を発生する。これは、会話
ラッチ２１６ａ，ｂ，ｃをセットするのに用いるSPEAK
ENABLE（ＳＰＥＮ）（発声付勢）信号を発生する会話付
勢論理２５１により成される。会話ラッチ２１６ａは、
音声が発生されていることを合成器１０を通して大々的
に使用されるTALK STATUS （ＴＡＬＫＳＴ）（会話状
態）信号を発生する。会話ラッチ２１６ａ，ｂ，ｃは、
1.電源オンクリア（ＰＵＣ）そして／又はリセット（Ｒ
ＳＴ）、2.ゲート２０７により検出された「１５に等し
いエネルギ」、3.外部発声モード（これは以後説明され
る）の間で、バッファが空で指令デコーダ２１１が減勢
されていることを指示する信号が発生された時、の場合
にラッチ２３２ａ，ｂによりリセットされなければセッ
トされたままである。ＳＰＫ指令は又状態マシン２７０
のゲート２８１にも印加され、ここでSPEAK FINISHED
（ＳＰＫＦＩＮ）（発声終了）信号を発生するために用
いられる。

【００５４】指令デコーダ２１１がSPEAK EXTERNAL(SPK
EXT)（外部発声）指令を検出すると、合成処理装置は外
部発声動作モードに移行する。外部発声動作モードで
は、商用又は家庭用コンピュータの中央処理装置などの
外部源からのコード化音声パラメータがデータ・バス１
７のＤ０−Ｄ７ピンに入力される。ピンＤ０−Ｄ７のコ
ード化音声パラメータは１６×８並列入力直列出力（Ｐ
ＩＳＯ）メモリとして構成されている先入先出（ＦＩＦ
Ｏ）バッファ・メモリ２２１５に入力される。コード化
音声パラメータはＦＩＦＯ制御部２２１０を介してＦＩ
ＦＯに入力される。ＦＩＦＯ制御部２２１０は入出力論
理２６０によりWRITE BYTE（ＷＢＹＴ）（バイト書込）
信号が発生される度にデータの１バイトを入力する。Ｆ
ＩＦＯ２２１５の音声データは外部発声動作モードの間
パラメータ入力レジスタ２０５ヘ直列的に入力され、音
声合成が生じる。外部発声動作モードは以下の方法で実
施される。その入力にＳＰＥＸＴを有する外部発声論理
部２５３は指令デコーダ２１１を減勢するDECODE DISAB
LE（ＤＤＩＳ）（デコード減勢）信号を発生し、ピンＤ
０−Ｄ７のデータを命令データではなく音声データとし
て処理することを確実にする。外部発声論理２５３は又
ＦＩＦＯカウンタ２２２０を初期化し、ＦＩＦＯ制御部
２２１０にクリア（ＣＬＲ）信号を発生することにより
ＦＩＦＯ２２１５をパージするSPEAK EXTERNAL FDGE
（ＳＰＫＥＥ）（外部発声縁）信号も発生する。ＦＩＦ
Ｏ２２１５は又２つの信号を発生するＦＩＦＯ状態論理
２２３０と関係する。ＦＩＦＯバッファ２２１５が半分
満たされるとBUFFER LOW（ＢＬ）信号が発生される。こ
の信号を用いて合成器がサービスを要求していることを
中央処理装置に知らせる。ＦＩＦＯ状態論理２２３０は
又ＦＩＦＯバッファ２２１５が空であることを指示する
BUFFER EMPTY（ＢＥ）（バッファ空）信号を発生する。
ＢＥ信号を用いてゲート２３２ｂを介して会話ラッチ２
１６をリセットする。ＩＯ論理２２４０によりＤＤＩＳ
信号が使用されて、ＦＩＦＯ２２１５からロード音声論
理２２５０を介してパラメータ入力レジスタ２０５へＦ
ＩＦＯ制御部２２１０に音声データを直列的にシフトさ
せることを可能とする直列シフト付勢（ＳＳＥ）信号を
発生する。ＲＯＭ／ＣＰＵインターフェース論理２１に
は入出力論理２６０と割込論理２２６０が関係する。入
出力論理２６０は指令レジスタ２１０に指令をラッチさ
せることを可能とするLOAD COMMAND ENABLE （ＬＤＣ
Ｅ）（指令ロード付勢）指令を発生する。これは電源オ
ンクリア（ＰＵＣ）又は各種指令の「終了」信号により
セットされるラッチ２６１と、ラッチ２６１の出力によ
りセットされるラッチ２６２、デコーダ減勢（ＤＤＩ
Ｓ）、WRITE SELECT（ＷＳ）（書込選択）、及びＲＥＡ
ＤＹ（バー）信号により成される。それ故、1.現在指令
が実行されていない、2.指令デコーダ２１１が減勢され
ていない、3.WRITE SELECT信号が存在する、4.合成処理
装置１０が丁度WRITE SELECT信号を検出した（ＲＥＡＤ
Ｙ（バー）が高状態）の時ラッチ２６３の出力に指令ロ
ード付勢信号が発生される。入出力論理２６０は、ＦＩ
ＦＯ制御部２２１０を付勢してコード化音声パラメータ
の８ビット・バイトをＦＩＦＯ２２１５の最高レベルに
ロードするWRITE BYTE（ＷＢＹＴ）（バイト書込）信号
も発生する。これは、以下の条件が存在する時にWRITE
SELECT（ＷＳ）指令によりセットされるラッチ２６４を
用いて成される。すなわち、1.指令デコーダ２１１がDE
CODE DISABLE信号（ＤＤＩＳ）により減勢されていて、
SPEAK EXTERNAL指令が実行されていることを指示してい
る、2.ＦＩＦＯ２２１５のＣＯレベルが空である、3.合
成処理装置１０が前の指令を依然として実行していない
（ＲＥＡＤＹ（バー）信号が高状態）、この３つであ
る。WRITE BYTE（ＷＢＹＴ）信号はゲート２６５の出力
に発生される。入出力論理回路２６０は又中央処理装置
からのREAD SELECT 又はWRITE SELECT入力信号に応答し
てゲート２６７の出力にＲＥＡＤＹ（バー）信号を発生
する。ＲＥＡＤＹ（バー）信号が高状態の時、ＲＥＡＤ
Ｙ（バー）信号がゲート２６６によりリセットされる時
まで中央処理装置は音声モジュールに結合されている。
ゲート２６６は以下の信号が発生した時常にＲＥＡＤＹ
（バー）信号を零にリセットする。すなわち、1.ＷＢＹ
Ｔ信号がゲート２６５の出力に発生されて、データ・バ
ス１７のデータのバイトがＦＩＦＯ２２１５に読込まれ
ていることを指示する、2.データ・レジスタ制御部２１
９を介してデータ・レジスタ２１２のバッファ２１２ｆ
−ｇによりＳＲ２信号が発生され、READ SELECT 指令に
より発生された状態信号が発生していることを指示して
いる、3.データレジスタ制御部２９０を介してデータ・
レジスタ２１２のバッファ２１２ａ−ｈによりＳＲ１が
発生し、READ BYTE信号に先行するREAD SELECT 信号に
より要求される８ビット・バイトが発生していることを
指示している、4.ゲート２６３により発生されたＬＤＣ
Ｅ指令がゲート２６６に入力されて、指令レジスタ２１
０に指令がラッチされていることを指示している、この
４つである。割込論理２２６０は割込（ＩＮＴ）信号を
発生し、中央処理装置に合成処理装置１０の状態変化を
告知する。中央処理装置により監視される３つの状態信
号はBUFFER EMPTY（ＢＥ）、BUFFER LOW（ＢＬ）、TALK
STATUS （TALKST）である。ＢＥ及びＢＬ信号はＦＩＦ
Ｏ状態回路２２３０により発生され、各々バッファ２１
２ｆ，２１２ｇを介して出力される。ＴＡＬＫＳＴは会
話ラッチ２１６ａにより発生され、バッファ２１２ｈを
介して出力される。ＢＥ、ＢＬ又はＴＡＬＫＳＴの変化
を生じる合成処理装置１０の状態変化は割込論理２２６
０のゲート２２６１，２２６２，２２６３により検出さ
れ、ゲート２２６４，２２６５を介して割込信号（ＩＮ
Ｔ）を発生させる。バッファ２１２ｆ−ｈ中に含まれる
状態が中央処理装置により読取られたこと、又はＲＥＳ
ＥＴ信号を受信したことを指示するＳＲ２信号の受取後
ゲート２２６５を用いてＩＮＴをリセットする。

【００５５】複合配線図を形成する図２５、図２７を参
照すると、パラメータ内挿論理２３が詳細に図示されて
いる。Ｋスタック２０３は各々が１０ビットの情報を記
憶する１０個のレジスタを含む。小さな四角の各々は番
号３３０に図示した約束に応じて１ビットの記憶を表現
する。各シフトレジスタの内容は再循環制御ゲート３１
５の制御下で再循環ゲート３１４を介して再循環するよ
う配置されている。Ｋスタック３０２は米国特許出願一
連番号第９０５，３２８号の図８〜図１１の音声合成装
置に一般に従って音声係数Ｋ１−Ｋ９を記憶し、係数Ｋ
１０又はエネルギ・パラメータを一時的に記憶する。Ｋ
スタック３０２から記録論理３０１へ様々な時間周期で
出力されるデータは表IIに示してある。米国特許出願一
連番号第９０５，３２８号の表III にはその図８〜図１
１のＫスタックから出力されるデータが示されている。
本願の表IIと上述の特願の表III は以下の理由で異な
る。すなわち、(1) 以下でわかるように、記録論理３０
１は上述の米国特願のアレイ乗算器により応答すべき各
ビットに対して２ビットの情報に応答するため、記録論
理３０１は線路３２−１から３２−４、線路３２−５と
３２−６、線路３２−７と３２−８、線路３２−９と３
２−１０上で同じ係数を受取る、(2) 図６に関連して前
述したように時間周期命名法の差のため、(3) 記録論理
３０１に関係する時間遅延のため、この３つである。

【００５６】記録論理３０１はＫスタック３０２をアレ
イ乗算器４０１（図２９、図３１）に結合する。記録論
理３０１は４個の同一な記録段３１２ａ−３１２ｄを含
み、その内の１つ３１２ａのみが詳細に図示されてい
る。記録論理３１３の第１段は、段３１２ａ−３１２ｄ
の入力Ａに生じるような下位段からの桁上げがもち論基
本的にないため段３１２ａ−３１２ｄと異なる。記録論
理は、−２，＋１，−１出力のみを受取る段０を除いて
５段アレイ乗算器４０１の各段に＋２，−２，＋１，−
１を出力する。実質的には記録論理３０１はブースのア
ルゴリズムを用いて１ビットの情報の代りにその各段で
アレイ乗算器に２ビットを処理させている。ブースのア
ルゴリズムはプレンテイス・ホール社１９７５年出版の
「ディジタル信号処理の理論と応用」５１７−１８頁に
説明されている。

【００５７】Ｋ１０係数とエネルギはＥ１０ループ３０
４に記憶される。Ｅ１０ループは２０段直列シフトレジ
スタを含むことが望ましい。Ｅ１０ループ３０４の１０
段３０４ａは直列に結合されることが望ましく、又これ
も直列接続されている他の１０段３０４ｂはＫスタック
３０２への並列入出力を有する。エネルギ又はＫ１０係
数のどちらかである。適当なパラメータは、時間周期Ｔ
１０にＥ１０ループ３０４からＫスタック３０２へエネ
ルギ・パラメータを転送し、時間周期Ｔ２０にＥ１０ル
ープ３０４からＫスタック３０２へ係数Ｋ１０を転送す
るＮＯＲゲート３１６に応答するゲート３１５を介して
Ｅ１０ループ３０４からＫスタック３０２へ転送され
る。ＮＯＲゲート３１６は又データを転送している時に
Ｋスタック３０２の再循環を禁止するため再循環制御ゲ
ート３１５も制御する。

【００５８】ＫＥ１０転送レジスタ３０３はＥ１０ルー
プ３０４又はＫスタック３０２に記憶されているエネル
ギ又はＫ１−Ｋ１０係数の選択器３０７を介して加算器
３０８と遅延回路３０９への転送を容易にする。レジス
タ３０３は対のインバータにより与えられる９段を有
し、第１０段はＥ１０ループ３０４又はＫスタック３０
２のどちらかからの１０ビットの情報の転送を容易にす
るため選択器３０７とゲート３１７により実質的に与え
られる。タイミングＰＬＡ５１１（図８，図１０）のデ
コーダ部分５１１ｂにより発生された転送Ｋ（ＴＫ）信
号により制御される転送ゲート３１８を介してＫスタッ
ク３０２からレジスタ３０３へデータが転送される。内
挿される、従ってレジスタ３０３へシフトされる特定の
パラメータは合成器が動作している特定のパラメータ・
カウントに依存するため、又Ｋスタック３０２から出力
されて利用可能な特定のパラメータが合成器が動作して
いる特定の時間周期の関数であるため、ＴＫ信号は図
８、図１０に示すようにピッチ・パラメータに対しては
Ｔ９時に、Ｋ１パラメータに対してはＴ８に、Ｋ２パラ
メータに対してはＴ７に、等々に発生する。エネルギ・
パラメータ又はＫ１０係数はタイミングＰＬＡ５１１に
より発生したＴＥ１０信号に応答してＥ１０ループ３０
４からレジスタ３０３へクロック出力される。Ｂサイク
ルの間の各内挿後、(1) ゲート３１５により再循環ゲー
ト３１４がオフされている時信号ＴＫの制御下でゲート
３１８を介してＫスタックへ、(2) ゲート３１９を介し
てＥ１０ループ３０４へレジスタ３０３からデータが転
送される。

【００５９】他の１ビット記憶を与える再循環要素３０
５ａと共に９段シフトレジスタを含むピッチ・レジスタ
３０５に１０ビット・ピッチ・パラメータが記憶され
る。ピッチ内挿制御論理３０６により制御されるよう
に、新たな内挿ピッチ・パラメータが線路３２０に与え
られた時を除いて、ピッチパラメータは通常ゲート３０
５ａを介してレジスタ３０５中を再循環する。ピッチ３
０５の出力（ＰＴＯ）又はレジスタ３０３からの出力は
選択器３０７によりゲート３１７に印加される。ピッチ
を内挿する時を除いてレジスタ３０３の出力をゲート３
１７へ通常結合する論理３０６により選択器３０７も制
御される。論理３０６は、ＡサイクルのＰＣ＝１の間加
算器３０８と遅延３０９にピッチを出力し、Ｂサイクル
のＰＣ＝１の時の線路３２０上の内挿ピッチ値をレジス
タ３０５に復帰させるため応答する。ゲート３１７は内
挿時にピッチ、エネルギ又は係数情報を加算器３０８と
遅延回路３０９に与えるためにのみラッチ３２１に応答
する。データは直列にクロックされるため、情報はＡ部
の間でクロックされ始めることもあり、ＰＣＯはレジス
タ３０３又は３０５から加算器３０８又は遅延回路３０
９への情報の転送時のいつかに論理１に切換わり、それ
故ゲート３１７はＡサイクル・ラッチ３２１により制御
され、このラッチは転送Ｅ１０（ＴＥ１０）又は転送ピ
ッチ（ＴＰ）の転送（ＴＫ）信号をタイミングＰＬＡ５
１１により発生した時ＰＣＯに従ってセットされる。

【００６０】ゲート３１７の出力は加算器３０８と遅延
回路３０９に印加される。遅延回路３０９の遅延は内挿
カウンタ５１５（図８、図１０）により発生されたＤＩ
Ｖ１−ＤＩＶ８信号の状態に依存する。データは下位ビ
ットを先にゲート３１７から出るため、遅延回路３０９
で選択した量だけデータを遅延し、減算器３０８の出力
と共に加算器３１０の出力を印加することにより、回路
３０９で遅延を与えれば与える程加算器３１０により以
後加算し直される減算器３０８からの差の実質の大きさ
が小さくなる。遅延回路３１１は加算器３１０をレジス
タ３０３，３０５に結合し直す。両遅延回路３０９，３
０３は３ビツトまでの遅延を挿入可能であり、加算器３
０９がその最大遅延の時遅延３１１はその最小遅延にあ
り、逆も又可である。ＮＡＮＤゲート３２２は減算器３
０８の出力を加算器３１０の入力に結合する。ゲート３
２２はＯＲゲート３２３の出力に応答し、このＯＲゲー
ト３２３はインバータ２３６（図１２−図２４）からの
ＩＮＨＩＢＩＴ（バー）に応答する。ゲート３２２，３
２３は、Ｋスタック３０２、Ｅ１０ループ３０４及びＰ
レジスタ３０５の現在値が１段内挿でその新たな目標値
に完全に内挿されるＩＣＯに内挿カウンタがなければ、
ＩＮＨＩＢＩＴ（バー）信号がオンとなった時減算器３
０８からの出力を零とする作用を果たす。非声枠（図
７）が音声合成チップに送られると、出力がゲート３０
５ａ，３０３′に結合されるシフトレジスタ３２５に遅
延回路３１１を結合するゲート３２４の作用により係数
Ｋ５−１０は零にセットされる。ゲート３２４はゲート
２０９ｂ（図１２−図２４）により発生された零パラメ
ータ（ＺＰＡＲ）信号に応答する。

【００６１】エネルギ又はＫ１０の新たに内挿された値
がレジスタ３０３から部分３０４ｂへ入力されている時
ゲート３２６はＥ１０ループ３０４の３０４ｂ部分のシ
フトを減勢する。ゲート３２７はレジスタ３０３の段を
結合する転送ゲートを制御し、この段はＡサイクルの間
ＴＫ又はＴＥ１０が高状態となる、すなわち転送ゲート
３１８，３１９により制御されるようにＫスタック３０
２又はＥ１０ループ３０４のどちらかからレジスタ３０
３がデータを受取っている時データを段間で直列シフト
することを禁止されている。ゲート３２７の出力は又シ
フトレジスタ３２５の各段とレジスタ３０３を３０３′
に結合するゲートに接続され、これにより内挿操作後上
位１０ビットの後の３ビットまでを零にできる。

【００６２】図２９，図３１はアレイ乗算器４０１の複
合論理配線図を形成する。アレイ乗算器は時々パイプラ
イン乗算器として参照される。例えばミズーリ大学出版
のグラヴィル・イー・オット著の「パイプライン乗算
器」を参照されたい。

【００６３】アレイ乗算器４０１は段０から段４までの
５段と遅延段を有する。アレイ乗算器４０１への入力は
乗算マルチプレクサ４１５からの信号ＭＲ０−ＭＲ１３
により与えられる。ＭＲ１３は最上位ビットでＭＲ０は
最下位ビットである。アレイ乗算器への他の入力は記録
論理３０１（図１２〜図１４）からの上述の＋２，−
２，＋１，−１出力である。アレイ乗算器４０１からの
出力Ｐ１３−Ｐ０は加算マルチプレクサ４０２に印加さ
れる。その最小位ビットＰ０は本実施例では常に論理１
にされる、なぜならこうすることにより２の補数の簡単
な打ち切りにより生じる±１／２ＬＳＢの値の代りに打
ち切り誤差を零とする手段が設定される。

【００６４】アレイ乗算器４０１はＡ−１，Ａ−２，Ｂ
−１，Ｂ−２，Ｂ−３又はＢ−Ｃという名の複数個の箱
形要素により示されている。これらの箱形要素を作り上
げる特定の論理素子は簡単のためこれらの要素を繰り返
し図示する代りに複合図２９、図３１の右側に図示され
て、アレイ乗算器４０１の論理図を構成する。Ａ−１，
Ａ２ブロック要素はアレイ乗算器の段０を構成し、従っ
て各々デコーダ３１３から出力される−２，＋１，−１
信号に応答し、さらにＭＲ２−ＭＲ１３に応答する。ア
レイ乗算器４０１で乗算が生じると、最上位ビットは常
に最左列要素に保持され、一方部分和は連続して右方へ
シフトしていく。アレイ乗算器４０１の各段が２つの２
進ビットに演算するので、部分和は右へ２桁シフトされ
る。従って第１段のＭＲ０，ＭＲ１データ入力にはＡ型
ブロックは設けていない。又、アレイ乗算器４０１の各
ブロックは記録論理４０１を介して受取ったＫスタック
３０２からの２ビットの情報に応答するため、各ブロッ
クは又乗算マルチプレクサ４１５からの２ビットにも応
答し、このビットはインバータ４３０により反転され、
このビットは又真論理でＢ型ブロックにも送られる。

【００６５】図３２、図３４はフィルタ及び励振発生器
２４（アレイ乗算器４０１以外）と出力部２５の詳細な
複合論理配線図を形成する。フィルタ及び励振発生器２
４には、加算マルチプレクサ４０２を介して線路Ｐ０−
Ｐ１３上のアレイ乗算器４０１の真又は反転出力（図２
９，図３１参照）をその一方の入力に受取るように接続
された加算器４０４がある。加算器４０４の他方の入力
は、加算器４０４の出力（Ｔ１０−Ｔ１８で）、線路４
４０−４５３上の遅延スタック４０６の出力（Ｔ２０−
Ｔ７とＴ９）、Ｙラッチ４０３の出力（Ｔ８）又は予充
電ゲート４２０からの論理１（条件放電がこの入力に印
加されていない時にはＴ１９）のどれかに加算マルチプ
レクサ４０２を介して接続される。これらの信号がこれ
らの時間に印加される理由は上述の米国特許出願一連番
号第９０５，３２８号の図１２〜図２４から理解でき
る。もち論、本明細書の図６を参照して説明したよう
に、時間周期指定が異なることを想起されたい。

【００６６】加算器４０４の出力は遅延スタック４０
６、乗算マルチプレクサ４１５、１周期遅延ゲート４１
４、加算マルチプレクサ４０２へ印加される。乗算マル
チプレクサ４１５は米国特許出願一連番号第９０５，３
２８号中の図８〜図１１の１周期遅延３４′と一般に等
価な一周期遅延ゲート４１４を含む。Ｙラッチ４０３は
遅延スタック４０６の出力を受取るように接続される。
乗算マルチプレクサ４１５はＹラッチ４０３、一周期遅
延ゲート４１４、又はバス４０５上の励振信号の出力を
アレイ乗算器４０１の入力ＭＲ０−ＭＲ１３に選択的に
印加する。遅延スタック４０６への入力Ｄ０−Ｄ１３は
加算器４０４、Ｙラッチ４０３、乗算マルチプレクサ４
１５及び一周期遅延回路４１４の論理は破線基準Ａによ
り囲まれた最下位ビットに対してのみ詳細に図示してあ
る。フィルタの第１３最上位ビットも基準Ａ線により囲
まれた論理により与えられ、この論理は「Ａ」という名
の長い長方形破線箱により記述される。フィルタで処理
される各並列ビットの論理は簡明さのため詳細には図示
されていない。下位ビットより上のフィルタ処理ビット
の部分は、ＵＶゲート４０８とチャープＲＯＭ４０９に
接続するバス４０５と打ち切り論理５０１との相互接続
に関してのみ要素４０２，４０３，４０４，４１５，４
１４に示した論理と異なる。この点に関して、ＵＶゲー
ト４０８とチャープＲＯＭ４０９からの出力は入力Ｉ１
３−Ｉ６にのみ印加され、それ故基準Ａ破線内のＩｘと
いう名の入力はフィルタの低位６ビットには必要ない。
同様に、Ｙラッチ４０３からの出力は上位１０ビットＹ
Ｌ１３からＹＬ４にのみ印加され、それ故基準線内のＹ
Ｌｘという名の接続はフィルタの低位４ビットには必要
ない。

【００６７】遅延スタック４０６は１４個の９ビット長
シフトレジスタを含み、その各段はφ４とφ３クロック
でクロックされるインバータを含む。米国特許出願一連
番号第９０５，３２８号に記載されているように、上述
の特許の図８〜図１１のシフトレジスタ３５′に全体が
対応する遅延スタック４０６はある時間周期でのみシフ
トされる。これは論理部４１６により成され、φ１Ｂ−
φ４ＢクロックはＰＬＡ５１２（図８、図１０）からの
Ｔ１０−Ｔ１８タイミング信号から発生される。回路４
１６のクロック・バッファも図３２、図３４に詳細に図
示されている。

【００６８】遅延スタック４０６は９ビット長であり、
一方米国特許出願一連番号第９０５，３２８号の図８〜
図１１中のシフトレジスタ３５′は８ビット長である。
この差は遅延スタック４０６への入力が一周期遅延回路
４１４の出力ではなく加算器４０４の出力から接続され
ているのが示されているために生じる。もち論、遅延ス
タック４０６への入力を一周期遅延回路４１４の出力か
ら接続し、これに関係するタイミングを米国特許出願一
連番号第９０５，３２８号に示したものと対応するよう
修正することも可能である。

【００６９】遅延スタック４０６、アレイ乗算器４０
１、加算器４０２、加算マルチプレクサ４０２、Ｙラッ
チ４０３、乗算マルチプレクサ４１５で扱われるデータ
は２の補数表示で処理されるのが望ましい。

【００７０】無声発生器４０７は、シフトレジスタ４１
８に擬似乱数項を発生するため帰還論理４１９により与
えられる帰還項付のシフトレジスタ４１８を含む乱数ノ
イズ発生器である。出力はこれから取られ、ラッチ２０
８ｄ（図１２−図２４）からのＯＬＤＰにも応答するＵ
Ｖゲート４０８に印加される。新たな音声パラメータが
レジスタ２０５に入力されると直ちにピッチ＝０ラッチ
２０８ｂが状態を変えるため、旧ピッチ・ラッチ２０８
ｄがゲート４０８を制御する。しかしながら、これは内
挿カウントＩＣ０で発生するため、又無声状態の間次の
ＩＣ０までＫスタック３０２、Ｅ１０ループ３０４、ピ
ッチレジスタ３０５に新たな値が内挿されないため、音
声励振値は８内挿サイクルが発生するまでチャープＲＯ
Ｍ４０９からの周期的励振から非声発生器４０７からの
乱励振に変化できない。ゲート４２０はゲート４０８の
出力を励振信号Ｉ１３の最上位ビットにＮＯＲし、これ
により実質的に非声音声の間符号ビットを乱数的に変更
させる。ゲート４２１は非声発声状態の間励振信号の最
上位ビットＩ１２を実質的に論理１に強制する。従って
ゲート４０８，４２０，４２１の組合せ効果として、．
５の定常１０進等価値に付随する乱変化符号がフィルタ
及び励振発生器２４のフィルタに印加されることにな
る。

【００７１】人声音声の間チャープＲＯＭ４０９は線路
Ｉ６−Ｉ１３上にフィルタへの８ビット出力を与える。
この出力は、グラフ化した時チャープ関数を表わす４１
の連続変化値を含む。ＲＯＭ４０９の内容は表III にあ
げてある。ＲＯＭ４０９はその出力を反転するよう設定
されており、従ってデータは補数形式で記憶される。チ
ャープ関数値とチャープＲＯＭに記憶された補数値は２
の補数１６進記法で記述されている。ＲＯＭ４０９は８
ビット・レジスタによりアドレスされ、その内容は１加
算回路４１１によりフィルタを通して各サイクル毎に更
新される。レジスタ４１０の内容がレジスタ３０５の内
容に等しいか又は大きくなった時４１０の内容を零とす
るためレジスタ４１０の出力を大小比較器４０３中でピ
ッチ・レジスタ３０５の内容と比較する。図４１、図４
２に詳細に図示されているＲＯＭ４０９は、１１００１
０より大きいアドレスは乗算マルチプレクサ４１５への
線路Ｉ１３−Ｉ６に全て零を出力させるよう配置されて
いる。零は又アドレス位置４１−５１にも記録されてい
る。従ってチャープは必要に応じてアドレス位置５０ま
でを占有するように拡大できる。

【００７２】図３６、図３７を参照すると、ＲＡＭ２０
３の詳細な複合論理配線図が図示されている。ＲＡＭ２
０３はＰＣ１−ＰＣ４のアドレスによりアドレスされ、
このアドレスはＰＬＡ２０３ａでデコードされ、どのコ
ード化パラメータをＲＡＭ２０３へ入力するかを定め
る。ＲＡＭ２０３は１２のデコードされたパラメータを
記憶し、このパラメータは図７を参照して記述したデコ
ード法に従って３ビットから６ビット間の可変ビット長
を有する。ＲＡＭ２０３の参照Ｂの各セルは図３７に詳
細に図示されている。読取／書込制御論理２０３ｂはＴ
１，ＤＩＶ１，ＰＣ０、及びパラメータ・ロード付勢に
応答し、論理部２０９ａ（図１２−図１４）からのパラ
メータ・ロード付勢により付勢された時内挿カウント零
の間各パラメータ・カウントのＡサイクルの間にＲＡＭ
２０３に書込む。図１２，図１３に示すようにデータは
レジスタ２０５から線路ＩＮ０−ＩＮ５上をＲＡＭ２０
３へ入力され、データは又前述の図に図示してあるよう
に線路ＣＲ０−ＣＲ５上をＲＯＭ２０２へ出力される。

【００７３】図３８、図３９には、ＲＯＭ２０２の論理
線図が図示されている。ＲＯＭ２０２は米国特許第３，
９３４，２３３号開示の型式の仮想接地ＲＯＭであるこ
とが望ましい。ＲＡＭ２０２及びパラメータ・カウンタ
５１３からのアドレス情報は参照部Ａに詳細に図示する
アドレス・バッファ２０２ｂに印加される。アドレス・
バッファ２０２ｂに用いられるＮＯＲゲート２０２ａは
参照部Ｂに詳細に図示されている。アドレスバッファ２
０２ｂの出力はＸデコーダ２０２ｃ又はＹデコーダ２０
２ｄに印加される。ＲＯＭは参照部ｃと名付けた１０個
の部分に分割され、その内の１つが詳細に図示されてい
る。各部からの出力線の大要は図１２，図１３に示され
るようにインバータを介してレジスタ２０１へ印加され
る。Ｘデコーダは６８本のＸデコード線の内の１本を選
択し、一方Ｙデコーダ２０２ｄは上述の米国特許第３，
９３４，２３３号に詳細に説明されているように、隣接
する拡散線対間のトランジスタ・セルの存否を検査す
る。本実施例のＲＯＭ２０２に記憶されるのが望ましい
データは表IVにあげてある。

【００７４】図４１、図４２はチャープＲＯＭ４０９の
複合配線図を形成する。ＲＯＭ４０９はレジスタ４１０
からのアドレス線Ａ０−Ａ８（図３２，図３４）と乗算
マルチプレクサ４０５への線路Ｉ６−Ｉ１１上の出力情
報及びゲート４２１，４２０への線路Ｉ１，Ｉ２を介し
てアドレスされ、この全てが図３２、図３４に示されて
いる。図３２、図３４を参照して前述したように、レジ
スタ４１０中で所定のカウントに到達した後、これは本
実施例では１０進数５１に等価なカウントであるが、チ
ャープＲＯＭは全て零を出力する。ＲＯＭ４０９は線路
Ａ₀（バー），Ａ₁（バー）（及びＡ₀とＡ₁）のアド
レスに応答するＹデコーダ４０９ａと線路Ａ₂（バー）
からＡ₅（バー）（及びＡ₂−Ａ₅）上のアドレスに応
答するＸデコーダ４０９ｂとを含む。

【００７５】ＲＯＭ４０９はデコーダ４０９ｅからの線
路４０９ｃに従って１０進数５１が線路Ａ₀−Ａ₅上に
検出された時にセットされるラッチ４０９ｃを含む。デ
コーダ４０９ｅは又ラッチ４０９ｃをリセットする線路
Ａ₀−Ａ₈上の論理零もデコードする。ＲＯＭ４０９は
時間周期Ｔ１２にゲート４０９ｇを介してデータをクロ
ックさせる。タイミング論理４０９ｆを含む。この時点
で、デコーダ４０９ｅはアドレス線Ａ₀−Ａ₈上に１０
進数０又は１０進数５１のどちらが発生しているかを決
定するために検査する。どちらかの条件が発生している
場合、静的ラッチであるラッチ４０９ｃはフリップさせ
られる。

【００７６】アドレス・ラッチ４０９ｂは時間周期Ｔ１
３でセットされ、時間周期Ｔ１１でリセットされる。ラ
ッチ４０９ｈは、ラッチ４０９ｃがセットされている時
ラッチ４０９ｃが線路Ａ₀−Ａ₅上に１０進数５１を強
制させることを可能とする。従って、５１より大きなア
ドレスレジスタ４１０のアドレスに対して、アドレスは
最初時間周期Ｔ１２でサンプルされて、ラッチ４０９ｃ
をリセットするためリセット論理４１２（図３６−図３
７）により零にリセットされているか、又はアドレスが
零にリセットされておらず、線路Ａ₀−Ａ₈上に入力さ
れるアドレスがＴ１３に論理部４０９ｊにより書込まれ
るかを決定する。もち論、ＲＯＭ４０９の位置５１には
出力線Ｉ６−Ｉ１１，ＩＭ１，ＩＭ２上に全て零が記憶
されている。従って論理部４０９ｃ，４０９ｈ，４０９
ｊにより、この場合１０進の５１である所定値のアドレ
スは単に検査されて、リセットが生じているが、デコー
ダ４０９ａ，４０９ｂを介してＲＯＭセルのアレイをア
ドレスすることが許可されているかどうかを決定する。
１０進の０と５０の間のアドレスは通常デコーダ４０９
ａ，４０９ｂを介してＲＯＭをアドレスする。ＲＯＭマ
トリクスは米国特許第３，９３４，２３３号記載の型式
の仮想接地型が望ましい。上述したように、ＲＯＭ４０
９の内容は表III にあげてある。チャープ関数はアドレ
ス００−４０に配置され、アドレス４１−５１には零が
配置されている。

【００７７】再び図３２、図３４に戻ると、打ち切り論
理４２５とディジタル対アナログ（Ｄ／Ａ）変換器が詳
細に図示されている。打ち切り論理４２５はＹＬ₁₃−Ｙ
Ｌ₄上の２の補数データをオフセット２進数データに変
換する回路を含む。論理部４２５ａ，４２５ｂは符号ビ
ットを決定し、打ち切り信号ＣＬＩＰ０とＣＬＩＰ１を
発生するため線路ＹＬ₁₃上のＹラッチ４０３からの最上
位ビットを検査する。論理部４２５ａはＣＬＩＰ０信号
を発生し、ＹＬ₁₃が論理１でＹＬ₁₂又はＹＬ₁₁のどちら
かが論理零である時Ｄ／Ａ変換器４２６への全ての入力
を零に駆動する。論理部４２５ｂはＣＬＩＰ１信号を発
生し、ＹＬ₁₃が論理０でＹＬ₁₂又はＹＬ ₁₁のどちらかが
論理１の時Ｄ／Ａ変換器４２６への全入力を１に駆動す
る。論理部４２５ｃは今評価した条件と反対の条件をＹ
Ｌ₁₃−ＹＬ₁₁に対し検査して、打ち切りが生じない時に
はＮＯＲＭ信号を発生する。この打ち切り機能はＹ
Ｌ₁₁，ＹＬ₁₂の有効ビットを実質的に打ち切る。通常多
くの他の回路では打ち切りが生じる場合は低位ビットが
打ち切られるためこれはいくらか異常な打ち切りである
ことを理解されたい。しかしながら、本回路では、大き
な正負値が実質的にクリップされる。有効数字が小さい
より重要なディジタル音声情報は本打ち切り法により実
質的に４のファクタだけ増幅される。論理部４２５ｄは
線路ＹＬ₁₀−ＹＬ ₄中のＹラッチ４０３からの２の補数
データを線路Ｄ／Ａ₆−Ｄ／Ａ₀の簡単な大小情報に変
換する。打ち切りが生じない場合、ＹＬ₁₂とＹＬ₁₁は同
一であるため線路Ｄ／Ａ₇はＹＬ₁₂に接続される。

【００７８】使用した打ち切り法の効果は表Ｖに示され
ている。出力ＹＬ₁₃−ＹＬ₄が＋１２７より大きな１０
進数を発生する場合、Ｄ／Ａ変換器入力は全て論理１に
駆動され、出力電流は０である。ＹＬ₁₃−ＹＬ₄が−１
２８より小さな１０進数を発生する場合、Ｄ／Ａ変換器
入力は全て論理０に駆動され、出力電流は１５００マイ
クロアンペアである。ＹＬ₁₃−ＹＬ₄が１０進記法で−
１に等しい時中点となり、Ｄ／Ａ出力電流は２５０マイ
クロアンペアに等しい。従ってＤ／Ａ変換器４２６は静
レベル（本実施例では７５０マイクロアンペア）の上下
に変動するアナログ出力を発生する。加えて、音声モジ
ュールが会話を停止すると、ＴＡＬＫＳＴ信号を用いて
電力消費を保持するため出力電流を零とする。

【００７９】出力Ｄ／Ａ₇−Ｄ／Ａ₀はＤ／Ａ変換器４
２６に結合されている。Ｄ／Ａ₇−Ｄ／Ａ₀は８個のＭ
ＯＳスイッチング素子４２９ａのゲートに接続されるこ
とが望ましい。Ｄ／Ａ₇−Ｄ／Ａ₀は又インバータ４２
９ｂを介して８個のＭＯＳスイッチング素子４２９ｃに
も接続される。スイッチング素子４２９ａのソースはＶ
ｓｓに接続され、スイッチング素子４２９ｃのソースは
Ｖｒｅｆに接続される。Ｖｒｅｆは電流源４２９ｄを飽
和動作モードにバイアスするよう計算された所定の電圧
である。スイッチング素子４２９ａ，４２９ｃのドレイ
ンはＤ／Ａ変換器４２９の各レグの共通点に接続され、
電流源素子４２９ｄのゲートに結合されている。電流源
４２９ｄはＶｓｓに接続された各電流素子のソースと並
列に結合された電流担持電極を有する。電流素子４２９
ｄのドレインは１．８Ｋオーム抵抗を介して出力ピンか
ら商用又は家庭用コンピュータに含まれる音声増幅器と
スピーカ回路に接続される。

【００８０】Ｄ／Ａ変換器４２６はＹＬ₁₃−ＹＬ₄に含
まれる符号データと大小データをアナログ信号に実質的
に変換し、このアナログ信号は一定成分の交番信号とし
て特徴づけられることが当業者には認められる。加え
て、本明細書で開示したようなＤ／Ａ変換器は音声合成
回路に加えて他の実施例にも使用例を見出すことは明ら
かである。

【００８１】読取専用メモリ１２ａ，１２ｂは本発明の
譲受人に譲渡された米国特許出願一連番号第９０１，３
９４号に図示され記載されている型式のものであること
が望ましい。

【００８２】本発明は特定の実施例を参照して記述して
きたが、この説明は限定する意味で解釈されるものでは
ない。本発明の説明を参照して、記載した実施例の種々
の修正や本発明の別の実施例は当業者には明らかとな
る。それ故添附した特許請求の範囲は本発明の真の範囲
内に該当する修正や実施例をカバーするものと考えられ
る。

【００８３】

【表１】

【００８４】

【表２】

【００８５】

【表３】

【００８６】

【表４】

【００８７】

【表５】

【図面の簡単な説明】

【図１】単独又は家庭用コンピュータに接続された音声
モジュール（音声合成器）の前面図。

【図２】音声モジュールを構成することが望ましい主要
部品のブロック線図。

【図３】音声モジュールの入出力回路の論理配線図。

【図４】図５と共に音声合成処理装置の複合ブロック線
図を形成する。

【図５】図４と共に音声合成処理装置の複合ブロック線
図を形成する。

【図６】合成器に用いられるのが望ましい各種タイミン
グ信号のタイミング線図。

【図７】合成器が必要とするデータ比率を減じるのが望
ましいデータ圧縮法を図式的に示している。

【図８】図９乃至図１１と共に合成器のタイミング回路
の複合論理配線図を形成する。

【図９】図８、図１０および図１１と共に合成器のタイ
ミング回路の複合論理配線図を形成する。

【図１０】図８、図９、および図１１と共に合成器のタ
イミング回路の複合論理配線図を形成する。

【図１１】図８乃至図１０と共に合成器のタイミング回
路の複合論理配線図を形成する。

【図１２】図１３乃至図２４と共に合成器のＲＯＭ／Ｃ
ＰＵインターフェース論理の複合論理配線図を形成す
る。

【図１３】図１２乃至図１４乃至図２４と共に合成器の
ＲＯＭ／ＣＰＵインターフェース論理の複合論理配線図
を形成する。

【図１４】図１２、図１３および図１５乃至図２４と共
に合成器のＲＯＭ／ＣＰＵインターフェース論理の複合
論理配線図を形成する。

【図１５】図１２乃至図１４および図１６乃至図２４と
共に合成器のＲＯＭ／ＣＰＵインターフェース論理の複
合論理配線図を形成する。

【図１６】図１２乃至図１５および図１７乃至図２４と
共に合成器のＲＯＭ／ＣＰＵインターフェース論理の複
合論理配線図を形成する。

【図１７】図１２乃至図１６および図１８乃至図２４と
共に合成器のＲＯＭ／ＣＰＵインターフェース論理の複
合論理配線図を形成する。

【図１８】図１２乃至図１７および図１９乃至図２４と
共に合成器のＲＯＭ／ＣＰＵインターフェース論理の複
合論理配線図を形成する。

【図１９】図１２乃至図１８および図２０乃至図２４と
共に合成器のＲＯＭ／ＣＰＵインターフェース論理の複
合論理配線図を形成する。

【図２０】図１２乃至図１９および図２１乃至図２４と
共に合成器のＲＯＭ／ＣＰＵインターフェース論理の複
合論理配線図を形成する。

【図２１】図１２乃至図２０および図２２乃至図２４と
共に合成器のＲＯＭ／ＣＰＵインターフェース論理の複
合論理配線図を形成する。

【図２２】図１２乃至図２１および図２３、図２４と共
に合成器のＲＯＭ／ＣＰＵインターフェース論理の複合
論理配線図を形成する。

【図２３】図１２乃至図２２および図２４と共に合成器
のＲＯＭ／ＣＰＵインターフェース論理の複合論理配線
図を形成する。

【図２４】図１２乃至図２３と共に合成器のＲＯＭ／Ｃ
ＰＵインターフェース論理の複合論理配線図を形成す
る。

【図２５】図２６乃至図２８と共に内挿論理部の複合論
理配線図を形成する。

【図２６】図２５、図２７および図２８と共に内挿論理
部の複合論理配線図を形成する。

【図２７】図２５、図２６および図２８と共に内挿論理
部の複合論理配線図を形成する。

【図２８】図２５乃至図２７と共に内挿論理部の複合論
理配線図を形成する。

【図２９】図３０および図３１と共にアレイ乗算器の複
合論理配線図を形成する。

【図３０】図２９および図３１と共にアレイ乗算器の複
合論理配線図を形成する。

【図３１】図２９および図３０と共にアレイ乗算器の複
合論理配線図を形成する。

【図３２】図３３乃至図３５と共に音声合成器の格子フ
ィルタ及び励振発生器の複合論理配線図を形成する。

【図３３】図３２、図３４および図３５と共に音声合成
器の格子フィルタ及び励振発生器の複合論理配線図を形
成する。

【図３４】図３２、図３３および図３５と共に音声合成
器の格子フィルタ及び励振発生器の複合論理配線図を形
成する。

【図３５】図３２、図３３および図３４と共に音声合成
器の格子フィルタ及び励振発生器の複合論理配線図を形
成する。

【図３６】パラメータＲＡＭの概略配線図。

【図３７】パラメータＲＡＭの概略配線図。

【図３８】パラメータＲＯＭの概略配線図。

【図３９】パラメータＲＯＭの概略配線図。

【図４０】パラメータＲＯＭの概略配線図。

【図４１】チャープＲＯＭの複合配線図。

【図４２】チャープＲＯＭの複合配線図。

【符号の説明】

１ケース２アクセス・スロット３ピンコネクタ４コンピュータ５スピーカ１９中央処理装置２０音声増幅器１０音声合成処理装置１１制御入出力パッケージ１２ａ，１２ｂ読取専用メモリ２０タイミング・ブロック２１ＲＯＭ−ＣＰＵインターフェース論理部２２パラメータ・ロード、記憶、デコード論理部２３パラメータ内挿器２４フィルタ及び励振発生器２５ディジタル−アナログ変換及び出力部

Claims

【特許請求の範囲】

【請求項１】合成音声を発生することが可能なコンピ
ュータ装置であって、可変長音声命令を供給する中央処理装置（１９）と、前記可変長命令を開始しかつ実行し、これに従いアナロ
グ音声信号を生成する音声合成装置（１０，１２Ａ，１
２Ｂ）と、前記アナログ音声信号を可聴音信号に変換するスピーカ
装置（５）と、前記中央処理装置と前記音声合成装置との間に置かれこ
れらの装置の間で選択的にかつ相互作用的にインターフ
ェースするインターフェース装置であって、前記中央処
理装置と前記音声合成装置との間に置かれ前記中央処理
装置をして前記音声合成装置により受取られるための可
変長音声命令を供給することを可能化する第１の回路装
置を備えた前記インターフェース装置（１１）とを有
し、前記インターフェース装置は、前記第１の回路装置に動
作し得るように結合された第２の回路装置（３１，３
２，３３，３４−図３）であって前記音声合成装置が前
記中央処理装置から前記可変長音声命令を受けることに
応答して第１の状態から第２の状態に変り、前記中央処
理装置に前記音声合成装置による可変長音声命令の実行
が完了していないことを通知する制御信号を供給する前
記第２の回路装置を更に備え、前記制御信号の第２の状
態は前記音声合成装置による前記中央処理装置からの可
変長音声命令の完全な受信に応じて前記制御信号の第１
の状態に戻され、前記音声合成装置は可変長音声命令を
実行し続け、前記可変長命令を前記音声合成装置に供給
するために前記中央処理装置を前記音声合成装置に選択
的にかつ電気的に結合するゲート回路装置（３２）を備
え、前記中央処理装置は前記制御信号が、前記中央処理
装置を解放するためにその第１の状態から第２の状態に
変ることに応じて前記音声合成器との活動的な相互作用
から解放され、前記音声合成装置と独立のタスク処理を
行い、前記音声合成装置は可変長音声命令の実行を続
け、可変長命令の実行を終了すると前記中央処理装置か
らの次の可変長命令を受け得るようになり、前記第２の
回路装置は前記音声合成装置による可変長音声命令実行
中の前記中央処理装置からの前記音声合成装置へのアク
セスの試みに応じて前記制御信号の第１の状態をその第
２の状態に変え、前記中央処理装置と前記音声合成装置
との間の相互作用を禁止し、前記中央処理装置による前
記音声合成装置と独立の処理を、前記音声合成装置が関
係している可変長命令の実行を終了する迄禁止すること
を特徴とする、音声合成を発生することが可能なコンピ
ュータ装置。