JPH0675680A - キーパッドスキャナ機構およびキーパッドを走査するための方法 - Google Patents

Abstract

(57)【要約】 【目的】 マイクロコントローラ（４０）を含む集積回
路に組込まれ得るキーパッドスキャナ機構（２５１）
（以下「機構」と称す）を提供する。 【構成】 機構は１より多いキーを備えたキーパッドを
含む。機構は、作業検出モードおよびノーマルモードを
有する。作業検出モードにおいて、機構は集積回路を起
動し、ノーマルモードをトリガする。ノーマルモードに
おいて、機構はキーパッド上のキーが押されたことを確
認し、マイクロコントローラにレポートする。機構はま
た、デバウンシングのための手段、多重キーダウンコー
ド、およびノーキーダウンコードを含む。機構は、モデ
ムの音声、制御チャネルおよびマイクロコントローラ部
分をコードレス電話のマン／マシンインターフェース機
能と統合するコードレス電話の本体および送受器に組み
込まれることに特に適していることが見出されている。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は、キーパッドスキャナ機構お
よびその方法に関し、より特定的にはコードレス電話に
おける使用のためのこのようなキーパッドスキャナ機構
および方法に関する。

【０００２】

【関連技術の説明】キーパッドは、マイクロコントロー
ラまたは他の電子回路および装置と通信するための一般
的な装置である。マイクロコントローラの応用におい
て、マイクロコントローラを制御するソフトウエアは、
キーパッドの押されたキーをマイクロコントローラへの
信号として確認し、ある機能を実行する。キーのアレイ
からなるキーパッドは本質的には、スイッチの集まりで
あって、キーの各々はスイッチを形成する。スイッチ
（すなわちキー）の各々は、装置、たとえばマイクロコ
ントローラの入力ポートに独立的に接続されてもよく、
これにキーパッドは入力として機能する。キーパッドを
介して装置への入力を可能にするのに必要なインターフ
ェースおよびプログラミングは、他のスイッチの集まり
で同様の結果を達成するのに必要なインターフェースお
よびプログラミングに類似している。

【０００３】一般に、キーパッドからの信号を解釈する
ためのソフトウエアは、以下に挙げるタスクを実行しな
くてはならない。

【０００４】１．何らかのキーが押されたかどうかを定
める。 ２．キーが押されていれば、どのキーかを定める。

【０００５】３．押されたキーに基づいて、たとえばデ
ータエントリーなどの動作を決定する。 ソフトウエアは、キーパッド上のいくつかの作業に応答
してこれらのタスクを実行しなくてはならない。

【０００６】キーパッド上の特定の作業を検出し、キー
パッドが入力を与える装置によって行なわれるべき作業
を可能にする不可欠な要素は、キーパッドスキャナ機構
である。キーパッドスキャナ機構は、マトリックスキー
パッドの行および列を調べ、キーが押されたかどうか、
およびもし押されたならどのキーかを定める装置および
方法である。

【０００７】キーパッド上のキーが押されると、キーパ
ッドスキャナ機構は発生するいくつかのことを検出す
る。まず、キーパッドスキャナ機構は、キーがその開い
た状態から閉じた状態へと移行したことを検出する。押
されると、キーは閉じた位置においてそれが安定する前
に、物理的にバウンスする（すなわちそれはランダムに
開いたり閉じたりする）。キーは、バウンスの時間期間
と比較すると比較的長い、一定の時間期間押し付けられ
た状態にある。キーパッドスキャナ機構は、キーの押し
付けられた状態を識別し、バウンスから区別しなくては
ならない。さらに、キーパッドスキャナ機構が、どのく
らいの間キーが押されているかを検出することはしばし
ば重要である、たとえばボリューム制御は、キーが押さ
れている間、ボリュームを増加、または減少することに
よって、調整し続ける。キーが解放されると、キーパッ
ドスキャナ機構はキーが解放されたことを検出し、その
情報をユーザーにレポートしなくてはならない。一旦そ
のように解放されると、キーは再びバウンスし、解放さ
れている安定した状態へと入り、キーパッドスキャナ機
構はそのような作業を読出さなくてはならない。

【０００８】この発明に先立って、種々のキーパッドレ
ポートシステムが使用されてきた。これらのキーパッド
レポートシステムは、いくつかの要求および特徴を提示
してきており、これらはある応用、たとえばコードレス
電話等に制限、または限定している。それらの要求およ
び特徴は、レポート機能を実行するための高コストのハ
ードウエアおよび機能が単一のプロセッサで実行される
必要性から、大量の利用可能な処理力を有するソフトウ
エアを介しての利用を含む。したがって、より簡略化さ
れた、したがってコスト的により効率のよいハードウエ
アを用い、利用可能な最小の処理力を用いるリアルタイ
ムソフトウエアの使用を考慮するキーパッドレポートシ
ステムが開発されれば技術の改良になり、それによって
より小さく、よりコストの低い、より遅いクロック速度
で実行できるマイクロコントローラを使用することがで
き、それによって電力消費を制限することができるであ
ろう。この発明のキーパッドスキャナ機構はこれらの改
良を提供する。

【０００９】この発明のキーパッドスキャナ機構が適す
る１つの特定の応用は、コードレス電話である。コード
レス電話はいくつかの面で、標準的な電話とは対照的で
あるかもしれない。標準的な電話は、互いに電気コード
で接続される送受器および本体からなる。本体自体は、
別のコードによってそれに電話網回線が伸びる壁のコン
セント、電話ポールまたは同様の移動不可能な構造に接
続される。移動不可能な構造にこのように接続されるた
め、電話の使用者が動ける範囲はかなり制限される。送
受器を本体に接続するコードおよび本体を壁に接続する
コードが長くても、電話全体を動かして異なる位置から
電話を掛けたり、また電話を一旦掛けた後、送受器を持
って動き回ることは、厄介であるかもしれない。電話を
している人と移動不可能な壁または他の固定される構造
との間につながった物理的な接続が常にあるという単純
な事実が、非常に不便となり得る。

【００１０】コードレス電話は一方、標準的な電話機に
対して著しい改良を表わす。従来のコードレス電話にお
いては、本体は電話網回線からのメッセージ信号が受信
および送信され得るように、移動不可能な壁のコンセン
ト等にコードによってまだ接続されている。しかしなが
ら、コードレス電話の送受器は、独立して動作できるユ
ニットであり、本体への物理的な接続なくして電話を掛
けたり、受けたりできる。送受器は、送信／受信システ
ム、またはトランシーバ、イアピースのスピーカおよび
マウスピースのマイクロホンを有する。コードレス電話
の本体および送受器は、電磁波、従来は電波の送信およ
び受信によって確立される通信チャネルによって互いに
通信する。送受器は本体からかなり離れた所にあっても
よく、それでも電話を掛けたり受けたりすることができ
る。送受器と本体との間に伸びる電話コードがないた
め、使用者は障害なく自由に動ける。

【００１１】これまではキーパッドレポートシステム
は、たとえばコードレス電話において開発かつ使用され
てきて、種々の機能を実行してきた。しかしながら、上
述のように、このようなキーパッドレポートシステムの
改良できる局面は数々ある。このキーパッドスキャナ機
構は、これらの改良される局面を提供する。

【００１２】前述に基づいて、当業者は、たとえばコー
ドレス電話における使用のためのこの発明のキーパッド
スキャナ機構が、既存の技術に対する改良であることが
認められるはずである。このような改良がこれまで考案
されなかったことは、先行技術の欠点および欠陥であ
る。

【００１３】

【発明の概要】前述の欠陥および欠点を克服するため
に、この発明は一般に、キーパッドスキャナ機構を提供
する。より特定的には、この発明は、コードレス電話の
本体および送受器の両方に設置されるように設計され
る、キーパッドスキャナ機構を提供する。

【００１４】１つの局面において、この発明は、１より
多いキーを有するキーパッドを含み、マイクロコントロ
ーラを含む集積回路に組入れられるキーパッドスキャナ
機構であり、これは、少なくとも１つのキーが押された
ときを定めるための作業検出モード、および少なくとも
１つのキーが作業検出モードの間に押されるとトリガさ
れて、キーが押されたことを確認し、マイクロコントロ
ーラにレポートするノーマルモードを含む。

【００１５】別の局面において、この発明は、上述のキ
ーパッドスキャナ機構を含み、集積回路がクロック発生
器を含み、作業検出モードにおいて作業が検出されると
出力がクロック発生器に発生される。

【００１６】さらに別の局面において、この発明は、ス
テータスレジスタ、およびステータスレジスタが最後に
読出されてから少なくとも１つのキーが押されると発生
される割込をさらに含む上述のキーパッドスキャナ機構
を含む。

【００１７】さらに別の局面においてこの発明は、キー
をデバウンス（debounce）するための手段をさらに含む
上述のキーパッドスキャナ機構を含み、その手段はソフ
トウエアを介して動作する。

【００１８】さらに別の局面において、この発明は、１
より多いキーが同時に押されるときは必ずレポートされ
る多重（multiple）キーダウンコードをさらに含む、上
述のキーパッドスキャナ機構を含む。

【００１９】別の局面において、この発明は、どのキー
も押されていないときには必ずレポートされるノーキー
ダウンコードをさらに含む、上述のキーパッドスキャナ
機構を含む。

【００２０】別の実施例においてこの発明は、１より多
いキーを含むキーパッドを走査するための方法を含み、
キーパッドはマイクロコントローラを含む集積回路に組
入れられ、キーパッド上の少なくとも１つのキーが押さ
れたことを検出するステップと検出に応答にして集積回
路の起動をトリガするステップとを含む。

【００２１】別の局面においてこの発明は、トリガ後に
キーが押されたことを確認するステップと、トリガ後に
キーが押されたことをマイクロコントローラにレポート
するステップとをさらに含む上述の方法を含む。

【００２２】別の実施例においてこの発明は、１より多
いキーを含むキーパッドにおける改良であって、キーパ
ッドはマイクロコントローラを含む集積回路に組入れら
れ、キーパッドは作業検出モードおよびノーマルモード
を有するキーパッドスキャナ機構を含む。

【００２３】別の局面においてこの発明は、上述の改良
を含み、キーパッドはコードレス電話の本体および送受
器において使用される。

【００２４】この発明をより完全に理解するため、なら
びにそのさらなる目的および利点のため、添付の図面に
関連して以下の詳細な説明を参照することが必要かもし
れない。

【００２５】

【詳細な説明】以下の詳細な説明において、この発明の
理解を容易にするため、および例としてのみ、コードレ
ス電話のシステムで使用されるための例示的な集積回路
（ＩＣ）に組入れられるこの発明のキーパッドスキャナ
機構の実施例が、詳細に説明される。この発明はそのよ
うに使用されると実際の応用において非常によく機能す
ることが見出されているが、この応用にのみ必ずしも限
定されないということが明らかに解されるはずである。
さらに、この発明の多数の異なる実施例が説明する特定
の応用に使用できることが明白に理解されるはずであ
る。典型的かつ解されるように、この発明は前述の特許
請求の範囲によってのみ限定される。

【００２６】キーパッドスキャナ機構−−総論 １．特徴 ここで図面を参照し、便宜上かつ明確にするために、い
くつかの図を通して同じまたは同様の要素は一般に同じ
参照記号を付されており、まず図１を参照すると、この
発明の教示に従うキーパッドスキャナ機構のブロック図
が示されている。キーパッドスキャナ機構２５１は、３
６までのキーのキーパッド３００をサポートする能力を
与える。キーパッドスキャナ機構２５１は以下の機能を
含む。

【００２７】・起動−−作業（キー閉成のみ、開放はな
い）がクロックなしに検出され、作業指示が発生され
る。

【００２８】・ステータスレジスタ２５２−−いかなる
ときでもソフトウエアによって読出可能。キーパッドの
現在の状態がレポートされる。

【００２９】・割込２５５−−マスク可能な割込が、ス
テータスレジスタが最後に読出されてからキーパッドの
状態が変化すると発生される。

【００３０】・デバウンシング−−ソフトウエアを介す
る。 ・多重キー閉成検出２５６−−１より多いキーが１度に
閉じると必ず、多重キーダウンコードがレポートされ
る。

【００３１】・ノーキーダウン表示２５７−−どのキー
も押されていないときは必ずノーキーダウンコードがレ
ポートされる。

【００３２】２．機能面の概観 より特定的には、キーパッドスキャナ機構２５１は２つ
のモード、つまり１）作業検出、および２）ノーマルで
動作する。作業検出モードにおいて、キーパッドスキャ
ナ機構２５１はどのキーが押されているかは定めず、キ
ーが押されたときのみを定める。これによりＩＣ（図１
には図示せず）は、ユーザーがキーを押すと遮断モード
から起動することが可能になる。ＩＣが遮断モードにあ
る間に作業が検出されると、クロック発生器モジュール
８２（図２に示される）に出力が発生される。

【００３３】ノーマルモード（作業検出モードの間に一
旦作業が検出されるとトリガされる）において、押され
たキーの同一性が定められ、たとえばＩＣのマイクロコ
ントローラ（図示せず）の入力に、たとえばマイクロコ
ントローラバス２５８によってレポートされる。デバウ
ンシングはユーザーソフトウエアの責任である。割込２
５５は、作業が検出されると、つまりキーが閉成される
と、発生される。典型的には、ユーザーはキーパッド割
込をマスクすることによって、マイクロコントローラタ
イマを設定（デバウンス時間は典型的には４ないし１６
ミリ秒である）することによって、および割込２５５か
ら戻ることによって、割込２５５に応答する。タイマが
満了すると、割込２５５が発生される。これによりユー
ザーはキーパッドステータスレジスタ２５２を読出し、
このときこれは押されたキーの安定した同一性を含む。
この状態は、ノーキーダウンコード（０００００００
０）、多重キーダウンコード（０ＸＸＸＸＸＸ１）、お
よびキーの各々に対するコード（０ＲＲＲＣＣＣ０）を
含み、Ｒ＝行コード、Ｃ＝列コード、およびＸ＝ドント
ケアである。

【００３４】３．詳細 引続き図１を参照して、キーパッドスキャナ機構２５１
モジュールは、スキャナユニット２５０およびキーパッ
ドステータスレジスタ２５２を含む。

【００３５】スキャナユニット２５０は、行および列入
力ピンおよびコンパレータと、ノーキーダウン、多重キ
ーダウン、および何らかのキーダウン状況を検出する論
理のブロック２５４とを含む。スキャナ２５０の詳細は
以下のとおりである。

【００３６】ピン 弱いプルダウン（行）を備えた６つ 弱いプルアップ（列）を備えた６つ スイッチ抵抗 開成≧１５０ｋオーム 閉成≦２ｋオーム 行コンパレータのすべての出力がローのとき、ノーキー
ダウン出力アクティブ 行コンパレータの何らかの出力がハイのとき、任意のキ
ーダウン出力アクティブ この信号は割込コントローラモジュールに行く。

【００３７】ステータス論理２５４はスキャナユニット
２５０からの入力をフォーマット化し、この状態をユー
ザーに与える。より具体的には、キーパッドステータス
論理は以下を含む。

【００３８】入力 ・６の行コンパレータ出力 ・６の列コンパレータ出力 ・ノーキーダウン出力 ・多重キーダウン出力 ・マイクロコントローラ読出ストローブ ・マイクロコントローラデータバス ・アドレスデコーダモジュールからのレジスタ選択スト
ローブ 出力 ・アドレスデコーダモジュールによってアクセスされる
と、レジスタは内部データバスを駆動する。

【００３９】・レジスタの値が変化すると必ず、割込要
求が発生する。この割込要求は、割込コントローラに接
続される。

【００４０】エンコーダ ・６の行および６の列信号が２つの３ビットワードへと
符号化される（８進から２進への符号化）。これは、ノ
ーキーダウンおよび多重キーダウン指示と組み合わさ
れ、７ビットワードを形成する。レジスタのビット７は
常に０である。

【００４１】次に、キーパッドスキャナ機構２５１の行
コンパレータへの入力である種々のピンを説明すること
が適切である。これらのピンは、キーパッドスイッチマ
トリックス３００の「行」側に接続する。入力の各々
は、常にアクティブである内部の弱いプルダウンを有す
る。

【００４２】次に列コンパレータの入力である種々のピ
ンを説明すると、これらのピンはキーパッドスイッチマ
トリックスの「列」側に接続する。入力の各々は、常に
アクティブである内部の弱いプルアップを有する。列６
および列５ピンはそれぞれ、汎用の出力７および６でマ
ルチプレクスされる（省略時＝キーパッドモード）。

【００４３】以下は、キーパッドスキャナ機構２５１に
関連するユーザー可視レジスタの説明である。ユーザー
可視レジスタは、以下のキーパッドステータスレジスタ
２５９を含む。

【００４４】アドレス： ＦＦ２Ｃ サイズ： ８ビット 省略時： ００１６進 アクセスモード： 読出専用 設定： ハードウエアによる クリア： リセットによる このレジスタ２５９は、ノーキーダウンおよび多重キー
ダウン状態と同様、何らかの単一のキーの閉成の同一性
をレポートする。キーパッドの状態変化割込２５５の要
求は、レジスタ２５９の値が変わるときは必ず発生され
る。割込要求は、このレジスタ２５９が読出されるとク
リアされる。以下はステータスレジスタ２５２をより具
体的に説明する。

【００４５】

【表１】

【００４６】ビット７ 予約 読出は０に戻る。その代わりに、その応用に適切であれ
ば、このビットが１として読出される結果となるであろ
う機能を実現してもよい。ソフトウエアは好ましくは、
これを考慮に入れて書込まれる。

【００４７】ビット６−４ 行キーコード これら３つのビットは、その上でキーが閉じられるキー
マトリックスの行の２進の符号化を与える。どのキーも
押されていなければ、ビットはすべて０である。多重の
キーが閉じていれば、ビットは定義されない。

【００４８】ビット３−１ 列キーコード これら３つのビットは、その上でキーが閉じられるキー
マトリックスの列の２進の符号化を与える。どのキーも
押されていなければ、ビットはすべて０である。多重の
キーが閉じていれば、ビットは定義されない。

【００４９】ビット０ 多重キーダウン このビットは、１より多いキーが押されていれば、セッ
トされ、その他はクリアされる。

【００５０】ＩＣ 図２および図３を参照して、キーパッドスキャナ機構と
ともに用いられる例示的なＩＣの関係のある要素が以下
に説明される。例示的なＩＣは、アドバンスト・マイク
ロ・ディバイシズ（Advanced Micro Devices）（ＡＭ
Ｄ）の製品である８ＯＣ５１ファミリーの８ＯＣ３２Ｔ
２メンバーの機能を与える８ビットのマイクロコントロ
ーラを含み、このマイクロコントローラはまた、例示的
なＩＣとともに用いられるキーパッドスキャナ機構の特
定の実施例に関連するであろう程度まで説明される。

【００５１】動作モード 図２および図３に示されるＩＣを包括的に説明すると、
まずＩＣが３つの基本的な動作モードを有することに注
目されるだろう。これらの３つのモードは、回路内エミ
ュレーションモード、ノーマルモード、およびテストモ
ードである。回路内エミュレーション能力モードは、こ
の発明の主題である。一般に、回路内エミュレーション
能力モードは、オンチップマイクロコントローラ（図３
において参照番号４０によって示される）を不能化し、
外部ＩＣＥがソフトウエア開発ならびにソフトウエアお
よびハードウエアデバッギングのために用いられること
を可能にする。ノーマルモードは、ＩＣを含む製品がエ
ンドユーザーによって動作されるモードである。動作の
最終モードであるテストモードは、テストモードにおい
てはＩＣの内部テスト機能を可能化することもできるこ
とを除いては、基本的にはノーマルモードと同じであ
る。

【００５２】３つの動作モードへのエントリは、３レベ
ルのＩＮ１（ＴＲＩ１）ピン４４およびリセットピン４
２の状態によって制御される。これらのピン４２、４４
はいくつかの異なる方法でこのような選択ができるが、
１つの方法は、リセットピン４２がイナクティブになる
とＴＲＩ１ピンの状態をＩＣによってモニタさせ、作用
させることであろう。たとえば、ＴＲＩ１がローであれ
ば、回路内エミュレーション能力モードは活性化され得
る。中間電源または非接続点において、テストモードは
活性化され得る。最後に、ＴＲＩ１ピンがハイで、かつ
リセットピン４２がイナクティブとなれば、ＩＣはノー
マルモードで動作し得る。

【００５３】この例示的なＩＣにおいて、回路内エミュ
レーション能力モードは、リセットピン４２がハイにな
るとき３レベル入力１ピン４４がローであれば、リセッ
ト時にトリガされる。さらに、例示的なＩＣのＩ／Ｏポ
ートへのすべての内部接続は、マイクロコントローラか
ら経路指定されるが（すなわち「オフチップ」）、タイ
マ０およびタイマ１入力に接続されるクロックは例外で
ある（このクロックはＩＣの外部にあってもよい）。Ａ
ＬＥおよびＰＳＥＮ／は入力となる。マイクロコントロ
ーラへのクロック入力は、オフチップに経路指定され、
リセット時に回路内エミュレーション能力モードに強い
られる。ウォッチドックタイマ４６はこのモードでは動
作しない。

【００５４】図２および図３に示されるＩＣ（このＩＣ
はこの発明の例示的な実施例を表わすことに注目された
い）が回路内エミュレーション能力モードにおかれる
と、図２および図３に示されるいくつかのピンは機能を
変える。具体的には、回路内エミュレーション能力モー
ドにおいて、以下のピンは次のように機能を変える。

【００５５】

【表２】

【００５６】レジスタ 当業者の見識の程度が高く、図２−５に詳細に示される
ため、示される例示的なＩＣ内のピンおよびレジスタの
各々の機能は詳細には説明しない。このような説明は、
関連する技術の当業者にとってこの発明の局面のすべて
を十分に理解するのに全く不必要である。さらに、これ
らおよび他の局面のさらなる詳細については種々の関連
する出願を参照してもよい。

【００５７】システム制御−−要求 しかしながら、キーパッドスキャナ機構に関連するＩＣ
システム制御のある局面が以下に説明される。所与のＩ
Ｃのシステム制御要求および他のシステムに関するさら
なる詳細については、種々の関連する出願が参照され得
る。

【００５８】図２および図３に示される例示的なＩＣ
（このＩＣは前述のようにこのキーパッドスキャナ機構
が組入れられ得る例示的なタイプのＩＣである）におい
て、ＰＳＥＮ／ピンは、ＩＣの回路内エミュレーション
能力モードがトリガされるとハイインピーダンス状態に
入る。

【００５９】システム制御の機能面の一部として、Ｉ／
Ｏポート利用およびそれに対する回路内エミュレーショ
ン能力モードの影響について次に論議することが適切で
ある。したがって、この発明が含まれ得る例示的なＩＣ
において用いられる４つのＩ／Ｏポートの各々は、以下
に説明される。

【００６０】ポート０に関して、これはマルチプレクス
されるアドレス／データバスビット７−０に関連して用
いられる。

【００６１】ポート１は汎用Ｉ／Ｏラインのために用い
られる。これらのラインはソフトウエアによって特定の
制御機能にマップされる。ポート１Ｉ／Ｏラインは弱い
プルアップを含む。エミュレーションモードの間、弱い
プルアップは不能化され、ポートピンはハイインピーダ
ンス状態をとる。

【００６２】ポート２はアドレスライン１５−１８のた
めに用いられる。ポート２Ｉ／Ｏラインは弱いプルアッ
プを含む。弱いプルアップを不能化することは、対応す
るポート制御レジスタビット（ＰＣＲＢ）を適切な値に
設定することによって達成される。ＲＥＳＥＴの後、ポ
ート２の弱いプルアップは可能化される。エミュレーシ
ョンモードの間、弱いプルアップは不能化され、ポート
ピンはハイインピーダンス状態をとる。

【００６３】ポート３に関しては、Ｐ３．０、Ｐ３．
１、Ｐ３．２、Ｐ３．３、Ｐ３．４、Ｐ３．５、Ｐ３．
６、およびＰ３．７が論議される必要がある。

【００６４】Ｐ３．０はマイクロコントローラの直列ポ
ート受信データ入力（ＲｘＤ）または汎用Ｉ／Ｏピンの
いずれかとして用いられる。Ｐ３．１はマイクロコント
ローラの直列ポート送信データ出力（ＴｘＤ）または汎
用Ｉ／Ｏピンのいずれかとして用いられる。Ｐ３．２は
内部で、内部割込コントローラ（ＩＮＴ０／）からの割
込入力として用いられる。Ｐ３．３は内部で、内部割込
コントローラ（ＩＮＴ１／）からの割込入力として用い
られる。Ｐ３．４は内部タイマ０クロック入力として用
いられる。このピンはＩＣの外部では利用不可能であ
る。Ｐ３．５は内部タイマ１クロック入力として用いら
れる。このピンはＩＣの外部では利用不可能である。Ｐ
３．６はアドレス／データバスのためのＷＲ／ ストロ
ーブである。Ｐ３．７はアドレス／データバスのための
ＲＤ／ ストローブである。ポート３のＩ／Ｏラインは
弱いプルアップを含む。弱いプルアップの不能化は、対
応するポート制御レジスタビット（ＰＣＲＢ）を適切な
値に設定することによって達成される。ＲＥＳＥＴの
後、ポート３の弱いプルアップは可能化される。エミュ
レーションモードの間、弱いプルアップは不能化され、
ポートピンはハイインピーダンス状態をとる。

【００６５】この発明の実施例が組込まれ得る例示的な
ＩＣにおけるＩ／Ｏバッファの構成を説明すると、ポー
ト１、２および３のＩ／Ｏバッファはソフトウエア制御
を介して弱いｐチャネルプルアップを不能化することが
可能である。この機能の必要性によって、バッファが外
部信号によってローに駆動されると電流の供給をバッフ
ァが除去することが可能である。例示的なＩＣのこの弱
いプルアップ不能化特徴は、所望しない電力消費の増加
を除去する。ＡＭＤ ８０Ｃ３２Ｔ２は、このような機
構を欠いている。リセットの後、ポート１、２および３
のＩ／Ｏバッファのすべては、弱いプルアップによって
「ハイ」に保たれる。この状態は、８０Ｃ３２Ｔ２マイ
クロコントローラと機能的に互換性がある。弱いプルア
ップを不能化するには、ソフトウエアはまず各々のビッ
トを、対応するポート制御レジスタビットを備えたポー
トピンを構成することによって不能化しなくてはならな
い。対応するポート制御レジスタビットはポートＳＦＲ
ビットと同じアドレスにある。たとえば、ポート１はＳ
ＦＲメモリ位置９０Ｈにある。ポート１の制御レジスタ
もまた、ＳＦＲメモリ位置９０Ｈにある。ポート１の制
御レジスタの変更は、ＰＣＦＩＧ ＳＦＲにおけるＰＣ
ＲＡビットが「１」に設定されるときのみ達成される。
ＰＣＲＡビットがクリアされると、ポートＳＦＲアドレ
スへの動作は、ポートＳＦＲが更新されるという結果に
なる。

【００６６】ポート１、２、および３のみが弱いプルア
ップを含むため、ポート０はこの特徴から免除される。

【００６７】以下の表は、例示的なＩＣにおけるポート
のセットアップの異なる組合せを説明する。

【００６８】

【表３】

【００６９】パワーアップの際に、ＰＣＲＡビットは不
能化され、ポートへの何らかの書込みが、ポートＳＦＲ
が更新される結果となる。ＰＣＦＩＧレジスタにおける
ＰＣＲＡビットが一旦設定されると、ポートビットの各
々が弱いＰチャネルデバイスをターンオフさせることが
可能になる。ポートのビットの各々が適切に構成された
後、ユーザーはポートに書込む前にＰＣＲＡビットをク
リアしなくてはならない。

【００７０】ユーザーが弱いＰチャネルデバイスをそれ
が不能化される後にターンオンすれば、ポートピンは
「１」にすぐには戻らないかもしれない。この状態は、
外部デバイスが入力信号をローに駆動するとピンが
「１」に浮動することが可能になるときの８０Ｃ５１に
類似している。この信号の立上り時間は、ピンのローデ
ィングに依存しており、安定した「１」に戻るには数マ
イクロ秒かかるかもしれない。

【００７１】この発明が組込まれ得るＩＣのタイプの例
として表わされる例示的なＩＣにおけるオンチップの周
辺装置バスに対するインターフェースについて次に論じ
ると、すべてのユーザー可視レジスタおよびオンチップ
ＲＡＭは、マイクロコントローラアドレス／データバス
の内部バージョンにある。電力消費を減じるために、こ
のバスはプログラムメモリスペースにアクセスする間は
状態を変えない。ＩＣが回路内エミュレーションモード
にあると、この電力を節約する特徴は利用可能ではな
く、オンチップの周辺装置バスはプログラムメモリスペ
ースにアクセスする間、遷移する。

【００７２】次に例示的なＩＣにおけるオンチップＲＡ
Ｍについて論じると、８０Ｃ３２Ｔ２マイクロコントロ
ーラを有するようなＩＣは、「内部データＲＡＭ」スペ
ースに位置される２５６バイトのＲＡＭを有する。１０
２４バイトの付加的な「オンチップ」ＲＡＭは、「外部
データＲＡＭ」スペースに位置される。オンチップＲＡ
Ｍの１０２４バイトのすべては、リアルタイムクロック
のバックアップバッテリによってバックアップされる。
バックアップされたＲＡＭは２．２ボルトまで読出しお
よび書込みアクセスをサポートできる。バックアップさ
れたＲＡＭは１．８ボルトまでデータを保持できる。

【００７３】次に例示的なＩＣにおける遮断の間の割込
イネーブルについて論じると、ＩＣが遮断モードにあり
かつマイクロコントローラがアイドルモードにあると、
マイクロコントローラの割込マスクビット（ＴＣＯＮレ
ジスタビット７、２、および０）の状態は無視され、Ｉ
ＮＴ０／ およびＩＮＴ１／ 割込を可能化する。実際
のＴＣＯＮビットは変化されないで、割込が不能化され
た状態でＩＣが遮断モードに入らないよう保護する。

【００７４】例示的なＩＣにおいて、ＣＰＵＣＬＫ速度
が９．２１６ＭＨｚを下回るようにプログラムされると
きはいつでも、ＰＳＥＮパルスの長さはＣＰＵＣＬＫの
１サイクルだけ短くされる（すなわち、後縁が１ＣＰＵ
ＣＬＫサイクルだけ遅延される）ことにも注目された
い。これは、ＣＰＵＣＬＫがスローダウンされるときに
外部メモリデバイスによって消費される電力を減じる。

【００７５】当業者には図６を参照して、ＡＬＥ Ｉ／
Ｏピンが汎用出力ビット９でマルチプレクスされること
に注目されたい。ＩＮＴ０／ＯＵＴおよびＩＮＴ１／Ｏ
ＵＴピンはそれぞれ、アドレスデコーダモジュール７６
からの外部Ｉ／Ｏ０および外部ＲＡＭチップ選択出力で
マルチプレクスされる。回路内エミュレーションモード
の間、これらのピンは常にＡＬＥ−ＯＵＴ、ＩＮＴ０
／、およびＩＮＴ１／ＯＵＴＰＵＴ機能を与える。通常
の動作の間、ＡＬＥピンはＡＬＥ ＯＵＴまたは汎用出
力９のいずれであってもよい。選択はアドレスデコーダ
モジュールにおいてプログラムされる。ＩＮＴ０／ お
よびＩＮＴ１／ ピンは常に、通常の動作においてはチ
ップ選択出力として用いられる。

【００７６】当業者には、図６を参照して８０Ｃ３２Ｔ
２のアドレスバスのデマルチプレクスされた形が下位の
アドレスバイトをラッチすることによって構成され、Ｌ
ＡＴＣＨＥＤ ＡＤＤＲＥＳＳ ７−０ピンを与えるこ
とに注目されたい。そのアドレスはＡＬＥの後縁上のＡ
／Ｄ７−０バスからラッチオフされる。例示的なＩＣに
おいて、内部タイミングは、例示的なＩＣが回路内エミ
ュレーションモードにあるときにＡ／Ｄ７−０およびＡ
ＬＥをオンチップにもたらすことに関連する遅延の原因
となる。

【００７７】図５に示されるマイクロコントローラおよ
びこの発明のキーパッドスキャナ機構が用いられ得る例
示的なＩＣにおけるその役割を完全に理解することを容
易にするため、そこに示されるピンの各々の簡単な説明
を以下に行なう。

【００７８】ＰＯ．７−ＰＯ．０はマイクロコントロー
ラのＩ／Ｏポート０である。このポートは、マルチプレ
クスされたＤ７−０およびＡ７−０バスを与える。例示
的なＩＣがリセットにあると、ピンは弱いハイに保たれ
る。遮断において、ピンは強いロー、または弱いハイの
いずれかに保たれる。回路内エミュレーションモードに
おいては、ピンはハイインピーダンスである。

【００７９】Ｐ１．７−Ｐ１．０はマイクロコントロー
ラのＩ／Ｏポート１である。このポートは、並列ポート
モジュールに関連する８の汎用Ｉ／Ｏピンを与える。Ｉ
Ｃがリセットにあると、ピンは弱いハイに保たれる。遮
断にあれば、ピンはそのプログラムされた状態に保たれ
る。回路内エミュレーションモードにおいては、ピンは
ハイインピーダンスである。

【００８０】Ｐ２．７−Ｐ２．０は、マイクロコントロ
ーラのＩ／Ｏポート２である。このポートは、アドレス
バス（Ａ１５−８）の上位８ビットを与える。ＩＣがリ
セットにあるかまたは遮断にあると、ピンは弱いハイに
保たれる。回路内エミュレーションモードにおいて、ピ
ンはハイインピーダンスである。

【００８１】Ｐ３．７はマイクロコントローラのＩ／Ｏ
ポート３．７である。このピンは、マイクロコントロー
ラのＲＤ／ （読出、アクティブロー）ストローブを与
える。回路内エミュレーションモードにおいて、ピンは
ハイインピーダンスである。遮断またはリセットの間、
ピンは弱いハイに保たれる。

【００８２】Ｐ３．６はマイクロコントローラのＩ／Ｏ
ポート３．６である。このピンは、マイクロコントロー
ラのＷＲ／ （書込、アクティブロー）ストローブを与
える。回路内エミュレーションモードにおいて、ピンは
ハイインピーダンスである。遮断またはリセットの間、
ピンは弱いハイに保たれる。

【００８３】Ｐ３．１はマイクロコントローラのＩ／Ｏ
ポート３．１である。このピンは、マイクロコントロー
ラの内部直列ポート送信データ出力を与える。このピン
はまた、汎用Ｉ／Ｏポートとしても用いられ得る。回路
内エミュレーションモードにおいて、ピンはハイインピ
ーダンスである。リセットにおいて、ピンは弱いハイに
保たれる。遮断においてピンはそのプログラムされた状
態を保つ。

【００８４】Ｐ３．０はマイクロコントローラのＩ／Ｏ
ポート３．０である。このピンは、マイクロコントロー
ラの内部直列ポート受信データ入力を与える。ピンはま
た、汎用Ｉ／Ｏポートとしても用いられ得る。回路内エ
ミュレーションモードにおいて、ピンはハイインピーダ
ンスである。リセットにおいて、ピンは弱いハイに保た
れる。遮断において、ピンはそのプログラムされた状態
を保つ。

【００８５】ＰＳＥＮ／ はプログラムストアイネーブ
ルである。アクティブであると、ポート０および２上の
アドレスはコードスペースに属する。ＰＳＥＮ／ は、
回路内エミュレーションモードにおいてハイインピーダ
ンス状態におかれ、ノーマルモードにおいては出力であ
る。リセットにおいて、ＰＳＥＮ／ は弱いハイに保た
れる。遮断において、ピンは強いハイに保たれる。

【００８６】ＡＬＥはアドレスラッチイネーブルであ
る。この信号は、Ａ／Ｄ７−０バスからアドレスをラッ
チオフするために用いられる。ＡＬＥは回路内エミュレ
ーションモードの間、ハイインピーダンスである。ＡＬ
Ｅはノーマルモードの間出力であり、ＯＵＴ９でマルチ
プレクスされる。遮断またはリセットにおいて、ピンは
強いハイに保たれる。

【００８７】ＬＡＴＣＨＥＤ ＡＤＤＲＥＳＳ ７−０
はアドレスラッチの出力であり、マルチプレクスされな
いＬＡ７−０バスを与える。リセット、遮断、および回
路内エミュレーションモードにおいて、これらのピンは
強く駆動される。

【００８８】システム制御−−クロック発生器 クロック発生器８２（図２を参照）は、例示的なＩＣの
ための水晶発振器、パワーモード制御、モジュールイネ
ーブル制御、およびクロック分周器を与える。

【００８９】ＩＣが遮断モードにあると、１８．４３２
ＭＨｚ発振器（たとえば図５における発振器７２）およ
びそれに源を発するすべてのクロックは止められる。す
べてのモジュールはリアルタイムクロック７４を除いて
不能化される。すべてのアナログピンはそのオフ状態、
すなわちＩＣがリセットにあるときと同じ状態におかれ
る。

【００９０】ＩＣは遮断／マイクロコントローラクロッ
ク制御レジスタにおけるビットをセットすることによっ
て遮断モードにおかれる。ビットがセットされた後、ソ
フトウエアがそれ自身をアイドルモードに置けるよう
に、発振器７２は、３．５６−７．１２ミリ秒の間、実
行し続け、ＣＰＵＣＬＫを含むすべてのクロックは止め
られる。例示的なＩＣにおいて、ＩＣはイネーブルビッ
トがセットされた後、およびＣＰＵクロックが止められ
る前に割込が受信されると、遮断サイクルを終了させ
る。

【００９１】引続き例示的なＩＣを説明すると、遮断／
マイクロコントローラクロック制御レジスタへのアクセ
スは、インターロック機構によって保護され、ソフトウ
エアの問題のために起こる偶発的なクロック停止の危険
性を減じる。この機構は、ソフトウエアが特殊なアクセ
ス制御レジスタに書込み、遮断／マイクロコントローラ
クロック制御レジスタに書込むことを要求する。この二
重の書込手続は、クロック速度制御レジスタが更新され
る前に２回行なわれなくてはならない。

【００９２】起動はリセットから起こり、何らかのキー
ダウン指示は、キーパッドスキャナ８８、（リアルタイ
ムクロック７４内でマスクされなければ）リアルタイム
クロック割込、または何らかのマスクされない割込から
起こる。ＩＣが遮断モードを離れると、発振器は再始動
される。約３．５６ミリ秒の遅延が、発振器が安定する
のに要求される。この遅延の後、マイクロコントローラ
４４およびウォッチドッグタイマ４６クロックは再始動
される。マイクロコントローラのクロックは以前にプロ
グラムされた速度で再始動される。ＩＣが遮断にあれ
ば、関連する割込イネーブルビットがクリアされても、
すなわち割込が不能化されても、キーパッドの何らかの
キーダウンおよびリアルタイムクロック割込は可能化さ
れる。実際の割込イネーブルビットは変化されない。ま
た、リアルタイムクロック割込は、例示的なＩＣにおけ
るリアルタイムクロックモジュール７４内でまだマスク
され得ることに注目されたい。

【００９３】例示的なＩＣにおけるマイクロコントロー
ラのクロックは、１８．４３２ＭＨｚの入力を持ったプ
ログラマブル分周器を有する。プログラマブル速度は、
２、４、８、１６、３２、６４、１２８、および２５６
で分けられる。ＩＣが遮断モードを離れると、ＣＰＵク
ロックは制御レジスタにおいてプログラムされた速度に
戻る。ＣＰＵＣＬＫはＩＣを遮断モードに置くことによ
ってターンオフされ得る。

【００９４】クロック速度が変化されると、新しい周波
数への遷移は、８０Ｃ３２Ｔ２、または他のこのような
適切な製品のデータシートタイミング仕様に違反するク
ロックパルスを生むことなく達成される。

【００９５】マイクロコントローラのクロックはまた、
選択可能な自動スピードアップモードを有する。自動ス
ピードアップオプションが選択されると、すべての割込
はマイクロコントローラのクロック分周器に２の状態で
分けられるよう強いる。クロックがスピードアップされ
た後、速度がより低い値に再プログラムされるまで２つ
の周波数に分けられたままである。周波数の遷移点にお
いて、違法に短いパルスは許容されない。

【００９６】マイクロコントローラによって遮断に入る
ようにコマンドが一旦出されると、プロセッサのクロッ
クは止められる前に３．５６と７．１２ミリ秒との間で
実行し続ける。

【００９７】モジュールの各々に対するクロックは、ク
ロック発生器モジュール８２によって与えられる。制御
ビットが与えられることによって、ソフトウエアは特定
のモジュールをターンオンおよびオフできる。モジュー
ルがターンオフされると、そのクロックは止められ、ロ
ーに保たれる。

【００９８】直列ポート９４は２８８ｋＨｚ、１４４ｋ
Ｈｚ、および３６ｋＨｚのデータ速度をサポートする。
直列ポートモジュールに与えられるクロックは、クロッ
ク発生器モジュール８２によって所望のデータ速度まで
分けられる。クロック速度は、直列ポートタイミング制
御レジスタを介して選択される。直列ポートモジュール
およびこのクロックはモジュールイネーブル制御レジス
タ０を介して可能化される。モジュールが不能化される
と、クロックはローに止められる。

【００９９】図７は例示的なＩＣのクロック発生器モジ
ュールのブロック図である。図７からわかるように、ク
ロック発生器モジュールは発振器７０、遮断モード制御
論理１７０、マイクロコントローラクロック制御論理１
７２、モジュールイネーブル１７４、およびモジュール
クロック分周器１７６を直接的にまたは間接的に含む。
これらの各々は、以下に個々の段落でさらに説明され
る。

【０１００】発振器７０は並列共振モード水晶を用い
て、１８．４３２ＭＨｚで実行するよう設計されてい
る。始動コンデンサが要求されるがしかし、例示的なＩ
Ｃは電力を節約するために容量値を最小にする。

【０１０１】遮断モード／マイクロコントローラのクロ
ック制御論理１７０、１７２は、自動スピードアップ、
マイクロコントローラのクロック周波数、および遮断へ
のエントリを制御する。

【０１０２】モジュールイネーブル１７４に関して、Ｉ
Ｃ内の特定のモジュールをターンオンおよびオフするレ
ジスタビットは、クロック発生器モジュール８２におか
れる。これらのビットはまた、それぞれのモジュールへ
のクロック出力を止める。

【０１０３】モジュールクロック分周器論理１７６は、
モジュールの各々によって要求されるクロック周波数を
生む分周器連鎖である。

【０１０４】クロック発生器モジュール８２は３つのピ
ンを有する。ピンＭＣＬＫ ＸＴＡＬは、マスタクロッ
ク水晶ピン１である。このピンは入力のためのものであ
り、発振器７０の入力側にある。発振器７０は並列共振
水晶または外部論理レベル入力のいずれかとともに、動
作するよう設計されている。ＭＣＬＫ ＸＴＡＬ２ピン
はマスタクロック水晶ピン２である。このピンは出力の
ためであり、発振器７０の出力側にある。水晶が用いら
れると、このピンは水晶に接続される。外部論理レベル
信号が用いられると、このピンは接続されないままであ
る。ＣＰＵＣＬＫＯＵＴピンがマイクロコントローラ４
０に与える同じクロックに接続される。これはオフチッ
プに経路指定され得る出力である。回路内エミュレーシ
ョンモードにおいて、ＣＰＵＣＬＫＯＵＴは常にアクテ
ィブである。ＩＣが回路内エミュレーションモードにな
ければ、このクロックは並列Ｉ／Ｏポートモジュールか
らのＣＳＯＵＴ２／ 信号でマルチプレクスされる。マ
ルチプレクサ制御は、アドレスデコーダモジュール７６
（図３参照）に位置される。リセットにおいて、このピ
ンはＣＳＯＵＴ２／ 機能に対して省略値を取り、ハイ
に保たれる。遮断において、ピンがＣＰＵＣＬＫ動作の
ためにプログラムされていれば、これはローに保たれ
る。

【０１０５】例示的なＩＣのクロックコントローラモジ
ュール８２は以下のプログラマブルレジスタ、すなわち
遮断／マイクロコントローラクロック制御レジスタ、遮
断／マイクロコントローラクロックアクセス、保護レジ
スタ、モジュールイネーブル制御レジスタ１、モジュー
ルイネーブル制御レジスタ２、および直列ポートタイミ
ング制御レジスタを含む。

【０１０６】システム制御−−アドレスデコーダ 例示的なＩＣのオンチップＲＡＭおよび３つの外部チッ
プ選択と同様、すべての内部レジスタのアドレスは、ア
ドレスデコーダモジュール７６によってデコードされ
る。イネーブル信号が、内部レジスタまたは内部ＲＡＭ
がマイクロコントローラによってアクセスされると発生
される。チップ選択出力は、外部ＲＡＭスペースのまた
は２つの外部Ｉ／Ｏスペースのいずれかがアクセスされ
ると発生される。

【０１０７】例示的なＩＣのアドレスデコーダモジュー
ル７６は、ＣＳＯＵＴ０／ピン、ＣＳＯＵＴ１／ピン、
およびＣＳＯＵＴ２／ピンを含む。ＣＳＯＵＴ０／ピン
は、ＩＮＴ０／ＯＵＴ信号でマルチプレクスされる信号
を有する。このピンはまた、ＩＣが回路内エミュレーシ
ョンモードになければ、チップ選択機能を与える。ＣＳ
ＯＵＴ０／信号は、ＭＯＶＸ命令が外部Ｉ／Ｏ１スペー
スに実行されると、アクティブ（ロー）である。リセッ
トまたは遮断において、このピンはハイに保たれる。Ｃ
ＳＯＵＴ１／ピンはＩＮＴ１／ＯＵＴ信号でマルチプレ
クスされる信号を有する。このピンはまた、ＩＣが回路
内エミュレーションモードになければ、チップ選択機能
を与える。ＣＳＯＵＴ１／ 信号は、ＭＯＶＸ命令が外
部ＲＡＭスペースに実行されると、アクティブ（ロー）
である。リセットまたは遮断において、このピンはハイ
に保たれる。ＣＳＯＵＴ２／ピンはＣＰＵＣＬＫＯＵＴ
信号でマルチプレクスされる信号を有する。このピンは
また、ＩＣが回路内エミュレーションモードになく、か
つＣＳＯＵＴ２／イネーブルビットがチップ選択制御レ
ジスタにおいてセットされると、チップ選択機能を与え
る。ＣＳＯＵＴ２／信号は、ＭＯＶＸ命令が外部Ｉ／Ｏ
２スペースに実行されると、アクティブ（ロー）であ
る。リセットにおいて、このピンはハイに保たれる。こ
のピンがＣＳＯＵＴ２／ モードにプログラムされる
と、遮断においてハイに保たれる。

【０１０８】上述のチップ選択制御レジスタは、アドレ
スデコーダモジュール７６における唯一のユーザー可視
レジスタである。

【０１０９】例示的なＩＣのデコーダモジュール７６は
アドレスラッチおよび関連するピンを含むことが注目さ
れるであろう。アドレスラッチは、下位の８のアドレス
ビット（ＬＡＤＤＲ ７−０）のラッチされた形を与え
る。ラッチされたアドレスバス（ＬＡＤＤＲ ７−０）
のピンは、ＩＣがノーマル、遮断、または回路内エミュ
レーションモードにあるとき、出力である。ＩＣが遮断
にあると、ピンは遮断に入る前の最後の値で強く駆動さ
れる。出力はＡＬＥの後縁で変化する。

【０１１０】システム制御−−割込コントローラ 例示的なＩＣの割込コントローラ８６は、ＩＣの内部お
よび外部の種々のソースからの割込要求を集め、マイク
ロコントローラ４０への割込（ＩＮＴ０／ およびＩＮ
Ｔ１／ ）を発生する。

【０１１１】この発明のキーパッドスキャナ機構能力モ
ードの実施例が組入れられ得る例示的なＩＣにおいて用
いられる割込システムは、多レベルの構造を有し、これ
は割込原因およびステータスレジスタ、局所マスク、局
所割込ソースレジスタ、主割込マスクレジスタ、および
主割込ソースレジスタを含む。これらの要素の各々は、
以下に個々の段落でさらに説明される。

【０１１２】割込原因およびステータスレジスタに関し
て、割込の原因は最低のレベルを形成し、モジュールの
各々に対して局所である。これらの原因は、ピンへの入
力、空のまたは満杯のデータバッファ等の状態、などで
あり得る。これらの原因は、「ステータスレジスタ」に
おいてレポートされる。ステータスレジスタは、ソフト
ウエアによって読出されると、常に原因信号の現在の状
態（たとえば、入力ピン上の現在の論理レベル）に戻
る。ステータスレジスタにおけるビットは、割込マスク
によって影響されない。

【０１１３】次に局所マスクを説明すると、原因信号が
「割込マスクレジスタ」からの関連するマスク信号とＡ
ＮＤ処理される。これらのＡＮＤゲートの出力は「局所
割込ソースレジスタ」に接続する。マスクレジスタは、
関連する原因信号を含むモジュールに位置される。

【０１１４】局所割込ソースレジスタは、割込の原因を
定めるためにソフトウエアによって用いられる。割込ソ
ースレジスタにおけるビットは、マスクされない原因信
号の前縁、後縁、または両方の端縁のいずれかによって
セットされ得る。割込ソースレジスタにおけるビット
は、互いに個別にクリアされる。一般に、ビットの各々
はソフトウエアが原因に応答するとクリアされる。この
応答は、受信バッファの読出、入力ポートステータスレ
ジスタの読出等であり得る。レジスタビットの各々の出
力は、併せてＯＲ処理され、１つの割込要求信号を生
む。この信号は割込コントローラモジュールに送られ
る。ソースレジスタは、関連する原因信号を含むモジュ
ールに位置される。

【０１１５】主割込マスクレジスタに関して、割込要求
信号は「主割込マスクレジスタ」からの関連するマスク
信号（割込コントローラモジュール８６に位置される）
でＡＮＤ処理される。これらのＡＮＤゲートの出力は、
「主局所割込ソースレジスタ」に接続する。

【０１１６】主割込ソースレジスタは割込の原因を定め
るためにソフトウエアによって用いられる。割込ソース
レジスタにおけるビットは、割込要求信号がマスクされ
なければその論理レベルを表わす。一般に、割込要求の
各々は、ソフトウエアが特定の割込原因に応答するとク
リアされる。主割込ソースレジスタの出力は併せてＯＲ
処理され、マイクロコントローラに送られる。

【０１１７】図８は、例示的なＩＣの割込コントローラ
８６の構造を示す。論理モジュール９６（図２参照）か
らの割込要求、（フックスイッチ／ロックアップ等の）
外部割込入力、直列Ｉ／Ｏ９４、並列Ｉ／Ｏ（図１およ
び添付の説明参照）、キーパッドスキャナ８８、および
リアルタイムクロック７４モジュールは２つの主割込ソ
ースレジスタ１７８、１８０を与える。マスタ割込マス
ク機能が、主マスクレジスタ０ １８２、および主マス
クレジスタ１ １８４の形でマイクロコントローラに与
えられる。

【０１１８】例のみとして、以下にコードレス電話の応
用に用いられる例示的なＩＣにおける割込原因の表であ
る。

【０１１９】

【表４】

【０１２０】図９は、論理モジュール９６からの割込原
因信号を扱うのに必要なステータス、マスク、およびソ
ースレジスタの構造を示す。

【０１２１】例示的なＩＣの割込コントローラモジュー
ル８６は、７つのユーザーがアクセス可能なレジスタ、
すなわち主割込ソースレジスタ０ １８６、主割込マス
クレジスタ０ １８８、主割込ソースレジスタ１ １９
０、主割込マスクレジスタ１１９２、Ｄチャネルステー
タスレジスタ１９４、ＣＨＭ／ＳＹＮＣマスクレジスタ
１９６、およびＣＨＭ／ＳＹＮＣ割込ソースレジスタ１
９８を含む。

【０１２２】割込コントローラ８６は、ＩＮＴ０／ＯＵ
ＴピンおよびＩＮＴ１／ＯＵＴピンを含む。ＩＮＴ０／
ＯＵＴ信号は、割込コントローラ８６からマイクロコン
トローラ４０への出力である。これはＩＮＴ０／ＯＵＴ
ピンを介してオフチップに経路指定される。これは回路
内エミュレーションモードにおいてのみ用いられる。Ｉ
Ｃが回路内エミュレーションモードになければ、このピ
ンはチップ選択ゼロ（ＣＳＯＵＴ０）出力のために用い
られる。ＩＮＴ１／ＯＵＴピンは割込コントローラ８６
からマイクロコントローラ４０への出力である信号を有
する。これはＩＮＴ１／ＯＵＴピンを介してオフチップ
に経路指定される。これは回路内エミュレーションモー
ドにおいてのみ用いられる。ＩＣが回路内エミュレーシ
ョンモードになければ、このピンはチップ選択１（ＣＳ
ＯＵＴ１）出力のために用いられる。

【０１２３】割込コントローラモジュールにおけるユー
ザーがアクセス可能なレジスタは、主割込ソースレジス
タ０ １８６、主割込ソースレジスタ１ １９０、主割
込マスクレジスタ０ １８８、主割込マスクレジスタ１
１９２、Ｄチャネルステータスレジスタ、ＣＨＭ／同
期割込ソースレジスタ１９８、およびＣＨＭ／同期マス
クレジスタ１９６を含む。

【０１２４】システム制御−−ウォッチドッグタイマ／
リセット ウォッチドッグタイマ４６は、マイクロコントローラの
ソフトウエアがハングアップになったかまたは失われた
かどうかを検出し、ＩＣおよびシステムの残部へハード
ウエアのリセットを発生する。ウォッチドッグタイマ４
６は、遮断または回路内エミュレーションモードにおい
ては動作状態にない。システム制御−−並列ポート 例示的なＩＣの並列Ｉ／Ｏポートは、マイクロコントロ
ーラのポート１割込構造、１１ビット汎用出力ラッチ、
２つの３レベル入力ピン、および３つの外部割込入力か
らなる。マイクロコントローラのポート３におけるＲｘ
ＤおよびＴｘＤピンは、汎用Ｉ／Ｏポートとしても動作
できる。これらのポートは、以下に論じられるように構
成される。

【０１２５】マイクロコントローラのポートＰ１．０−
Ｐ１．７に関して、マスク可能な割込が、ピンの各々の
１つの端縁上にプログラマブルに発生される。例示的な
ＩＣにおいて、割込をレポートする目的のため、ピンは
３つの別個の割込ソースレジスタに分けられ、１つはＰ
１．７−４のため、１つはＰ１．３−２のため、および
１つはＰ１．１−０のためのものである。

【０１２６】１１ある汎用出力は、汎用出力レジスタ０
および１を介してプログラムされる。出力はすべてハイ
の省略値を取る。

【０１２７】２つの３レベル入力単一ピンは、３つの入
力状態、ハイ、ロー、またはオープンをレポートでき
る。典型的な応用は、ダイヤル型の選択および工場テス
トモードの選択である。付加的に、これまでかなり詳細
に述べたように、ＴＲＩ−ＬＥＶＥＬ ＩＮ１が回路内
エミュレーションモードを選択するために用いられる。

【０１２８】外部割込入力に関して、前縁および後縁の
両方上で割込要求を発生する３つの入力ピンが与えられ
る。これらのピンは、フックスイッチ、チャネルシンセ
サイザロックアップ、およびモデムシンセサイザロック
アップ入力のために用いられ得る。

【０１２９】機能的には、ポート１のピンの８つすべて
が入力としてプログラムされると、端縁の遷移上でマス
ク可能な割込を発生することができる。割込機能は、マ
イクロコントローラとは別のハードウエアにおいて実行
される。図１２は、例示的なＩＣの割込機能の基本的な
構造を示す。

【０１３０】図１２を参照して、例示的なＩＣの出力ラ
ッチは外部機能を制御するための１１の汎用出力ピンを
与える。これは簡単な一対のレジスタであり（１つは７
ビットおよび１つは４ビット）、マイクロコントローラ
データバスにある。ビットが（ソフトウエアによって）
レジスタの１つにおいてセットされると、対応する出力
ピンもまたセットされる。汎用出力の１つをその省略値
状態として与えるすべてのピンは、ハイレベルで省略値
を取る。

【０１３１】キーパッド（ＯＵＴ６、７）および３レベ
ル入力（ＯＵＴ１０）を除くすべてのピンのためのマル
チプレクス制御は、並列ポートモジュール（図１２にお
いて参照番号２０８によって示される）ではなく、それ
らの他の機能が発するモジュールに位置される。キーパ
ッドおよび３レベルのマルチプレクスは、汎用出力レジ
スタ１において制御される。

【０１３２】並列Ｉ／Ｏポートが、クロック発生器モジ
ュール８２に位置されるモジュールイネーブル制御レジ
スタ０を介して不能化されると、汎用出力として動作し
ているすべてのピンはハイインピーダンス状態におかれ
る。

【０１３３】引続き図１２を参照すると、例示的なＩＣ
において３つの異なる入力状態、すなわちハイ、ロー、
およびオープン、または接続なしを検出できる２つのピ
ンが与えられる。入力の状態は、外部割込ステータスレ
ジスタにおいてレポートされる。これらのピンは割込要
求は発生しない。ＴＲＩ−ＬＥＶＥＬ ＩＮ１ピンは主
に、ＲＥＳＥＴピンがインアクティブになった後ＩＣの
動作モードを選択するために用いられる。ＴＲＩ−ＬＥ
ＶＥＬ ＩＮ１ピンは、僅かに変化を加えた例示的なＩ
Ｃにおける汎用入力として用いられ得るが、リセットに
よりＩＣが回路内エミュレーションモードに入りかねな
いので厳重な注意が必要である。

【０１３４】さらに図１２を参照して、前縁と後縁の遷
移の両方の上で割込要求を発生する３つの割込入力が例
示的なＩＣにおいて与えられる。入力ピンの各々の状態
は、別個の１ビットレジスタにおいてレポートされる。
ピンが、そのステータスレジスタが最後に読出しまたは
リセットされてから状態を変えると、割込要求がラッチ
され、割込コントローラモジュールに送られる。ソース
レジスタの読出しは、ラッチをクリアし、したがって割
込要求をクリアする。

【０１３５】一般に、図１２において、例示的なＩＣの
１１の出力が、汎用出力制御レジスタ０および１におけ
るそれらのそれぞれのビットによって独立的に制御され
ることが認められるだろう。さらに、入力ピンは読出さ
れるとプルアップおよびプルダウン抵抗器によって中間
電源（Ｖｃｃ／２）にされる。ピンの各々は、別個の対
のコンパレータに与える。１つは、入力がハイであれば
その出力においてハイを生むようバイアスされ、１つは
その入力がローであれば出力においてハイを生むように
バイアスされる。入力がオープンであれば、両方のコン
パレータはロー状態を出力する。さらに、ピンのロジッ
クは、ピンの状態が評価されていないなら、プルアップ
およびプルダウン抵抗器を不能化するように設計される
べきであることが認められるであろう。これは電力を節
約する特徴である。ＶｃｃまたはＶｓｓに関する外部入
力の最大抵抗は、（入力がハイまたはローのとき）５０
オームである。最大容量は５０ｐＦである。

【０１３６】次に図１３を参照すると、この発明のキー
パッドスキャナ機構が含まれ得る例示的なＩＣの外部割
込入力構造のより詳細な図が示される。この構造は３つ
の入力ピン２２０、２２２、２２４、３つのステータス
レジスタ２２６、２２８、２３０、および３つの遷移検
出器ラッチ２３２、２３４、２３６を含むことが認めら
れるであろう。

【０１３７】１ビットレジスタである３つの外部割込入
力ステータスレジスタ２２６、２２８、２３０は、外部
割込入力ピン２２０、２２２、２２４の現在の状態をレ
ポートする。ステータスビットは、ピンが変化すると変
化する。レジスタの１つの読出しは、関連する遷移検出
器ラッチ２３２、２３４、２３６をクリアする。ラッチ
２３２、２３４、２３６の各々の出力は、割込コントロ
ーラモジュール８６に与えられ、そこでそれはイネーブ
ルビットとＡＮＤ処理される。

【０１３８】システム制御−−直列ポート 例示的なＩＣの直列インターフェースは、４つの直列チ
ャネルの組合わせである。例示的なＩＣにおいて、これ
らのチャネルは周波数シンセサイザ、ＬＣＤコントロー
ラ、ＥＥＰＲＯＭ、およびＰＣＭコーデックテスト装置
との通信を与える。送信、受信、およびクロック論理の
組合わされたセットは、シンセサイザ、ＬＣＤ、ＥＥＰ
ＲＯＭ、およびＰＣＭインターフェース（送信、受信お
よびクロック論理は包括的にそれぞれ参照番号２４０、
２４２、および２４６によって示される図１３を参照）
をサポートするために用いられる。ハードウエアのこの
組合わされたセットは、ＳＩ／Ｏインターフェースと呼
ばれる。

【０１３９】例示的なＩＣの構成されたシンセサイザイ
ンターフェースに関して、ＩＣおよびシンセサイザチッ
プ、たとえばＭＢ１５０１シンセサイザチップの間の通
信が単一方向であることが認められるだろう。通信はＩ
Ｃからシンセサイザにのみ行なわれる。

【０１４０】例示的なＩＣのＬＣＤインターフェースに
関して、直列インターフェースが、オンチップマイクロ
コントローラおよびＮＥＣ μＰＤ７２２５ ＬＣＤコ
ントローラＩＣ等の間の通信のために与えられる。これ
もまた、１方向のインターフェースであり、通信はＩＣ
からＬＣＤコントローラにのみ行なわれる。

【０１４１】例示的なＩＣのＥＥＰＲＯＭインターフェ
ースは双方向であり、ナショナル（National）、ジェネ
ラル・インスツルメンツ（General Instruments ）、エ
クセル（Exel）インターフェースをサポートする８およ
び１６ビットの装置と互換性がある。さらに、データを
クロックの後縁上で出力する装置をサポートすることが
要求される。したがって、様々な装置と互換性を持つた
め、ポートは前縁または後縁でデータを受信するようプ
ログラムされ得る。

【０１４２】例示的なＩＣのＰＣＭテストポートに関し
て、直列ポートをコーデックまたはＡＤＰＣＭトランス
コーダテストポートへと変換する２つの特殊モードがソ
フトウエアから呼出され得る。コーデックテストモード
において、データインピンは６４ｋｂｐ秒コーデック受
信入力となり、データアウトピンは６４ｋｂｐ秒コーデ
ック送信出力となり、クロックピンはゲートされる５１
２ｋＨｚ ＰＣＭデータクロック出力（８ｋＨｚフレー
ム速度で８サイクルのバースト）となる。ＡＤＰＣＭテ
ストモードにおいて、データインピンは６４ｋｂｐ秒Ａ
ＤＰＣＭ送信入力（ＰＣＭデータ入力）となり、データ
アウトピンは６４ｋｂｐ秒ＡＤＰＣＭ受信出力（ＰＣＭ
データ出力）となり、クロックピンは、５１２ｋＨｚ
ＰＣＭデータクロック出力（８ｋＨｚフレーム速度で８
ビットのバースト）となる。Ｂ／Ｄチャネルポートは、
８ｋＨｚフレーム同期クロックを与える。６４ｋＨｚデ
ータクロックは、８ｋＨｚフレーム同期と同期しなくて
はならない。

【０１４３】例示的なＩＣのＰＣＭテストポートは直列
Ｉ／Ｏポートの送信バッファ、受信バッファ、またはク
ロック発生器を用いない。オーディオパス論理は、クロ
ックおよび直列送信ビットストリームを与え、直列の形
で受信データを受信する。言い換えれば、ＰＣＭテスト
機能は、直列Ｉ／Ｏポートピンを用いるが、クロック発
生、クロック同期、直列から並列、および並列変換をサ
ポートする論理は、オーディオパス論理内で扱われる。

【０１４４】システム制御−−リアルタイムクロック リアルタイムクロックが例示的なＩＣに設けられる。こ
のクロック７４（図２参照）は、ＩＣに電力が入ってい
る間は通常のＩＣの供給源から動作し、ＩＣの電力が低
下しているときは専用バッテリから動作する。３２．７
６８ｋＨｚの水晶がリアルタイムクロックに接続され
る。さらに、１ｋバイトのＲＡＭのブロックが設けられ
る。この「オンチップ」ＲＡＭは、これがリアルタイム
クロックのＢＡＴＴ ＩＮピンから電力を供給されるこ
とを除いては、リアルタイムクロックから独立してい
る。

【０１４５】図１５は例示的なＩＣのリアルタイムクロ
ックモジュール７４のブロック図である。

【０１４６】システム制御−−バッテリレベル検出器 例示的なＩＣは、電源（すなわちバッテリ）の２．７な
いし５．５ボルトの範囲にわたる電圧レベルのデジタル
表示を与える機構を含む。

【０１４７】機能的には、バッテリ電圧モニタ回路は、
Ｖｃｃピン上の電圧を内部しきい値電圧と比較する。Ｖ
ｃｃがしきい値電圧を上回っていれば、コンパレータの
出力はハイである。Ｖｃｃがしきい値を下回っていれ
ば、コンパレータの出力はローである。例示的なＩＣに
おいて、内部しきい値電圧は、４ビットのコードを介し
て、２．７ボルトないし５．４ボルトの±５％の精度で
プログラマブルである。

【０１４８】図１８は例示的なＩＣのバッテリレベル検
出器モジュールのブロック図である。

【０１４９】ＣＴ２ この発明の回路内エミュレーション能力モードを組込む
例示的なＩＣのＣＴ２部分は、以下のモジュールを含み
得る、すなわちＦＩＦＯ９０、Ｂ／Ｄチャネルポート
（図３参照）、送信モデム１００、ＲＳＳＩ Ａ／Ｄコ
ンバータ９２、および論理モジュール９６である。

【０１５０】例示的なＩＣにおいて、単一方向である２
つのＦＩＦＯ２６０、２６２は、ＡＤＰＣＭブロック８
４、ＢチャネルＩ／Ｏ２６４、およびフレームフォーマ
ッタ９６の間に設けられ、１つは送信方向であり、１つ
は受信方向である（図１７参照）。これらのＦＩＦＯ
は、７２ｋｂｐのラジオバースト速度および常に３２ｋ
ｂｐのＡＤＰＣＭ、Ｂチャネルポート速度の間に弾性記
憶装置を設ける。ＦＩＦＯはフレームフォーマッタ９６
から見れば直列に見え、ＡＤＰＣＭブロック８４から見
れば４ビット幅に見える、というのもＡＤＰＣＭはニブ
ルで動作するからである。

【０１５１】例示的なＩＣのＦＩＦＯモジュール９０
は、論理モジュール９６（特定的にはＰＬＬ１１５２）
からの１．１５２ＭＨｚクロック、またはクロック発生
器モジュール８２からの固定された１．１５２ＭＨｚク
ロックのいずれかから、５１２ｋＨｚ、３２ｋＨｚ、お
よび８ｋＨｚクロックを作成する。

【０１５２】例示的なＩＣにおけるＢ／ＤチャネルＩ／
Ｏポートモジュール２６４は、４つの別個の機能を果た
すようマルチプレクスされる６つのＩ／Ｏピンを与え、
それらは暗号を含むＢチャネルＩ／Ｏポート、Ｄチャネ
ルＩ／Ｏポート、単一送信（Ｔｘ 変調器Ｉ／Ｏ）、お
よび６つの汎用出力ポートである。

【０１５３】例示的なＩＣの送信変調器１００は、ＣＴ
２論理モジュール９６から直列データを受入れ、それを
直角位相の一対のシングルエンドのアナログ出力に変換
する。例示的なＩＣで発生される出力は、外部でＩＦ搬
送波と混ぜられ、合計して所望の周波数が変調された信
号を得るよう意図されている。

【０１５４】変調器１００のブロック図は図１８に示さ
れる。変調器１００の中心はルックアップＲＯＭ２７０
であり、データ依存ステートマシンアドレスジェネレー
タ２７２によってアドレス指定され、一連の同期するラ
ッチ２７４によって追従されている。バッファによって
追従される２つの同一の６ビット＋符号ＤＡＣはアナロ
グ出力を駆動する。

【０１５５】様々な関連する出願ではるかに詳細に述べ
られたように、スペクトル測定を簡略化するために例示
的なＩＣにおいてテストモードが設けられてもよい。

【０１５６】受信信号強度表示（ＲＳＳＩ）モジュール
９２は、ＲＦ受信信号レベルのデジタル表示を与える。

【０１５７】次に包括的に論理モジュール９６を説明す
ると、受信タイミング回復、フレームタイミングジェネ
レータ、ＳＹＮＣチャネルハンドラ、Ｂチャネルハンド
ラ、Ｄチャネルハンドラ、およびモデムタイミング調整
を含むフレームコントローラが設けられる。

【０１５８】図１９は、受信タイミング回復、フレーム
タイミングジェネレータ、ＳＹＮＣチャネルハンドラ、
Ｂチャネルハンドラ、Ｄチャネルハンドラ、を含むフレ
ームコントローラのブロック図である。

【０１５９】受信タイミング回復機能に関して、受信デ
ータ（Ｒｘデータ）からビット同期されたタイミングが
発生され、種々の機能に与えられる。

【０１６０】ＳＹＮチャネルハンドラは、受信クロック
ジェネレータ（ＤＰＬＬ）からＰＬＬされたクロックお
よびバースト信号を受け、受取った同期情報をフレーム
タイミングジェネレータおよびＣＰＵに与える。これは
また、フレームタイミングジェネレータから送信タイミ
ングパルス、ＢチャネルハンドラおよびＤチャネルハン
ドラから送信データを受け、送信バースト信号を発生す
る。

【０１６１】フレームタイミングジェネレータは、シス
テムが信号を受取っているとき受取った同期情報をＳｙ
ｎチャネルハンドラから受け、すべての必要な受信およ
び送信タイミングパルスをＢチャネルハンドラ、Ｄチャ
ネルハンドラ、送信部分のＳＹＮチャネルハンドラ、Ｍ
ＯＤＥＭタイミング調整、およびこれらのパルスが要求
される他のいかなるブロックにも与える。

【０１６２】モデムタイミング調整は、それらがモデム
から基準信号を送信および受信しているときに、ＲＦセ
クションおよびモデムの遅延を測定する。

【０１６３】コードレス電話の応用 上述のように、この発明のキーパッドスキャナ機構は、
コードレス電話に用いられるためのＩＣに含められる
と、コードレス電話での使用に適している。図２０およ
び図２１を参照すると、ＩＣがこの発明の教示に従う回
路内エミュレーション能力モードを含み、たとえば上述
の例示的なＩＣが組入れられるタイプのコードレス電話
が示されている。このようなコードレス電話は、送受器
または端末装置２（図２０に図示される）および本体ま
たはベースステーション４（図２１に図示される）を含
む。本体４は電話コードにより壁のアウトレットまたは
コンセント、電話ポール、または別の固定された構造に
接続され、そのためこれは電話網回線６を介して電話メ
ッセージ信号の受信および送信の両方ができ、そのため
これはそれによって電力を与えられ得る。送受器２上の
アンテナ８およびベースステーション４上の対応するア
ンテナ１０は、電波の送信および受信によって２つの装
置の間に通信チャネルを作るために用いられる。従来の
ように、送受器２は電話を掛けるまたはダイヤルするた
めのキーパッド１２、マウスピースおよびイアピース１
３を含み、これらとそれぞれマイクロフォン１４および
スピーカ１６が結合される。電話番号がキーパッド１２
に入力され得て、対応する情報が通信チャネルを介して
本体４に送信され、それから電話網回線６に送信され
る。その代わりに、本体４が電話網回線６から着信があ
ることを示すメッセージ信号を受取ると、本体４からの
信号が送受器２に呼出音を起こし、第２の呼出音を本体
４に起こして着信の存在を示す。

【０１６４】良視聴区域と呼ばれる送受器２および本体
４の標準的な最大の分離は、約３００メートルであり、
連邦通信委員会（Federal Communications Commission
：ＦＣＣ）によって設定される。典型的には、システ
ムの各々に１０の二重通信方式のチャネルが許可されて
おり、上方のチャネルは４９ＭＨｚ周波帯内の周波数を
有し、下方のチャネルは４６ＭＨｚ周波帯内の周波数を
有する。もちろん、これらの動作パラメータはＦＣＣに
よって設定され、この発明の一部を形成するものではな
い。

【０１６５】送受器２と同様、ベースステーション４は
マイクロフォン２２、イアピース２４、およびキーパッ
ド２６を含む。同様に、送受器２およびベースステーシ
ョン４の両方は、ＲＯＭ２８、３０、ＥＰＲＯＭ３２、
３４、ＬＣＤ、コントローラ３６、３８、および一般に
無線信号および電力レベルに関する他のいくつかの要素
を含む。

【０１６６】図２０および図２１に認められ得るよう
に、この発明の教示に従う回路内エミュレーション能力
モードを含むＩＣは、送受器２およびベースステーショ
ン４の両方において用いられる。ＩＣは図２０において
参照番号１８によって、および図２１において参照番号
２０によって示される。

【０１６７】前述に基づいて、当業者はこれらの教示に
よってなされる改良点を十分に理解し、認めるはずであ
る。当業者はまた、ＩＣおよび、特にコードレス電話で
の使用のためのＩＣに組入れられ得る上述の回路内エミ
ュレーション能力モードの価値および利点を十分に理解
し、認めるはずである。しかしながら実質的にすべての
点において、さらなる詳細が、関連する事件において見
出されるであろう。これらの詳細は当業者にとってはこ
の発明を実施、または実施するためのベストモードを理
解するために必要ではないが、これらの詳細は当業者に
とって有用であり得て、参照を希望するかもしれない。

【０１６８】明らかに、数々の修正および変更が教示に
照らして可能である。したがって、前掲の特許請求の範
囲内で、この発明は上に具体的に説明したのと別の方法
で実施され得る。

【図面の簡単な説明】

【図１】この発明の教示に従ったキーパッドスキャナの
ブロック図である。

【図２】この発明の教示に従ったキーパッドスキャナ機
構とともに用いられる例示的なＩＣのブロック図であ
る。

【図３】この発明の教示に従ったキーパッドスキャナ機
構と用いられる例示的なＩＣのブロック図である。

【図４】この発明の教示に従ったキーパッドスキャナ機
構と用いられる例示的なＩＣが設置されたコードレス電
話の送受器のブロック図である。

【図５】この発明の教示に従ったキーパッドスキャナ機
構と用いられる例示的なＩＣが設置されたコードレス電
話の本体のブロック図である。

【図６】この発明の教示に従ったキーパッドスキャナ機
構と用いられる例示的なＩＣの一部を形成し得るマイク
ロコントローラシステムのブロック図である。

【図７】この発明の教示に従ったキーパッドスキャナ機
構と用いられる例示的なＩＣの一部を形成し得るクロッ
ク発生器モジュールのブロック図である。

【図８】この発明の教示に従ったキーパッドスキャナ機
構と用いられる例示的なＩＣの一部を形成し得る割込コ
ントローラの１つの可能な構造を示す図である。

【図９】この発明の教示に従ったキーパッドスキャナ機
構と用いられるための例示的なＩＣにおいて論理モジュ
ールからの割込原因信号を扱うために必要なステータ
ス、マスク、およびソースレジスタの可能な構造を示す
図である。

【図１０】この発明の教示に従ったキーパッドスキャナ
機構と用いられるための例示的なＩＣの一部を形成し得
るウォッチドッグタイマおよびリセット出力機構の状態
図である。

【図１１】この発明の教示に従ったキーパッドスキャナ
機構と用いられるための例示的なＩＣの一部を形成し得
るウォッチドッグタイマの可能な構成を示す図である。

【図１２】この発明の教示に従ったキーパッドスキャナ
機構と用いられるための例示的なＩＣの一部を形成し得
る割込機能機構の可能な基本的な構造を示す図である。

【図１３】この発明の教示に従ったキーパッドスキャナ
機構と用いられるための例示的なＩＣに存在し得る外部
割込入力構造を示す図である。

【図１４】この発明のキーパッドスキャナ機構と用いら
れるための例示的なＩＣに存在し得る直列インターフェ
ースのブロック図である。

【図１５】この発明の教示に従ったキーパッドスキャナ
機構と用いられるための例示的なＩＣの一部を形成し得
るリアルタイムクロックモジュールのブロック図であ
る。

【図１６】この発明の教示に従ったキーパッドスキャナ
機構と用いられるための例示的なＩＣの一部を形成し得
るバッテリレベル検出器のブロック図である。

【図１７】この発明の教示に従ったキーパッドスキャナ
機構と用いられるための例示的なＩＣの一部を形成し得
る種々のＣＴ２モジュールを示す図である。

【図１８】この発明の教示に従ったキーパッドスキャナ
機構と用いられるための例示的なＩＣの一部を形成し得
る送信変調器のブロック図である。

【図１９】この発明の教示に従ったキーパッドスキャナ
機構と用いられるための例示的なＩＣの一部を形成し得
るフレームコントローラのブロック図である。

【図２０】例示的なＩＣが組入れられたコードレス電話
（明細書中コードレス電話と称す）の音声インターフェ
ースのブロック図である。

【図２１】アナログインターフェースを除いたコードレ
ス電話の音声経路のブロック図である。

【符号の説明】

２ 送受器 ４ 本体 ４０ マイクロコントローラ ２５１ キーパッドスキャナ機構 ３００ キーパッド

Claims (10)

【特許請求の範囲】
1. 【請求項１】 １より多いキーを有し、マイクロコント
   ローラを含む集積回路に組入れられるキーパッドを含む
   キーパッドスキャナ機構であって、 前記キーの少なくとも１つが押されたときを定めるため
   の作業検出モードと、さらに作業検出モードの間に前記
   キーの少なくとも１つが押されるとトリガされ、前記キ
   ーが押されたことを確認し、前記マイクロコントローラ
   にレポートするノーマルモードとを含む、キーパッドス
   キャナ機構。
2. 【請求項２】 前記集積回路がクロック発生器を含み、
   さらに前記作業検出モードの間に作業が検出されると出
   力が前記クロック発生器に発生される、請求項１に記載
   のキーパッドスキャナ機構。
3. 【請求項３】 ステータスレジスタと、さらに前記ステ
   ータスレジスタが最後に読出されてから前記キーの少な
   くとも１つが押されると発生される割込とをさらに含
   む、請求項１に記載のキーパッドスキャナ機構。
4. 【請求項４】 前記キーをデバウンシングするための手
   段をさらに含み、前記手段がソフトウエアを介して動作
   する、請求項１に記載のキーパッドスキャナ機構。
5. 【請求項５】 １より多いキーが同時に押されると必ず
   レポートされる多重キーダウンコードをさらに含む、請
   求項１に記載のキーパッドスキャナ機構。
6. 【請求項６】 どのキーも押されていないときは必ずレ
   ポートされるノーキーダウンコードをさらに含む、請求
   項１に記載のキーパッドスキャナ機構。
7. 【請求項７】 １より多いキーを含むキーパッドを走査
   するための方法であって、前記キーパッドがマイクロコ
   ントローラを含む集積回路に組入れられ、 前記キーパッド上の前記キーの少なくとも１つが押され
   たことを検出するステップと、さらに前記検出に応答に
   して前記集積回路の起動をトリガするステップとを含
   む、方法。
8. 【請求項８】 前記トリガの後、前記キーの押されたこ
   とを確認するステップと、さらに前記トリガの後、前記
   キーが押されたことを前記マイクロコントローラにレポ
   ートするステップとをさらに含む、請求項７に記載の方
   法。
9. 【請求項９】 １より多いキーを含むキーパッドにおい
   て、前記キーパッドがマイクロコントローラを含む集積
   回路に組入れられ、改良点は、前記キーパッドが作業検
   出モードおよびノーマルモードを有するキーパッドスキ
   ャナ機構を含む、キーパッド。
10. 【請求項１０】 前記キーパッドがコードレス電話の本
    体および送受器において用いるためのものである、請求
    項９に記載のキーパッド。