JPH0676087A

JPH0676087A - 実装されたマイクロプロセッサのタイプに適応可能なデータ処理システム及びマイクロプロセッサのタイプの検出方法

Info

Publication number: JPH0676087A
Application number: JP5146021A
Authority: JP
Inventors: Cuvillier Pierre; ピエール・クリヴィエル
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1992-06-17
Filing date: 1993-06-17
Publication date: 1994-03-18
Also published as: FR2692694A1; EP0574991A1

Abstract

(57)【要約】【目的】実装されたマイクロプロセッサを検出し、非
互換ピンを適切なラインに自動的に接続するシステムを
提供すること【構成】同一ファミリに属するあらゆるタイプのマイ
クロプロセッサを実装するためのソケットが設けられた
メインボードを備えたデータ処理システムである。ここ
で、前記ファミリに属するマイクロプロセッサは、所定
のマイクロプロセッサピンの特定の機能のために互換性
を有さないものである。本システムは、マイクロプロセ
ッサのタイプを検出するよう動作可能な不揮発性メモリ
に格納されたプログラムと、前記レジスタのビットによ
り制御される、所定のピンと本システムとの間に配置さ
れたスイッチとを含むものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基本的なマイクロプロ
セッサを備え、単にマイクロプロセッサを交換するかま
たは同じファミリの別のマイクロプロセッサを付加する
ことにより処理能力を増大させることができる一般に市
販のマイクロコンピュータに関し、特に、同一ファミリ
に属し、互換性のある入力及び出力信号を有するが、接
続互換性を有さないマイクロプロセッサを備えたマイク
ロコンピュータに関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】486フ
ァミリのマイクロプロセッサには、現在５つのタイプが
ある、即ち、486SXと487SXと486DXといわゆる「オーバ
ードライブ」と486DX2との５タイプである。486SXは、
数学的コプロセッサを有さない。他のタイプのマイクロ
プロセッサは数学的コプロセッサを付加的に有し、「オ
ーバードライブ」及び486DX2は更に内部クロック周波数
二倍器(doubler)を付加的に有する。各マイクロプロセ
ッサは、一面にピンマトリクスを備えたいわゆるPGA正
方形セラミックパッケージ中に封入されている。そのマ
トリクスの中央部分にはピンは存在しない。マトリクス
の行はA〜Sまで、またマトリクスの列は1〜17まで番号
が付されている。従って、例えば、符号A15はA行15列の
ピンを指している。

【０００３】また、いわゆるPQFPパッケージも存在し、
これは、486SXマイクロプロセッサのみにはんだ付けさ
れるものである。

【０００４】以下の表は、486ファミリの様々なPGAパッ
ケージマイクロプロセッサの互換性を有さない（以下、
非互換と称す）ピンの機能を示すものである。

【０００５】

【表１】

【０００６】非互換ピンを介して伝達される信号を、FE
RR#、NMI、及びIGNNE#で示す。記号「#」は、対応する
信号が低活動レベルにあることを示す。信号FERR#は、
コプロセッサエラーが発生したことを低レベル状態によ
り表すマイクロプロセッサの出力信号である。信号NMI
は、マイクロプロセッサに供給すべきマスク不能な割り
込み信号である。信号IGNNE#は、コプロセッサエラーが
無視されなければならないことを示すマイクロプロセッ
サの入力信号である。

【０００７】ピンのレイアウトには３つの異なるタイプ
があり、それぞれ、表の各列に対応している。487SXパ
ッケージは、更に、信号を伝達することのない別のキー
ピンD4を備えている。将来、マイクロプロセッサは、こ
れらの３種類のピンレイアウトのいずれか１つで互換性
を有するタイプのものになると推測される。

【０００８】現在、486ファミリに属する様々なタイプ
のマイクロプロセッサの中の何れにも適応可能な１タイ
プのメインボードを用いたマイクロコンピュータが製造
されている。これにより、３つの異なるタイプのメイン
ボードを提供する必要性をなくし、更に、ユーザ所有の
マイクロプロセッサをユーザが交換することが可能とな
る。この種のマイクロコンピュータのユーザにとっての
利点は、ユーザが、最初は、例えば486SXマイクロプロ
セッサを備えた安価なマイクロコンピュータを購入し、
後で、更に強力なマイクロプロセッサと交換することが
可能となる、ということである。この目的を達成するに
は、マイクロプロセッサをゼロ挿入力(zero insertion
force)ソケットに挿入し、通常は、非互換ピンA13,A15,
B15,C14をメインボードの対応するラインに接続するた
めに、実装されるマイクロプロセッサに応じて、正しく
ジャンパを配置しなければならない。

【０００９】しかし、ジャンパの配置は間違い易いの
で、ユーザはマイクロコンピュータのユーザマニュアル
を参照しなければならず、これは、技術的知識を殆ど持
たないユーザにとっては相当面倒な作業となる。

【００１０】

【課題を解決するための手段】本発明の目的は、実装さ
れたマイクロプロセッサを検出し、非互換ピンを適当な
ラインに自動的に接続するシステムを提供することにあ
る。

【００１１】この目的は、実装されているマイクロプロ
セッサのタイプを検出するために、そのマイクロプロセ
ッサ自体により実行されるプログラムによって適切に制
御されるスイッチをジャンパの代わりに用いることで達
成される。実際に、本発明に基づいて確認されたこと
は、第１に、マイクロプロセッサのタイプがプログラム
により検出可能であること、第２に、そのようなプログ
ラムをマイクロプロセッサにより実行する際には非互換
ピンを経て伝達される信号を使用する必要がないという
ことである。

【００１２】本発明は、更に詳細には、同一ファミリに
属するあらゆるタイプのマイクロプロセッサを実装する
ためのソケットを備えたメインボードを有するデータ処
理システムに関する。ここで、前記ファミリに属するマ
イクロプロセッサは、所定のマイクロプロセッサピンの
特定の機能により互換性を有さないものである。本発明
によれば、前記システムは、マイクロプロセッサのタイ
プを検出するために動作可能な不揮発性メモリに記憶さ
れているプログラムと、書き込みモードにおいて前記プ
ログラムによりアクセス可能なレジスタと、レジスタビ
ットにより制御され、所定のピンとシステムとの間に配
置されたスイッチとを備えている。

【００１３】本発明の実施例によれば、メインボードに
は、第１のマイクロプロセッサと、同一ファミリに属す
るの第２のマイクロプロセッサを実装するためのソケッ
トとが設けられる。また、電源オンリセット信号により
イネーブルとなるラッチが設けられる。このラッチの出
力は、第１のマイクロプロセッサのディセーブルピンに
接続され、またその入力は、少なくとも電源オン時に所
定期間にわたって所定レベルに維持される信号を供給す
るピンを伴うソケットのピンに接続される。

【００１４】検出プログラムは、１組の所定のマイクロ
プロセッサピンをチップセットに接続するための本発明
による方法を実行する。この場合、前記１組のピンにお
ける各ピンの機能は、同一ファミリに属するマイクロプ
ロセッサの別個のタイプに応じて異なる。本方法は、初
期化に際してマイクロプロセッサ自体により実行される
以下のステップを提供するものである。即ち、本方法
は、マイクロプロセッサの所定レジスタの内容を保存
し、そのレジスタが同一ファミリに属する少なくとも１
タイプのマイクロプロセッサの識別子を初期化時に含
み、識別されたマイクロプロセッサのタイプに応じて１
組のピンの接続を適切に行う、というステップを提供す
る。

【００１５】本発明の実施例によれば、数学的コプロセ
ッサを含む第１タイプのマイクロプロセッサとコプロセ
ッサを有さない第２タイプのマイクロプロセッサとを識
別子により同時に識別する場合には、本方法は次に示す
ステップを含む。即ち、そのステップは、コプロセッサ
が存在するか否かに応じて異なる結果を提供する命令を
実行し、その実行結果が予測された結果である場合に第
１タイプのマイクロプロセッサを識別し、その他の場合
には第２タイプのマイクロプロセッサを識別する、とい
うステップである。

【００１６】また、本発明の実施例によれば、関連する
ピンの組のうち割り込みを生成するように動作可能な信
号を供給する所定ピンの位置が異なるという点で区別さ
れる第３及び第４タイプのマイクロプロセッサを識別子
により同時に識別する場合には、本方法は次に示すステ
ップを含む。即ち、そのステップは、第３または第４タ
イプのマイクロプロセッサに関連する可能性のうちの１
つに従って１組のピンの接続を行い、信号生成を発生さ
せる命令を実行し、割り込みが生成された場合には１組
のピンの現在の接続を維持し、その他の場合には、第３
または第４タイプのマイクロプロセッサに関連する、前
記とは別の可能性に従って１組のピンの接続を行う、と
いうステップである。

【００１７】本発明の上述その他の目的、特徴、様態及
び利点は、図面を参照しつつ以下に示す本発明の詳細な
説明を読むことにより明らかになることと思われる。

【００１８】

【実施例】以下、インテル社製486ファミリのマイクロ
プロセッサを使用するマイクロコンピュータを例に挙げ
て本発明の説明を行うこととする。

【００１９】図１(a)は、PGAパッケージを備え、ソケッ
トに取付けられた、486ファミリのマイクロプロセッサ1
0を示すものである。異なるタイプのマイクロプロセッ
サの間で互換性を有さないピン（A13,A15,B15,C14）を
除き、このマイクロプロセッサ10の全てのピンは、従来
は、一般に「チップセット」と呼ばれるマイクロプロセ
ッサの周辺回路12にライン11により接続される。勿論、
付加的なキーピンが設けられたパッケージを備えた487S
Xマイクロプロセッサにも適合するようなソケットを選
択する。非互換ピンA13,C14のいずれか一方は、信号C1
により制御されるスイッチI1により、チップセットの上
記ラインFERR#に接続される。信号C1が０の場合には、
スイッチI1は、例えば図示の位置にあり、ピンC14をラ
インFERR#に接続し、ピンＡ13はその接続が切断され
る。また、信号C1が１の場合には、スイッチI1は、ピン
A13をラインFERR#に接続し、ピンC14はその接続が切断
される。

【００２０】非互換ピンA15,B15のいずれか一方は、信
号C2により制御されるスイッチI2を介して、チップセッ
トの上記ラインNMIに接続される。同じ信号C2により制
御されるスイッチI3が、ピンA15とチップセットの上記
ラインIGNNE#との間に配置される。スイッチI4もまた信
号C2により制御され、スイッチI1とラインFERR#との間
に配置される。信号C2が０である場合には、スイッチI2
〜I4は、例えば、図示の位置にあり、即ち、ピンA15を
ラインIGNNE#に接続し、ピンB15をラインNMIに接続し、
スイッチI1をラインFERR#に接続する。また、信号C2が
１である場合には、ラインIGNNE#及びFERR#の接続が切
断されて、ラインNMIがピンA15に接続され、ピンB15の
接続が切断される。

【００２１】スイッチI1〜I4は、記号的に表示されてい
るが、これは、当業者であれば、論理回路又は３状態ゲ
ートを用いた他の適当な方法により作成可能なものであ
る。また、未接続のライン及び／又はピンを一定電圧に
接続することになる場合には、当業者であれば、そのス
イッチを作成することも可能である。

【００２２】信号C1及びC2は、プログラムによりアクセ
ス可能なレジスタ14（ラッチ）によって生成される。即
ち、レジスタ14は、書き込みモードにおいてアドレス指
定可能なものであり、データ処理システムのデータバス
D上に供給された値を記憶することができる。この目的
を達成するために、レジスタ14の入力は、バスDのライ
ンに接続され、そのレジスタ14の選択入力は、アドレス
デコーダ16の出力に接続され、ひいては、システムのア
ドレスバスAに接続される。

【００２３】従来は、２タイプのアドレス、即ちメモリ
アドレスと周辺アドレス又は入出力（I/O）アドレスと
が利用可能である。メモリアドレスは、実行するプログ
ラム及びデータを記憶させるためにシステムのランダム
アクセスメモリ（RAM）にアクセスするのに用いられ
る。I/Oアドレスは、周辺装置（モニタ、プリンタ等）
並びに特定の回路のプログラム化(programmation)レジ
スタにアクセスするために用いられる。

【００２４】好適には、I/Oアドレスを用いてレジスタ1
4の選択を行う。実際のところ、従来は多くのI/Oアドレ
スが利用可能であるが、メモリアドレスの利用可用性に
ついては定かでない。I/Oアドレスデコーダの場合に一
般的であるように、アドレスデコーダ16は、アドレスバ
スAの最初の10本のラインA0〜A9と、書き込みモードに
おいて周辺装置を選択するためのラインIOW#と、周辺装
置を禁止するためのラインAENとを受容する。デコーダ1
6により供給される選択信号W#は、ORゲート18を介して
レジスタ14の選択入力WR#に供給される。なお、ORゲー
ト18の機能については後述することとする。

【００２５】データバスDの２本のラインにより各々の
状態が変更されるレジスタ14の２つのラッチ、例えばD
0,D1は、スイッチの制御信号C1,C2の状態を設定する。
従って、信号C1,C2の状態は、レジスタ14のI/Oアドレス
で書き込まれているデータの最下位の２つの重み(weigh
t)ビットにより設定される。

【００２６】信号C1,C2が適切に確立された場合にレジ
スタ14の内容が偶発的に(accidentally)変更されること
がないように、レジスタ14におけるあらゆる後続の書き
込み動作がORゲート18により阻止される。ORゲート18の
入力LOCKは、レジスタl4の別のラッチに接続される。そ
の別のラッチの状態は、データバスDのうちの別のライ
ン、例えばD2により固定される。従って、この別のラッ
チに１を書き込むことにより、ゲート18は、レジスタ14
を選択する活動信号W#をそれ以上供給しなくなる。実際
には、実装されたマイクロプロセッサのタイプが検出さ
れると、レジスタ14に２進値1XXが書き込まれる。ここ
で、その２進値の最初のビットＸＸは、信号C1,C2の状
態に対応し、３番目のビットは、レジスタ14をブロック
するよう１とする。

【００２７】図１(b)は、486ファミリの様々なタイプの
マイクロプロセッサを対象として、図１(a)に記載のス
イッチI1〜I4の位置に関連して、選択されるべき信号C
1,C2の状態を示す表である。この表については特に説明
する必要はない。図１(a)に示すスイッチ11〜14の位置
が、486DX及び486DX2タイプのマイクロプロセッサに対
応することに留意されたい。

【００２８】図２は、実装されているマイクロプロセッ
サのタイプを検出し、非互換ピンの適切な接続を確立す
るように適切な値をレジスタ14に書き込むために、本発
明の方法を実施するプログラムにより実行される動作の
フローチャートを示すものである。このプログラムは、
最初に実行されるものでなければならず、不揮発性メモ
リ（ROM）に格納される従来のプログラムの最初の部分
（一般に「電源オン自己テスト（POST）」と呼ばれる）
とすることが可能なものである。486ファミリのマイク
ロプロセッサの内の１つは通常はDX（486DXタイプとは
無関係）と呼ばれ、マイクロプロセッサの電源オン時に
そのファミリのマイクロプロセッサの１つ又は２つのタ
イプに特有の識別子を含むので、前記プログラムが最初
に実行されることが必須条件である。

【００２９】従って、マイクロプロセッサのレジスタを
用いて命令を実行する前には必ず、レジスタDXの内容を
RAMに保存するための命令を実行する必要がある。実際
には、識別子を含むのはレジスタDXの最初のバイトDLで
ある。バイトDLの20hと2Fh（16進法）との間に含まれる
値により、マイクロプロセッサが486SXタイプ又は487SX
タイプのいずれであるかが識別される。また、00hと1Fh
との間に含まれる値により、マイクロプロセッサが486D
Xタイプであることが識別される。更に、30hと3Fhとの
間に含まれる値により、マイクロプロセッサが「オーバ
ードライブ」又は486DX2タイプであることが識別され
る。単に識別子DLを読み出すだけでは、486SXタイプと4
87SXタイプとを区別すること、また、486DX2タイプと
「オーバードライブ」タイプとを区別することが出来な
いことが分かる。

【００３０】以下に示すプログラムにより、上記の不確
実性を回避することが可能となる。以降、フローチャー
トの各ブロックについて説明を行う各段落の頭にはその
ブロック番号を付記することとする。

【００３１】１００．プログラムにより実行される最初
の命令によって、レジスタDXの第１バイトDLの値をRAM
に格納する。

【００３２】１０２．値DLが00hと1Fhとの間に含まれる
か否かをチェックする。

【００３３】１０４．値DLは、00hと1Fhとの間に含まれ
る。使用されているマイクロプロセッサは486DXタイプ
のものである。ピンC14はFERR#へ、ピンB15はラインNMI
へ、ピンA15はラインIGNNE#へ接続されなければならな
い。これを達成するため、２進値00をレジスタ14に書き
込んで、スイッチI1〜I4の対応する位置を選択する（実
際には、このレジスタへのあらゆる後続のアクセスを阻
止するために、２進値100がレジスタ14に書き込まれ
る）。

【００３４】次いでプログラムが終了し、マイクロコン
ピュータをテスト及びブートを行うための従来の動作が
ブロック1000で継続される。

【００３５】１０６．値DLが20hと2Fhとの間に含まれる
か否かをチェックする。

【００３６】１０８．値DLが20hと2Fhとの間に含まれ
る。4865Xタイプは487SXタイプと区別されなければなら
ない。これら２つのタイプの間の差異は、4865Xには数
学的コプロセッサが存在しないということである。コプ
ロセッサの存在を必要とする命令、又は、コプロセッサ
が存在する場合と存在しない場合とで応答の異なる命令
が実行される。

【００３７】例えば、いわゆるFSTCW命令が実行され
る。この命令は、選択されたメモリアドレスにコプロセ
ッサのレジスタCWの内容を格納するよう機能するもので
ある。電源オン時にレジスタCWは値3F7hを含む。コプロ
セッサが存在しない場合には、命令TSTCWの実行によ
り、選択されたアドレスに値FFFFhが格納される。

【００３８】１１０．命令により与えられた結果をチェ
ックする。例えば、電源オン時に、選択されたメモリア
ドレスで命令FSTCWを実行することにより、コプロセッ
サが存在する場合には選択されたメモリアドレスに値3F
7hが見い出され、コプロセッサが存在しない場合には同
メモリアドレスに値FFFFhが見い出される。

【００３９】１１２．結果（FFFTh）は、コプロセッサ
が存在しないことを示す。従って、マイクロプロセッサ
は486SXタイプのものである。レジスタ14に２進値01を
書き込むことにより、ピンA15はラインNMIに接続され、
ラインIGNNE#,FERR#はその接続が切断されなければなら
ない（図１(a)及び図１(b)参照）。

【００４０】次いでプログラムはブロック1000で終了す
る。

【００４１】１１４．結果（3F7h）は、コプロセッサが
存在することを示す。従って、使用されているマイクロ
プロセッサは487SXタイプのものである。レジスタ14に
２進値10を書き込むことにより、ピンA13はラインFERR#
へ接続され、ピンB15はラインNMIへ接続され、ピンA15
はラインIGNNE#へ接続されなければならない。

【００４２】次いでプログラムはブロック1000で終了す
る。

【００４３】１１６．値DLは00hと2Fhとの間に含まれな
い。従って、値DLは30hと3Fhとの間に含まれるものと仮
定される。使用されているマイクロプロセッサは、「オ
ーバードライブ」又は486DX2タイプである。これら２つ
のタイプのマイクロプロセッサは、いずれもコプロセッ
サを備えるが、ピンA13とピンC14との機能が逆になって
いる（一方のピンはラインFERR#に接続され、他方のピ
ンは接続が切断されなければならない）という点で異な
る。この場合、いずれか一方のタイプ、例えば486DX2に
従ってピンの接続が選択される（その接続は486DXタイ
プの場合と同じである）。信号FERR#は、マイクロプロ
セッサの出力信号であるので、その接続に危険性は無
い。従って、チップセットの信号（NMI、IGNNE#）が不
確実な電圧のマイクロプロセッサの未使用ピンに短絡さ
れる危険性は無い。

【００４４】信号FERR#が活動状態であることは、コプ
ロセッサにおいてエラーが発生したことを示す。以下に
示す検出プログラムのステップは、コプロセッサのエラ
ーを生成し、チップセット12のラインFERR#が実際にそ
の活動状態を受信したか否かを検出することにより構成
される。ラインFERR#がその活動状態を受信した場合、
当初の接続が正しかったことになり、受信しなかった場
合には、別の接続（「オーバードライブ」タイプに対応
するもの）を選択しなければならない。

【００４５】コプロセッサの誤った命令が実行された場
合、信号FERR#が表明され、これにより一般にはチップ
セット12によるハードウェア割り込みの生成、いわゆる
IRQ13が発生する。一般に「基本入出力システム（BIO
S）」と呼ばれる、ROMに格納された低レベルプログラム
が、ハードウェア割り込み（即ち、信号FERR#等のエラ
ー信号により発生する割り込み）を管理する。従来、ハ
ードウェア割り込みに際しては、マイクロプロセッサ
は、現在実行中のプログラムを瞬間的に中断し、割り込
みを処理するためのBIOSルーチンを実行する。

【００４６】本発明の実施例によれば、マイクロプロセ
ッサのレジスタ又はRAMの所定のフラグをディセーブル
にするために、このBIOSルーチンが提供される。勿論、
そのフラグは、信号FERR#の表明が発生する前にイネー
ブルにされる。

【００４７】１１８．検出プログラムがフラグをイネー
ブルにする。

【００４８】１２０．コプロセッサのエラーが発生し、
このため、信号FERR#の表明を生成する。例えば、シー
ケンスFLD1（スタックに値１をプッシュする）、FLDZ
（スタックに値０をプッシュする）、及びFDIV（スタッ
クにプッシュされた第１の値(1)を第２の値(0)で除算す
る）等の一連の命令が実行されて、コプロセッサにおい
てゼロによる除算が発生する。

【００４９】ブロック116で選択された接続が正しい接
続である場合、チップセット12はエラー信号FERR#を受
信する。次いで上記BIOSルーチンが実行されて、フラグ
がディセーブルにされる。また、ブロック116で実行さ
れた接続が正しい接続でない場合には、チップセット12
は信号FERR#を受信せず、BIOSルーチンは実行されず、
フラグはディセーブルにはされない。

【００５０】１２２．フラグを読み出す。

【００５１】１２４．そのフラグがイネーブルになった
ままであるか否かをチェックする。そのフラグがイネー
ブルになっていない場合、信号FERR#は考慮されてい
る。従って、ブロック116で選択された接続は正しい接
続であり、マイクロプロセッサは486DX2タイプのもので
ある。

【００５２】次いでブロック1000でプログラムが終了す
る。

【００５３】また、前記フラグがイネーブルになったま
まである場合には、信号FERR#は無視されている。従っ
て、ブロック116で選択された接続は正しい接続ではな
く、マイクロプロセッサは「オーバードライブ」タイプ
のものである。「オーバードライブ」タイプに対応する
接続（487SXタイプの接続と同じ）が、ブロック114で選
択される。

【００５４】従って、ブロック1000で検出プログラムが
終了すると、システムは、操作者による作業を伴うこと
なく、実装されているマイクロプロセッサのタイプに自
動的に適応される。検出プログラムは、検出されたマイ
クロプロセッサのタイプをモニタ上に表示するように設
計することも可能である。

【００５５】上述のように、486SXマイクロプロセッサ
は、いわゆるPQFPタイプのはんだ付け用パッケージにも
利用可能である。このPQFPパッケージはPGAパッケージ
より安価であるので、PQFPパッケージに486SXマイクロ
プロセッサ（最も強力でない）を初期装備しているマイ
クロコンピュータが一般に見受けられる。更に、マイク
ロコンピュータのメインボード上には、PGAパッケージ
用ソケットが設けられており、486ファミリの更に強力
なマイクロプロセッサをユーザが実装できるようになっ
ている。

【００５６】ユーザが更に強力なマイクロプロセッサを
実装する場合には、PQFPパッケージの486SXマイクロプ
ロセッサがディセーブルにされなければならない。PQFP
パッケージの486SXマイクロプロセッサはピンUP#を備え
ており、このピンUP#は、それが活動レベル(0)にセット
された際にその全てのピンを高インピーダンスにセット
することによりマイクロプロセッサをディセーブルにす
る。この場合に直面する問題として、新しいマイクロプ
ロセッサがソケットに実装された場合に、PQFPパッケー
ジの486SXマイクロプロセッサがディセーブルにされて
しまうという問題がある。

【００５７】この問題を解決する方法の概要を図３に示
す。この場合、PQFP-マイクロプロセッサ22のピンUP#に
出力が接続されたラッチ20が設けられている。ラッチ20
の入力は、PGAパッケージ24のソケットの特定のピンへ
接続される。この特定のソケットのピンは、実装しよう
とするマイクロプロセッサのピンを受容する。そのマイ
クロプロセッサのピンは、少なくともそのマイクロプロ
セッサの電源オン時に所定時間にわたって活動状態とな
る特性を有するものとなる。この種のピンは、例えば、
マイクロプロセッサがバスの使用を必要とすることを示
す信号を供給するピンBREQである。ラッチ22は、従来の
電源オンリセット信号（通常は「POWERGOOD#」と呼ばれ
る）によりイネーブルにされる。ラッチの入力と、電源
電圧Ｖ_cc等の一定電圧との間に接続された抵抗Rは、PGA
-マイクロプロセッサが存在しない場合に、ラッチ入力
を非活動レベルに強制する。

【００５８】また、PGA-マイクロプロセッサが実装され
ている場合には、電源オン時に信号BREQが活動状態にセ
ットされる。この活動状態は、信号「POWERGOOD#」によ
りラッチにロードされ、システムに電源が投入されてい
る限り、PQFP-マイクロプロセッサがディセーブルにさ
れる。

【００５９】当業者には自明であるように、上記実施例
には様々な修正を加えることが可能である。特に、図２
のフローチャートは一例として示したものであり、当業
者であれば、他のフローチャートに従って動作する等価
なプログラムを実施することが可能である。

【００６０】図２のフローチャートを参照して説明した
各ステップを実施するプログラムは、プログラマであれ
ば誰でも書くことができるものである。

【００６１】本発明は、486ファミリのマイクロプロセ
ッサに関してその開示を行ったが、互換性を有する入力
及び出力を備える一方、マイロプロセッサによりプログ
ラム又は命令を正しく実行するために厳密には必要とは
限らない信号を伝える非互換ピンを備えたマイクロプロ
セッサを含むあらゆるファミリに適用可能である。その
ような場合には、当業者であれば、非互換ピン及び様々
なマイクロプロセッサの特定の特徴を用いて、実装され
ているマイクロプロセッサのタイプを検出することが可
能である。

【００６２】

【発明の効果】本発明は上述のように構成したので、実
装されたマイクロプロセッサを検出し、非互換ピンを適
切なラインに自動的に接続するシステムを提供すること
が可能となる。

【図面の簡単な説明】

【図１】図１(a)は、電子スイッチがマイクロプロセッ
サの非互換ピンを適切なラインへ接続する、本発明の実
施例であるデータ処理システムの概要を示す回路図であ
り、図１(b)は、図１(a)のスイッチに印加されるべき制
御信号の状態を実装されているマイクロプロセッサに対
応させて示す表である。

【図２】実装されているマイクロプロセッサのタイプを
検出し、図１(a)のスイッチを適切に制御するために本
発明に従って実行される動作を示すフローチャートであ
る。

【図３】第２のマイクロプロセッサの実装により第１の
プロセッサをディセーブルにするための回路の概要を示
す回路図である。

【符号の説明】

10 マイクロプロセッサ 14 レジスタ 16 アドレスデコーダ A アドレスバス D データバス C1,C2 信号 I1〜I4 スイッチ A13,A15,B15,C14 非互換ピン

Claims

【特許請求の範囲】

【請求項１】所定のマイクロプロセッサの１組のピンを
チップセットに接続するための方法であって、前記１組
のピンにおける各ピンの機能が、同一ファミリに属する
マイクロプロセッサの別個のタイプに応じて異なり、前
記方法が、前記マイクロプロセッサの所定のレジスタの内容を保存
し、そのレジスタが、前記ファミリに属する少なくとも
１タイプのマイクロプロセッサの識別子を初期化時に包
含し、識別されたマイクロプロセッサのタイプに応じて前記１
組のピンの接続を適切に行う、という、前記マイクロプ
ロセッサ自体により初期時に実行されるステップからな
ることを特徴とする、所定のマイクロプロセッサの１組
のピンをチップセットに接続するための方法。