JPH0676571A - 基準電位発生回路とそれを用いた半導体集積回路 - Google Patents

基準電位発生回路とそれを用いた半導体集積回路

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JPH0676571A
JPH0676571A JP5118221A JP11822193A JPH0676571A JP H0676571 A JPH0676571 A JP H0676571A JP 5118221 A JP5118221 A JP 5118221A JP 11822193 A JP11822193 A JP 11822193A JP H0676571 A JPH0676571 A JP H0676571A
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俊一 岩成
Atsushi Fujiwara
淳 藤原
Toshiro Yamada
俊郎 山田
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Abstract

(57)【要約】 【目的】 温度変化に起因したＭＯＳＦＥＴのスレッシ
ュホールド電圧の変動を補償することにより基準電位発
生回路の出力電位変動を抑制する。 【構成】 正の電源線１（外部電源電圧レベルＶCC）と
出力ノード２との間に抵抗素子４を挿入する。出力電位
を帰還するように、ゲートが出力ノード２に接続されか
つソースが接地線３（接地電位ＶSS）に接続されたＮ型
ＭＯＳＦＥＴ５を設ける。また、ＭＯＳダイオードを構
成するように互いに直列接続された他の３つのＮ型ＭＯ
ＳＦＥＴ６，７，８を、帰還用のＮ型ＭＯＳＦＥＴ５の
ドレインと出力ノード２との間に挿入する。接地線３
は、出力ノード２の電位に対する基準電位線である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、基準電位発生回路とそ
れを用いた半導体集積回路等に関するものである。
【０００２】
【従来の技術】半導体記憶装置の１つであるダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）の内部では、外
部から供給される電源電圧のレベルＶCC以外に、内部降
圧レベルＶint 、ワード線昇圧レベルＶPP、ビット線プ
リチャージレベルＶpr、基板バイアスレベルＶBB等の種
々の電圧レベルが、信頼性の確保や低消費電流化のため
に必要になる。１６ＭビットＤＲＡＭの場合、例えばＶ
CC＝５Ｖ（接地電位ＶSS＝０Ｖを基準とする。）に対し
て、Ｖint ＝３．３Ｖ、ＶPP＝４．５Ｖ、Ｖpr＝１．６
５Ｖ、ＶBB＝−２Ｖ程度である。
【０００３】従来これらの電圧レベルを得るためには、
特開昭６３−２４４２１７号公報にあるようなＭＯＳＦ
ＥＴ（電界効果型ＭＯＳトランジスタ）を用いた電源電
圧変換回路を使用していた。
【０００４】さて、ＤＲＡＭ等の半導体集積回路におい
て複数の回路ブロックを同期動作させる場合、回路ブロ
ック間のタイミング調整に各種の遅延回路が使用され
る。ＤＲＡＭの場合について具体的に説明すると、例え
ばその周辺回路中に、ワード線を介してメモリセルを選
択するためのロウデコーダと、該ロウデコーダにより選
択されたメモリセルからビット線上に読み出される微小
電位を増幅するようにセンスアンプを活性化させるタイ
ミングを調整するためのタイミング回路とが設けられ
る。タイミング回路により、センスアンプの活性化をロ
ウデコーダによるワード線の選択より遅らせるのであ
る。このタイミング回路は、各々２個のＭＯＳＦＥＴの
みで構成された複数段のインバータからなる通常のイン
バータチェインで構成できる。ただし、このような単純
な構成のタイミング回路では、その遅延時間が大きな温
度依存性を持つ。
【０００５】そこで、遅延時間の温度依存性を低減する
ように、抵抗素子とコンデンサ素子とで決定される時定
数を利用したＣＲ遅延回路が考案された。その例とし
て、特開昭６３−３１２７１５号公報に記載されたＣＲ
遅延回路や、渡辺陽二らによる"A New CR-Delay Circui
t Technology for High-Density and High-Speed DRAM'
s （高密度かつ高速のＤＲＡＭのための新規なＣＲ遅延
回路技術）", IEEE J. Solid-State Circuits, vol.24,
pp.905-910, 1989 に記載されたＣＲ遅延回路を挙げる
ことができる。
【０００６】図４０は、従来のＣＲ遅延回路を用いた半
導体集積回路の構成例を示すものである。同図の半導体
集積回路では、複数段のＣＲ遅延回路３０１を周辺回路
３０２が備えている。ＣＲ遅延回路３０１において、３
０３はコンパレータ回路、３０４はＰ型ＭＯＳＦＥＴ、
３０５はＮ型ＭＯＳＦＥＴ、Ｐ1 は入力信号、Ｐ2 は出
力信号、Ｒ１は充電抵抗素子、Ｒ２，Ｒ３は分圧抵抗素
子、Ｃはコンデンサ素子である。各ＣＲ遅延回路３０１
には、定電圧発生回路３０６により、外部から供給され
た電源電圧を安定化させて得られる電圧ＶCCが内部電源
電圧として供給されている。
【０００７】この構成によれば、各ＣＲ遅延回路３０１
の遅延時間が抵抗素子Ｒ１〜Ｒ３とコンデンサ素子Ｃと
の各々の幾何学的な寸法で決まる定数にのみ依存するの
で、遅延時間の温度依存性が小さくなる。
【０００８】
【発明が解決しようとする課題】前記従来の電源電圧変
換回路では、外部電源電圧レベルＶCCの変動に対する出
力電圧の変動は抑制されるけれども、温度変化に起因し
てＭＯＳＦＥＴのスレッシュホールド電圧が変動したと
きに出力電圧が変動してしまうという問題があった。
【０００９】また、半導体集積回路の周辺回路において
遅延を要する全ての部分に前記従来のＣＲ遅延回路を用
いることとすると、通常のインバータチェインで構成さ
れた遅延回路を用いた場合に比べて周辺回路のレイアウ
ト面積が大きくなってしまうという問題があった。
【００１０】本発明の目的は、温度依存性の小さい基準
電位発生回路を実現し、それを用いた定電圧発生回路、
電圧レベル検出回路及び温度検出回路を提供すること、
そしてこれらの回路を利用した有用な電源回路及び半導
体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る基準電位発生回路では、温度変化に起
因したスレッシュホールド電圧の変動を実効的に補償す
るように帰還トランジスタを設けることとした。
【００１２】具体的に説明すると、請求項１〜８の発明
は、互いの間に直流電圧が印加される第１及び第２の電
圧供給線のうちの基準電位線としての第１の電圧供給線
と出力ノードとの間に一定の電位差を発生させることに
より前記出力ノードに一定の電位を発生させるための基
準電位発生回路に係るものである。
【００１３】まず、請求項１の発明は、前記第２の電圧
供給線と前記出力ノードとの間に挿入された抵抗手段
と、ゲートが前記出力ノードに接続されかつソースが前
記第１の電圧供給線に接続されたＭＯＳトランジスタを
有する帰還手段と、互いに直列接続されかつ前記帰還手
段のＭＯＳトランジスタのドレインと前記出力ノードと
の間に挿入された他の複数のＭＯＳトランジスタで構成
されたダイオード手段とを備えた構成を採用したもので
ある。
【００１４】請求項２の発明では、前記帰還手段及びダ
イオード手段の各ＭＯＳトランジスタはいずれもＮ型Ｍ
ＯＳトランジスタであり、前記第１の電圧供給線は第２
の電圧供給線より低電位に保持されることとした。
【００１５】請求項３の発明では、前記帰還手段及びダ
イオード手段の各ＭＯＳトランジスタはいずれもＰ型Ｍ
ＯＳトランジスタであり、前記第１の電圧供給線は第２
の電圧供給線より高電位に保持されることとした。
【００１６】請求項４の発明では、前記抵抗手段は更に
他のＭＯＳトランジスタのチャンネル抵抗で構成される
こととした。
【００１７】請求項５の発明では、前記抵抗手段は抵抗
値が制御信号に応じて変化するように構成されることと
した。
【００１８】請求項６の発明では、前記ダイオード手段
の複数のＭＯＳトランジスタのうちの少なくとも１つの
ＭＯＳトランジスタのソース・ドレイン間を制御信号に
応じて短絡させるための短絡手段を更に備えることとし
た。
【００１９】請求項７の発明では、前記帰還手段及びダ
イオード手段の各ＭＯＳトランジスタは、該ダイオード
手段の複数のＭＯＳトランジスタの各々のコンダクタン
スの合計と該帰還手段のＭＯＳトランジスタのコンダク
タンスとが所定の動作条件下でほぼ等しくなるように設
定されることとした。
【００２０】請求項８の発明では、前記帰還手段及びダ
イオード手段の各ＭＯＳトランジスタは、該ダイオード
手段の複数のＭＯＳトランジスタの各々のチャンネル幅
をＷ１、チャンネル長をＬ１、直列個数をＮとし、該帰
還手段のＭＯＳトランジスタのチャンネル幅をＷ２、チ
ャンネル長をＬ２としたとき、Ｗ１／Ｌ１とＷ２／Ｌ２
との比がほぼＮ対１となるように設定されることとし
た。
【００２１】請求項９〜１１の発明は、出力線の電位を
所定値に保持するための定電圧発生回路に係るものであ
る。
【００２２】具体的には、請求項９の発明は、互いの間
に直流電圧が印加される第１及び第２の電圧供給線のう
ちの基準電位線としての第１の電圧供給線と出力ノード
との間に一定の電位差を発生させるための基準電位発生
回路と、前記基準電位発生回路の出力ノードの電位と前
記出力線の電位とを比較するためのコンパレータ回路
と、前記コンパレータ回路の出力による制御下で前記出
力線を駆動するためのドライバ回路とを備えた構成を採
用したものであって、前記基準電位発生回路は、前記第
２の電圧供給線と前記出力ノードとの間に挿入された抵
抗手段と、ゲートが前記出力ノードに接続されかつソー
スが前記第１の電圧供給線に接続されたＭＯＳトランジ
スタを有する帰還手段と、互いに直列接続されかつ前記
帰還手段のＭＯＳトランジスタのドレインと前記出力ノ
ードとの間に挿入された他の複数のＭＯＳトランジスタ
で構成されたダイオード手段とを有することとした。
【００２３】請求項１０の発明では、前記抵抗手段は抵
抗値が制御信号に応じて変化するように構成されてお
り、該抵抗手段への制御信号を生成することにより安定
化出力電圧としての前記出力線の電位を変更するための
制御回路を更に備えることとした。
【００２４】請求項１１の発明では、前記ダイオード手
段の複数のＭＯＳトランジスタのうちの少なくとも１つ
のＭＯＳトランジスタのソース・ドレイン間を制御信号
に応じて短絡させるための短絡手段と、前記短絡手段へ
の制御信号を生成することにより安定化出力電圧として
の前記出力線の電位を変更するための制御回路とを更に
備えることとした。
【００２５】請求項１２〜１９の発明も、出力線の電位
を所定値に保持するための定電圧発生回路に係るもので
ある。
【００２６】具体的には、請求項１２の発明は、第１の
基準電位線と第１のノードとの間に一定の電位差を発生
させるための第１の基準電位発生回路と、第２の基準電
位線と第２のノードとの間に一定の電位差を発生させる
ための第２の基準電位発生回路と、前記第１のノードの
電位と前記第２のノードの電位とを比較するためのコン
パレータ回路と、前記コンパレータ回路の出力による制
御下で前記出力線を駆動するためのドライバ回路とを備
えることとし、前記出力線は、該出力線の電位が前記第
２の基準電位線に与えられるように前記第２の基準電位
発生回路に結線された構成を採用したものである。
【００２７】請求項１３の発明では、前記出力線と前記
第２のノードとの間に挿入されたコンデンサ素子を更に
備えることとした。
【００２８】請求項１４の発明では、前記第１及び第２
の基準電位発生回路のうちの少なくとも一方は、互いの
間に直流電圧が印加される第１及び第２の電圧供給線の
うちの前記第１又は第２の基準電位線としての第１の電
圧供給線と前記第１又は第２のノードとしての出力ノー
ドとの間に一定の電位差を発生させるように、前記第２
の電圧供給線と前記出力ノードとの間に挿入された抵抗
手段と、ゲートが前記出力ノードに接続されかつソース
が前記第１の電圧供給線に接続されたＭＯＳトランジス
タを有する帰還手段と、互いに直列接続されかつ前記帰
還手段のＭＯＳトランジスタのドレインと前記出力ノー
ドとの間に挿入された他の複数のＭＯＳトランジスタで
構成されたダイオード手段とを備えることとした。
【００２９】請求項１５の発明では、前記抵抗手段は抵
抗値が制御信号に応じて変化するように構成されてお
り、該抵抗手段への制御信号を生成することにより安定
化出力電圧としての前記出力線の電位を変更するための
制御回路を更に備えることとした。
【００３０】請求項１６の発明では、前記ダイオード手
段の複数のＭＯＳトランジスタのうちの少なくとも１つ
のＭＯＳトランジスタのソース・ドレイン間を制御信号
に応じて短絡させるための短絡手段と、前記短絡手段へ
の制御信号を生成することにより安定化出力電圧として
の前記出力線の電位を変更するための制御回路とを更に
備えることとした。
【００３１】請求項１７の発明では、前記第１及び第２
の基準電位発生回路のうちの少なくとも一方は制御信号
に応じて前記出力ノードの電位を変更できるように構成
されており、促進信号を受け取る毎に安定化出力電圧と
しての前記出力線の電位を上昇させかつ抑制信号を受け
取る毎に該出力線の電位を低下させるように前記制御信
号を生成するための制御回路を更に備えることとした。
【００３２】請求項１８の発明では、スタンバイ信号を
受け取った場合には前記第１の基準電位発生回路、第２
の基準電位発生回路及びコンパレータ回路の各々の消費
電流を低減させるための制御回路を更に備えることとし
た。
【００３３】請求項１９の発明では、前記第１及び第２
の基準電位発生回路のうちの少なくとも一方は制御信号
に応じて前記出力ノードの電位を変更できるように構成
されており、リセット信号を受け取った場合には安定化
出力電圧としての前記出力線の電位をデフォルト値に設
定するように前記制御信号を生成するための制御回路を
更に備えることとした。
【００３４】請求項２０〜２３の発明は、第１の被測定
線の基準電圧レベルと第２の被測定線の被測定電圧レベ
ルとの大小関係を判定するための電圧レベル検出回路に
係るものである。
【００３５】具体的には、請求項２０の発明は、前記第
１の被測定線と第１のノードとの間に一定の電位差を発
生させるための第１の基準電位発生回路と、前記第２の
被測定線と第２のノードとの間に一定の電位差を発生さ
せるための第２の基準電位発生回路と、前記第１のノー
ドの電位と前記第２のノードの電位とを比較するための
コンパレータ回路とを備えた構成を採用したものであ
る。
【００３６】請求項２１の発明では、前記第１及び第２
の基準電位発生回路の各々は、互いの間に直流電圧が印
加される第１及び第２の電圧供給線のうちの前記第１又
は第２の被測定線としての第１の電圧供給線と前記第１
又は第２のノードとしての出力ノードとの間に一定の電
位差を発生させるように、前記第２の電圧供給線と前記
出力ノードとの間に挿入された抵抗手段と、ゲートが前
記出力ノードに接続されかつソースが前記第１の電圧供
給線に接続されたＭＯＳトランジスタを有する帰還手段
と、互いに直列接続されかつ前記帰還手段のＭＯＳトラ
ンジスタのドレインと前記出力ノードとの間に挿入され
た他の複数のＭＯＳトランジスタで構成されたダイオー
ド手段とを備えることとした。
【００３７】請求項２２の発明では、前記第１及び第２
の基準電位発生回路のうちのいずれか一方の前記抵抗手
段は抵抗値が制御信号に応じて変化するように構成され
ており、前記コンパレータ回路の出力に応じて前記制御
信号を生成することにより電圧レベル検出特性にヒステ
リシスをもたせるための制御回路を更に備えることとし
た。
【００３８】請求項２３の発明では、前記第１及び第２
の基準電位発生回路のうちのいずれか一方の前記ダイオ
ード手段の複数のＭＯＳトランジスタのうちの少なくと
も１つのＭＯＳトランジスタのソース・ドレイン間を制
御信号に応じて短絡させるための短絡手段と、前記コン
パレータ回路の出力に応じて前記短絡手段への制御信号
を生成することにより電圧レベル検出特性にヒステリシ
スをもたせるための制御回路とを更に備えることとし
た。
【００３９】請求項２４〜２７の発明は、周囲温度が所
定の温度に達したかどうかを判定するための温度検出回
路に係るものである。
【００４０】具体的には、請求項２４の発明は、ＭＯＳ
トランジスタのスレッシュホールド電圧の変動の影響を
緩和することによって小さい温度依存性を有する電位差
を第１の基準電位線と第１のノードとの間に発生させる
ための第１の基準電位発生回路と、ＭＯＳトランジスタ
のスレッシュホールド電圧の変動に起因した大きい温度
依存性を有する電位差を第２の基準電位線と第２のノー
ドとの間に発生させるための第２の基準電位発生回路
と、前記第１のノードの電位と前記第２のノードの電位
とを比較するためのコンパレータ回路とを備えた構成を
採用したものである。
【００４１】請求項２５の発明では、前記第１の基準電
位発生回路は、互いの間に直流電圧が印加される第１及
び第２の電圧供給線のうちの前記第１の基準電位線とし
ての第１の電圧供給線と前記第１のノードとの間に小さ
い温度依存性を有する電位差を発生させるように、前記
第２の電圧供給線と前記第１のノードとの間に挿入され
た第１の抵抗手段と、ゲートが前記第１のノードに接続
されかつソースが前記第１の電圧供給線に接続されたＭ
ＯＳトランジスタを有する帰還手段と、互いに直列接続
されかつ前記帰還手段のＭＯＳトランジスタのドレイン
と前記第１のノードとの間に挿入された他の複数のＭＯ
Ｓトランジスタで構成された第１のダイオード手段とを
備えることとし、前記第２の基準電位発生回路は、互い
の間に直流電圧が印加される第３及び第４の電圧供給線
のうちの前記第２の基準電位線としての第３の電圧供給
線と前記第２のノードとの間に大きい温度依存性を有す
る電位差を発生させるように、前記第４の電圧供給線と
前記第２のノードとの間に挿入された第２の抵抗手段
と、互いに直列接続されかつ一端が前記第２のノードに
接続され他端が前記第３の電圧供給線に直結された更に
他の複数のＭＯＳトランジスタで構成された第２のダイ
オード手段とを備えることとした。
【００４２】請求項２６の発明では、前記第１及び第２
の抵抗手段のうちの少なくとも一方は抵抗値が制御信号
に応じて変化するように構成されており、前記コンパレ
ータ回路の出力に応じて前記制御信号を生成することに
より温度検出特性にヒステリシスをもたせるための制御
回路を更に備えることとした。
【００４３】請求項２７の発明では、前記第１及び第２
のダイオード手段の各々の複数のＭＯＳトランジスタの
うちの少なくとも１つのＭＯＳトランジスタのソース・
ドレイン間を制御信号に応じて短絡させるための短絡手
段と、前記コンパレータ回路の出力に応じて前記短絡手
段への制御信号を生成することにより温度検出特性にヒ
ステリシスをもたせるための制御回路とを更に備えるこ
ととした。
【００４４】請求項２８〜３３の発明は、論理回路の電
源として用いられる安定化出力電圧としての出力線の電
位を温度上昇に応じて上げることにより前記論理回路の
遅延時間を一定に保つための電源回路に係るものであ
る。
【００４５】具体的には、請求項２８の発明は、温度を
検出するための温度検出回路と、温度上昇に応じて前記
出力線の電位を上げるように前記温度検出回路により検
出された温度に応じて前記出力線の電位を変更するため
の定電圧発生回路とを備えた構成を採用したものであ
る。
【００４６】請求項２９の発明では、前記定電圧発生回
路は、互いの間に直流電圧が印加される第１及び第２の
電圧供給線のうちの基準電位線としての第１の電圧供給
線と出力ノードとの間に一定の電位差を発生させるため
の基準電位発生回路と、前記基準電位発生回路の出力ノ
ードの電位と前記出力線の電位とを比較するためのコン
パレータ回路と、前記コンパレータ回路の出力による制
御下で前記出力線を駆動するためのドライバ回路と、前
記基準電位発生回路の出力ノードの電位を変更させるこ
とにより前記出力線の電位を変更するように該基準電位
発生回路に制御信号を与えるための制御回路とを備える
こととした。しかも、前記基準電位発生回路は、前記第
２の電圧供給線と前記出力ノードとの間に挿入された抵
抗手段と、ゲートが前記出力ノードに接続されかつソー
スが前記第１の電圧供給線に接続されたＭＯＳトランジ
スタを有する帰還手段と、互いに直列接続されかつ前記
帰還手段のＭＯＳトランジスタのドレインと前記出力ノ
ードとの間に挿入された他の複数のＭＯＳトランジスタ
で構成されたダイオード手段とを有し、前記抵抗手段
は、抵抗値が前記制御回路からの制御信号に応じて変化
するように構成されることとした。
【００４７】請求項３０の発明では、前記定電圧発生回
路は、互いの間に直流電圧が印加される第１及び第２の
電圧供給線のうちの基準電位線としての第１の電圧供給
線と出力ノードとの間に一定の電位差を発生させるため
の基準電位発生回路と、前記基準電位発生回路の出力ノ
ードの電位と前記出力線の電位とを比較するためのコン
パレータ回路と、前記コンパレータ回路の出力による制
御下で前記出力線を駆動するためのドライバ回路と、前
記基準電位発生回路の出力ノードの電位を変更させるこ
とにより前記出力線の電位を変更するように該基準電位
発生回路に制御信号を与えるための制御回路とを備える
こととし、前記基準電位発生回路は、前記第２の電圧供
給線と前記出力ノードとの間に挿入された抵抗手段と、
ゲートが前記出力ノードに接続されかつソースが前記第
１の電圧供給線に接続されたＭＯＳトランジスタを有す
る帰還手段と、互いに直列接続されかつ前記帰還手段の
ＭＯＳトランジスタのドレインと前記出力ノードとの間
に挿入された他の複数のＭＯＳトランジスタで構成され
たダイオード手段と、前記ダイオード手段の複数のＭＯ
Ｓトランジスタのうちの少なくとも１つのＭＯＳトラン
ジスタのソース・ドレイン間を前記制御回路からの制御
信号に応じて短絡させるための短絡手段とを有すること
とした。
【００４８】請求項３１の発明では、前記定電圧発生回
路は、第１の基準電位線と第１のノードとの間に一定の
電位差を発生させるための第１の基準電位発生回路と、
第２の基準電位線としての前記出力線と第２のノードと
の間に一定の電位差を発生させるための第２の基準電位
発生回路と、前記出力線と前記第２のノードとの間に挿
入されたコンデンサ素子と、前記第１のノードの電位と
前記第２のノードの電位とを比較するためのコンパレー
タ回路と、前記コンパレータ回路の出力による制御下で
前記出力線を駆動するためのドライバ回路と、前記第１
及び第２のノードのうちの少なくとも一方の電位を変更
させることにより前記出力線の電位を変更するように前
記第１及び第２の基準電位発生回路のうちの少なくとも
一方に制御信号を与えるための制御回路とを備えること
とした。しかも、前記第１及び第２の基準電位発生回路
のうちの少なくとも一方は、互いの間に直流電圧が印加
される第１及び第２の電圧供給線のうちの前記第１又は
第２の基準電位線としての第１の電圧供給線と前記第１
又は第２のノードとしての出力ノードとの間に一定の電
位差を発生させるように、前記第２の電圧供給線と前記
出力ノードとの間に挿入された抵抗手段と、ゲートが前
記出力ノードに接続されかつソースが前記第１の電圧供
給線に接続されたＭＯＳトランジスタを有する帰還手段
と、互いに直列接続されかつ前記帰還手段のＭＯＳトラ
ンジスタのドレインと前記出力ノードとの間に挿入され
た他の複数のＭＯＳトランジスタで構成されたダイオー
ド手段とを有し、前記抵抗手段は、抵抗値が前記制御回
路からの制御信号に応じて変化するように構成されるこ
ととした。
【００４９】請求項３２の発明では、前記定電圧発生回
路は、第１の基準電位線と第１のノードとの間に一定の
電位差を発生させるための第１の基準電位発生回路と、
第２の基準電位線としての前記出力線と第２のノードと
の間に一定の電位差を発生させるための第２の基準電位
発生回路と、前記出力線と前記第２のノードとの間に挿
入されたコンデンサ素子と、前記第１のノードの電位と
前記第２のノードの電位とを比較するためのコンパレー
タ回路と、前記コンパレータ回路の出力による制御下で
前記出力線を駆動するためのドライバ回路と、前記第１
及び第２のノードのうちの少なくとも一方の電位を変更
させることにより前記出力線の電位を変更するように前
記第１及び第２の基準電位発生回路のうちの少なくとも
一方に制御信号を与えるための制御回路とを備えること
とし、前記第１及び第２の基準電位発生回路のうちの少
なくとも一方は、互いの間に直流電圧が印加される第１
及び第２の電圧供給線のうちの前記第１又は第２の基準
電位線としての第１の電圧供給線と前記第１又は第２の
ノードとしての出力ノードとの間に一定の電位差を発生
させるように、前記第２の電圧供給線と前記出力ノード
との間に挿入された抵抗手段と、ゲートが前記出力ノー
ドに接続されかつソースが前記第１の電圧供給線に接続
されたＭＯＳトランジスタを有する帰還手段と、互いに
直列接続されかつ前記帰還手段のＭＯＳトランジスタの
ドレインと前記出力ノードとの間に挿入された他の複数
のＭＯＳトランジスタで構成されたダイオード手段と、
前記ダイオード手段の複数のＭＯＳトランジスタのうち
の少なくとも１つのＭＯＳトランジスタのソース・ドレ
イン間を前記制御回路からの制御信号に応じて短絡させ
るための短絡手段とを有することとした。
【００５０】請求項３３の発明では、前記温度検出回路
は、第１の基準電位線と第１のノードとの間に小さい温
度依存性を有する電位差を発生させるための第１の基準
電位発生回路と、第２の基準電位線と第２のノードとの
間に大きい温度依存性を有する電位差を発生させるため
の第２の基準電位発生回路と、前記第１のノードの電位
と前記第２のノードの電位とを比較することにより検出
すべき温度が所定の温度に達したかどうかを判定し該判
定の結果に応じて前記定電圧発生回路の動作を制御する
ためのコンパレータ回路とを備えることとした。しか
も、前記第１の基準電位発生回路は、互いの間に直流電
圧が印加される第１及び第２の電圧供給線のうちの前記
第１の基準電位線としての第１の電圧供給線と前記第１
のノードとの間に小さい温度依存性を有する電位差を発
生させるように、前記第２の電圧供給線と前記第１のノ
ードとの間に挿入された第１の抵抗手段と、ゲートが前
記第１のノードに接続されかつソースが前記第１の電圧
供給線に接続されたＭＯＳトランジスタを有する帰還手
段と、互いに直列接続されかつ前記帰還手段のＭＯＳト
ランジスタのドレインと前記第１のノードとの間に挿入
された他の複数のＭＯＳトランジスタで構成された第１
のダイオード手段とを有する一方、前記第２の基準電位
発生回路は、互いの間に直流電圧が印加される第３及び
第４の電圧供給線のうちの前記第２の基準電位線として
の第３の電圧供給線と前記第２のノードとの間に大きい
温度依存性を有する電位差を発生させるように、前記第
４の電圧供給線と前記第２のノードとの間に挿入された
第２の抵抗手段と、互いに直列接続されかつ一端が前記
第２のノードに接続され他端が前記第３の電圧供給線に
直結された更に他の複数のＭＯＳトランジスタで構成さ
れた第２のダイオード手段とを有することとした。
【００５１】請求項３４〜４０の発明も、論理回路の電
源として用いられる安定化出力電圧としての出力線の電
位を温度上昇に応じて上げることにより前記論理回路の
遅延時間を一定に保つための電源回路に係るものであ
る。
【００５２】具体的には、請求項３４の発明は、パルス
信号の遅延時間の温度依存性が小さい第１の遅延回路
と、基準温度におけるパルス信号の遅延時間が前記第１
の遅延回路と一致するように設定された温度モニタとし
ての論理回路を有する第２の遅延回路と、前記第１の遅
延回路の遅延時間と前記第２の遅延回路の遅延時間との
差を検出するための遅延時間差検出回路と、前記第２の
遅延回路の遅延時間が前記第１の遅延回路の遅延時間よ
り大きくなった場合には前記出力線の電位を上昇させか
つ前記第２の遅延回路の遅延時間が前記第１の遅延回路
の遅延時間より小さくなった場合には前記出力線の電位
を低下させるように前記遅延時間差検出回路の出力に応
じて前記出力線の電位を変更するための定電圧発生回路
とを備え、前記定電圧発生回路からの前記出力線上の安
定化出力電圧は前記第２の遅延回路へ電源として供給さ
れる構成を採用したものである。
【００５３】請求項３５の発明では、前記第１の遅延回
路は、抵抗素子とコンデンサ素子とで決定される時定数
を利用するように構成されることとした。
【００５４】請求項３６の発明では、前記遅延時間差検
出回路は、前記第１の遅延回路の遅延時間と前記第２の
遅延回路の遅延時間との差に応じて前記第２の遅延回路
の遅延時間が前記第１の遅延回路の遅延時間より大きく
なった場合には促進信号を出力しかつ前記第２の遅延回
路の遅延時間が前記第１の遅延回路の遅延時間より小さ
くなった場合には抑制信号を出力する機能を有し、前記
定電圧発生回路は、前記遅延時間差検出回路からの促進
信号を受け取る毎に前記出力線の電位を上昇させかつ前
記遅延時間差検出回路からの抑制信号を受け取る毎に前
記出力線の電位を低下させる機能を有することとした。
【００５５】請求項３７の発明では、前記定電圧発生回
路は、互いの間に直流電圧が印加される第１及び第２の
電圧供給線のうちの基準電位線としての第１の電圧供給
線と出力ノードとの間に一定の電位差を発生させるため
の基準電位発生回路と、前記基準電位発生回路の出力ノ
ードの電位と前記出力線の電位とを比較するためのコン
パレータ回路と、前記コンパレータ回路の出力による制
御下で前記出力線を駆動するためのドライバ回路と、前
記基準電位発生回路の出力ノードの電位を変更させるこ
とにより前記出力線の電位を変更するように該基準電位
発生回路に制御信号を与えるための制御回路とを備える
こととした。しかも、前記基準電位発生回路は、前記第
２の電圧供給線と前記出力ノードとの間に挿入された抵
抗手段と、ゲートが前記出力ノードに接続されかつソー
スが前記第１の電圧供給線に接続されたＭＯＳトランジ
スタを有する帰還手段と、互いに直列接続されかつ前記
帰還手段のＭＯＳトランジスタのドレインと前記出力ノ
ードとの間に挿入された他の複数のＭＯＳトランジスタ
で構成されたダイオード手段とを有し、前記抵抗手段
は、抵抗値が前記制御回路からの制御信号に応じて変化
するように構成されることとした。
【００５６】請求項３８の発明では、前記定電圧発生回
路は、互いの間に直流電圧が印加される第１及び第２の
電圧供給線のうちの基準電位線としての第１の電圧供給
線と出力ノードとの間に一定の電位差を発生させるため
の基準電位発生回路と、前記基準電位発生回路の出力ノ
ードの電位と前記出力線の電位とを比較するためのコン
パレータ回路と、前記コンパレータ回路の出力による制
御下で前記出力線を駆動するためのドライバ回路と、前
記基準電位発生回路の出力ノードの電位を変更させるこ
とにより前記出力線の電位を変更するように該基準電位
発生回路に制御信号を与えるための制御回路とを備える
こととし、前記基準電位発生回路は、前記第２の電圧供
給線と前記出力ノードとの間に挿入された抵抗手段と、
ゲートが前記出力ノードに接続されかつソースが前記第
１の電圧供給線に接続されたＭＯＳトランジスタを有す
る帰還手段と、互いに直列接続されかつ前記帰還手段の
ＭＯＳトランジスタのドレインと前記出力ノードとの間
に挿入された他の複数のＭＯＳトランジスタで構成され
たダイオード手段と、前記ダイオード手段の複数のＭＯ
Ｓトランジスタのうちの少なくとも１つのＭＯＳトラン
ジスタのソース・ドレイン間を前記制御回路からの制御
信号に応じて短絡させるための短絡手段とを有すること
とした。
【００５７】請求項３９の発明では、前記定電圧発生回
路は、第１の基準電位線と第１のノードとの間に一定の
電位差を発生させるための第１の基準電位発生回路と、
第２の基準電位線としての前記出力線と第２のノードと
の間に一定の電位差を発生させるための第２の基準電位
発生回路と、前記出力線と前記第２のノードとの間に挿
入されたコンデンサ素子と、前記第１のノードの電位と
前記第２のノードの電位とを比較するためのコンパレー
タ回路と、前記コンパレータ回路の出力による制御下で
前記出力線を駆動するためのドライバ回路と、前記第１
及び第２のノードのうちの少なくとも一方の電位を変更
させることにより前記出力線の電位を変更するように前
記第１及び第２の基準電位発生回路のうちの少なくとも
一方に制御信号を与えるための制御回路とを備えること
とした。しかも、前記第１及び第２の基準電位発生回路
のうちの少なくとも一方は、互いの間に直流電圧が印加
される第１及び第２の電圧供給線のうちの前記第１又は
第２の基準電位線としての第１の電圧供給線と前記第１
又は第２のノードとしての出力ノードとの間に一定の電
位差を発生させるように、前記第２の電圧供給線と前記
出力ノードとの間に挿入された抵抗手段と、ゲートが前
記出力ノードに接続されかつソースが前記第１の電圧供
給線に接続されたＭＯＳトランジスタを有する帰還手段
と、互いに直列接続されかつ前記帰還手段のＭＯＳトラ
ンジスタのドレインと前記出力ノードとの間に挿入され
た他の複数のＭＯＳトランジスタで構成されたダイオー
ド手段とを有し、前記抵抗手段は、抵抗値が前記制御回
路からの制御信号に応じて変化するように構成されるこ
ととした。
【００５８】請求項４０の発明では、前記定電圧発生回
路は、第１の基準電位線と第１のノードとの間に一定の
電位差を発生させるための第１の基準電位発生回路と、
第２の基準電位線としての前記出力線と第２のノードと
の間に一定の電位差を発生させるための第２の基準電位
発生回路と、前記出力線と前記第２のノードとの間に挿
入されたコンデンサ素子と、前記第１のノードの電位と
前記第２のノードの電位とを比較するためのコンパレー
タ回路と、前記コンパレータ回路の出力による制御下で
前記出力線を駆動するためのドライバ回路と、前記第１
及び第２のノードのうちの少なくとも一方の電位を変更
させることにより前記出力線の電位を変更するように前
記第１及び第２の基準電位発生回路のうちの少なくとも
一方に制御信号を与えるための制御回路とを備えること
とし、前記第１及び第２の基準電位発生回路のうちの少
なくとも一方は、互いの間に直流電圧が印加される第１
及び第２の電圧供給線のうちの前記第１又は第２の基準
電位線としての第１の電圧供給線と前記第１又は第２の
ノードとしての出力ノードとの間に一定の電位差を発生
させるように、前記第２の電圧供給線と前記出力ノード
との間に挿入された抵抗手段と、ゲートが前記出力ノー
ドに接続されかつソースが前記第１の電圧供給線に接続
されたＭＯＳトランジスタを有する帰還手段と、互いに
直列接続されかつ前記帰還手段のＭＯＳトランジスタの
ドレインと前記出力ノードとの間に挿入された他の複数
のＭＯＳトランジスタで構成されたダイオード手段と、
前記ダイオード手段の複数のＭＯＳトランジスタのうち
の少なくとも１つのＭＯＳトランジスタのソース・ドレ
イン間を前記制御回路からの制御信号に応じて短絡させ
るための短絡手段とを有することとした。
【００５９】請求項４１〜５０の発明は、周辺回路と、
該周辺回路の遅延時間を補正するための遅延時間補正回
路とを備えた半導体集積回路に係るものである。
【００６０】具体的には、請求項４１の発明は、パルス
信号を遅延させるための第１の遅延回路と、前記第１の
遅延回路に供給されるパルス信号と同一のパルス信号を
遅延させるための論理回路を有し該論理回路は前記周辺
回路と同一かつ前記第１の遅延回路とは異なる遅延時間
温度依存性を有しかつ基準温度におけるパルス信号の遅
延時間が前記第１の遅延回路と一致するように設定され
た第２の遅延回路と、前記第２の遅延回路及び周辺回路
の各々への安定化電源電圧の供給線として用いられる出
力線の電位を制御信号に応じて変更可能な一定値に保持
するための定電圧発生回路と、前記第１及び第２の遅延
回路の各々の出力信号に基づき前記第２の遅延回路の遅
延時間が前記第１の遅延回路の遅延時間より大きくなっ
た場合には促進信号を出力しかつ前記第２の遅延回路の
遅延時間が前記第１の遅延回路の遅延時間より小さくな
った場合には抑制信号を出力するための遅延時間差検出
回路と、前記遅延時間差検出回路からの促進信号を受け
取る毎に前記出力線の電位を上昇させるようにかつ前記
遅延時間差検出回路からの抑制信号を受け取る毎に前記
出力線の電位を低下させるように前記定電圧発生回路へ
の制御信号を出力するための制御回路とを備えた遅延時
間補正回路の構成を採用したものである。
【００６１】請求項４２の発明では、前記遅延時間補正
回路は、前記第１及び第２の遅延回路に共通のパルス信
号を供給するためのパルス発生回路を更に備えた構成を
採用することとした。
【００６２】請求項４３の発明では、前記遅延時間差検
出回路は、第１及び第２の検出信号を前記促進信号及び
抑制信号として出力するための回路を備えることとし、
前記第１及び第２の検出信号は、各々同一時刻に遷移す
るパルスを有しかつ前記第２の遅延回路の遅延時間が前
記第１の遅延回路の遅延時間より大きい場合には前記第
２の検出信号のパルス幅が前記第１の検出信号のパルス
幅より大きくされ、前記第２の遅延回路の遅延時間が前
記第１の遅延回路の遅延時間より小さい場合には前記第
２の検出信号のパルス幅が前記第１の検出信号のパルス
幅より小さくされることとした。
【００６３】請求項４４の発明では、前記制御回路は、
複数の論理信号を前記制御信号として出力するための回
路を備えることとし、前記複数の論理信号のうち所定の
論理レベルを有する論理信号の数は、前記遅延時間差検
出回路から出力される第１及び第２の検出信号のパルス
幅の差に応じて変更されることとした。
【００６４】請求項４５の発明では、前記定電圧発生回
路は、互いの間に直流電圧が印加される第１及び第２の
電圧供給線のうちの基準電位線としての第１の電圧供給
線と出力ノードとの間に一定の電位差を発生させるため
の基準電位発生回路と、前記基準電位発生回路の出力ノ
ードの電位と前記定電圧発生回路の出力線の電位とを比
較するためのコンパレータ回路と、前記コンパレータ回
路の出力による制御下で前記出力線を駆動するためのド
ライバ回路とを備えることとし、前記基準電位発生回路
は、前記制御回路から制御信号として出力される複数の
論理信号のうちの所定の論理レベルを有する論理信号の
数に応じて抵抗値が変化するように前記第２の電圧供給
線と前記出力ノードとの間に挿入された抵抗手段と、ゲ
ートが前記出力ノードに接続されかつソースが前記第１
の電圧供給線に接続されたＭＯＳトランジスタを有する
帰還手段と、互いに直列接続されかつ前記帰還手段のＭ
ＯＳトランジスタのドレインと前記出力ノードとの間に
挿入された他の複数のＭＯＳトランジスタで構成された
ダイオード手段とを有することとした。
【００６５】請求項４６の発明では、前記第２の遅延回
路は、基準温度における遅延時間が前記第１の遅延回路
の出力信号と一致するように設定された基準信号に対し
て遅れ位相を有する第１の出力信号と前記基準信号に対
して進み位相を有する第２の出力信号とを各々出力する
ための回路を備えることとした。しかも、前記遅延時間
差検出回路は、前記第１の遅延回路の出力信号の入力タ
イミングに対する前記第２の遅延回路の第１及び第２の
出力信号の入力タイミングに応じて前記第１の遅延回路
の遅延時間と前記第２の遅延回路の遅延時間との差の有
無を示す第１の検出信号と前記第１及び第２の遅延回路
のうちのいずれの遅延時間が大きいかを示す第２の検出
信号とを前記促進信号及び抑制信号として出力するため
の回路を備え、前記第２の遅延回路の遅延時間が前記第
１の遅延回路の遅延時間より大きい場合には遅延時間差
の存在を示す第１の検出信号と第１の論理レベルを有す
る第２の検出信号とが、前記第２の遅延回路の遅延時間
が前記第１の遅延回路の遅延時間より小さい場合には遅
延時間差の存在を示す第１の検出信号と第２の論理レベ
ルを有する第２の検出信号とが各々前記遅延時間差検出
回路から出力されることとした。
【００６６】請求項４７の発明では、前記遅延時間差検
出回路は、前記第１の遅延回路の出力信号と前記第２の
遅延回路の第１及び第２の出力信号とを各々入力信号と
する論理和回路と、前記論理和回路の出力信号をラッチ
することにより前記第１の検出信号を出力するための第
１のラッチ回路と、前記第１のラッチ回路からの第１の
検出信号の出力タイミングで前記第１の遅延回路の出力
信号をラッチすることにより前記第２の検出信号を出力
するための第２のラッチ回路とを備えることとした。
【００６７】請求項４８の発明では、前記遅延時間差検
出回路は、前記第１の遅延回路の出力信号の入力タイミ
ングに対する前記第２の遅延回路の出力信号の入力タイ
ミングに応じて前記第１及び第２の遅延回路のうちのい
ずれの遅延時間が大きいかを示す第１の検出信号と前記
第１の遅延回路の遅延時間と前記第２の遅延回路の遅延
時間との差の有無を示す第２の検出信号とを前記促進信
号及び抑制信号として出力するための回路を備え、前記
第２の遅延回路の遅延時間が前記第１の遅延回路の遅延
時間より大きい場合には第１の論理レベルを有する第１
の検出信号と遅延時間差の存在を示す第２の検出信号と
が、前記第２の遅延回路の遅延時間が前記第１の遅延回
路の遅延時間より小さい場合には第２の論理レベルを有
する第１の検出信号と遅延時間差の存在を示す第２の検
出信号とが各々前記遅延時間差検出回路から出力される
こととした。
【００６８】請求項４９の発明では、前記遅延時間差検
出回路は、前記第１及び第２の遅延回路の各々の出力信
号の電位差を増幅することにより前記第１の検出信号を
出力するためのフリップフロップと、前記第１及び第２
の遅延回路の各々の出力信号のうちのいずれか一方の遷
移によりトリガされて一定パルス幅を有する前記第２の
検出信号を出力するための単安定マルチバイブレータと
を備えた構成を採用することとした。
【００６９】請求項５０の発明では、前記周辺回路は、
ワード線を介してメモリセルを選択するためのロウデコ
ーダを備えることとし、前記定電圧発生回路の出力線
は、前記第２の遅延回路及びロウデコーダの各々への電
源電圧供給線として用いられることとした。
【００７０】請求項５１及び５２の発明は、前記電圧レ
ベル検出回路を利用した半導体集積回路に係るものであ
る。
【００７１】具体的には、請求項５１の発明は、第１及
び第２の電圧供給線を通して外部から印加される直流電
圧から半導体基板に与えるべき基板電位を生成するため
の基板電位生成回路と、前記基板電位生成回路により生
成された基板電位を所定値に保持するように該基板電位
に応じて前記基板電位生成回路の動作を制御するための
基板電位制御回路とを備えた構成を採用することとし、
前記基板電位制御回路は、前記第１及び第２の電圧供給
線のうちのいずれか一方を第１の電位線、他方を第２の
電位線とし前記第１の電位線と第１のノードとの間に一
定の電位差を発生させるための第１の基準電位発生回路
と、前記半導体基板と第２のノードとの間に一定の電位
差を発生させるための第２の基準電位発生回路と、前記
第１のノードの電位と前記第２のノードの電位とを比較
し該比較の結果に応じて前記基板電位生成回路の動作を
制御するためのコンパレータ回路とを有することとした
ものである。しかも、前記第１の基準電位発生回路は、
前記第２の電位線と前記第１のノードとの間に挿入され
た第１の抵抗手段と、ゲートが前記第１のノードに接続
されかつソースが前記第１の電位線に接続されたＭＯＳ
トランジスタを有する第１の帰還手段と、互いに直列接
続されかつ前記第１の帰還手段のＭＯＳトランジスタの
ドレインと前記第１のノードとの間に挿入された他の複
数のＭＯＳトランジスタで構成された第１のダイオード
手段とを有し、前記第２の基準電位発生回路は、前記第
１及び第２の電圧供給線のうちのいずれか一方と前記第
２のノードとの間に挿入された第２の抵抗手段と、ゲー
トが前記第２のノードに接続されかつソースに前記基板
電位が与えられた更に他のＭＯＳトランジスタを有する
第２の帰還手段と、互いに直列接続されかつ前記第２の
帰還手段のＭＯＳトランジスタのドレインと前記第２の
ノードとの間に挿入された更に他の複数のＭＯＳトラン
ジスタで構成された第２のダイオード手段とを有するこ
ととした。
【００７２】請求項５２の発明は、第１及び第２の電圧
供給線を通して外部から印加される直流電圧から半導体
基板上の特定の回路ブロックに与えるべき特定電位を特
定電位線上に生成するための特定電位生成回路と、前記
特定電位生成回路により生成された特定電位を所定値に
保持するように前記特定電位線上の特定電位に応じて前
記特定電位生成回路の動作を制御するための特定電位制
御回路とを備えた構成を採用することとし、前記特定電
位制御回路は、前記第１及び第２の電圧供給線のうちの
いずれか一方を第１の電位線、他方を第２の電位線とし
前記第１の電位線と第１のノードとの間に一定の電位差
を発生させるための第１の基準電位発生回路と、前記特
定電位線と第２のノードとの間に一定の電位差を発生さ
せるための第２の基準電位発生回路と、前記第１のノー
ドの電位と前記第２のノードの電位とを比較し該比較の
結果に応じて前記特定電位生成回路の動作を制御するた
めのコンパレータ回路とを有することとしたものであ
る。しかも、前記第１の基準電位発生回路は、前記第２
の電位線と前記第１のノードとの間に挿入された第１の
抵抗手段と、ゲートが前記第１のノードに接続されかつ
ソースが前記第１の電位線に接続されたＭＯＳトランジ
スタを有する第１の帰還手段と、互いに直列接続されか
つ前記第１の帰還手段のＭＯＳトランジスタのドレイン
と前記第１のノードとの間に挿入された他の複数のＭＯ
Ｓトランジスタで構成された第１のダイオード手段とを
有し、前記第２の基準電位発生回路は、前記第１及び第
２の電圧供給線のうちのいずれか一方と前記第２のノー
ドとの間に挿入された第２の抵抗手段と、ゲートが前記
第２のノードに接続されかつソースが前記特定電位線に
接続された更に他のＭＯＳトランジスタを有する第２の
帰還手段と、互いに直列接続されかつ前記第２の帰還手
段のＭＯＳトランジスタのドレインと前記第２のノード
との間に挿入された更に他の複数のＭＯＳトランジスタ
で構成された第２のダイオード手段とを有することとし
た。
【００７３】請求項５３〜６０の発明は、半導体基板上
の各々論理回路で構成された複数の回路ブロックに共通
の電源として用いられる安定化出力電圧としての出力線
の電位を温度上昇に応じて上げることにより前記複数の
回路ブロックの各々の遅延時間を一定に保つことができ
るように構成された半導体集積回路に関するものであ
る。
【００７４】具体的には、請求項５３の発明は、パルス
信号の遅延時間の温度依存性が小さい第１の遅延回路
と、基準温度におけるパルス信号の遅延時間が前記第１
の遅延回路と一致するように設定された温度モニタとし
ての論理回路を有する第２の遅延回路と、前記第１の遅
延回路の遅延時間と前記第２の遅延回路の遅延時間との
差に応じて前記第２の遅延回路の遅延時間が前記第１の
遅延回路の遅延時間より大きくなった場合には促進信号
を出力しかつ前記第２の遅延回路の遅延時間が前記第１
の遅延回路の遅延時間より小さくなった場合には抑制信
号を出力するための遅延時間差検出回路と、前記遅延時
間差検出回路からの促進信号を受け取る毎に前記出力線
の電位を上昇させかつ前記遅延時間差検出回路からの抑
制信号を受け取る毎に前記出力線の電位を低下させるた
めの定電圧発生回路とを備え、前記定電圧発生回路から
の前記出力線上の安定化出力電圧は前記第２の遅延回路
へ電源として供給された構成を採用したものである。
【００７５】請求項５４の発明では、前記定電圧発生回
路は、互いの間に直流電圧が印加される第１及び第２の
電圧供給線のうちの基準電位線としての第１の電圧供給
線と出力ノードとの間に一定の電位差を発生させるため
の基準電位発生回路と、前記基準電位発生回路の出力ノ
ードの電位と前記出力線の電位とを比較するためのコン
パレータ回路と、前記コンパレータ回路の出力による制
御下で前記出力線を駆動するためのドライバ回路と、前
記基準電位発生回路の出力ノードの電位を変更させるこ
とにより前記出力線の電位を変更するように該基準電位
発生回路に制御信号を与えるための制御回路とを備える
こととした。しかも、前記基準電位発生回路は、前記第
２の電圧供給線と前記出力ノードとの間に挿入された抵
抗手段と、ゲートが前記出力ノードに接続されかつソー
スが前記第１の電圧供給線に接続されたＭＯＳトランジ
スタを有する帰還手段と、互いに直列接続されかつ前記
帰還手段のＭＯＳトランジスタのドレインと前記出力ノ
ードとの間に挿入された他の複数のＭＯＳトランジスタ
で構成されたダイオード手段とを有し、前記抵抗手段
は、抵抗値が前記制御回路からの制御信号に応じて変化
するように構成されることとした。
【００７６】請求項５５の発明では、前記定電圧発生回
路は、互いの間に直流電圧が印加される第１及び第２の
電圧供給線のうちの基準電位線としての第１の電圧供給
線と出力ノードとの間に一定の電位差を発生させるため
の基準電位発生回路と、前記基準電位発生回路の出力ノ
ードの電位と前記出力線の電位とを比較するためのコン
パレータ回路と、前記コンパレータ回路の出力による制
御下で前記出力線を駆動するためのドライバ回路と、前
記基準電位発生回路の出力ノードの電位を変更させるこ
とにより前記出力線の電位を変更するように該基準電位
発生回路に制御信号を与えるための制御回路とを備える
こととし、前記基準電位発生回路は、前記第２の電圧供
給線と前記出力ノードとの間に挿入された抵抗手段と、
ゲートが前記出力ノードに接続されかつソースが前記第
１の電圧供給線に接続されたＭＯＳトランジスタを有す
る帰還手段と、互いに直列接続されかつ前記帰還手段の
ＭＯＳトランジスタのドレインと前記出力ノードとの間
に挿入された他の複数のＭＯＳトランジスタで構成され
たダイオード手段と、前記ダイオード手段の複数のＭＯ
Ｓトランジスタのうちの少なくとも１つのＭＯＳトラン
ジスタのソース・ドレイン間を前記制御回路からの制御
信号に応じて短絡させるための短絡手段とを有すること
とした。
【００７７】請求項５６の発明では、前記定電圧発生回
路は、第１の基準電位線と第１のノードとの間に一定の
電位差を発生させるための第１の基準電位発生回路と、
第２の基準電位線としての前記出力線と第２のノードと
の間に一定の電位差を発生させるための第２の基準電位
発生回路と、前記出力線と前記第２のノードとの間に挿
入されたコンデンサ素子と、前記第１のノードの電位と
前記第２のノードの電位とを比較するためのコンパレー
タ回路と、前記コンパレータ回路の出力による制御下で
前記出力線を駆動するためのドライバ回路と、前記第１
及び第２のノードのうちの少なくとも一方の電位を変更
させることにより前記出力線の電位を変更するように前
記第１及び第２の基準電位発生回路のうちの少なくとも
一方に制御信号を与えるための制御回路とを備えること
とした。しかも、前記第１及び第２の基準電位発生回路
のうちの少なくとも一方は、互いの間に直流電圧が印加
される第１及び第２の電圧供給線のうちの前記第１又は
第２の基準電位線としての第１の電圧供給線と前記第１
又は第２のノードとしての出力ノードとの間に一定の電
位差を発生させるように、前記第２の電圧供給線と前記
出力ノードとの間に挿入された抵抗手段と、ゲートが前
記出力ノードに接続されかつソースが前記第１の電圧供
給線に接続されたＭＯＳトランジスタを有する帰還手段
と、互いに直列接続されかつ前記帰還手段のＭＯＳトラ
ンジスタのドレインと前記出力ノードとの間に挿入され
た他の複数のＭＯＳトランジスタで構成されたダイオー
ド手段とを有し、前記抵抗手段は、抵抗値が前記制御回
路からの制御信号に応じて変化するように構成されるこ
ととした。
【００７８】請求項５７の発明では、前記定電圧発生回
路は、第１の基準電位線と第１のノードとの間に一定の
電位差を発生させるための第１の基準電位発生回路と、
第２の基準電位線としての前記出力線と第２のノードと
の間に一定の電位差を発生させるための第２の基準電位
発生回路と、前記出力線と前記第２のノードとの間に挿
入されたコンデンサ素子と、前記第１のノードの電位と
前記第２のノードの電位とを比較するためのコンパレー
タ回路と、前記コンパレータ回路の出力による制御下で
前記出力線を駆動するためのドライバ回路と、前記第１
及び第２のノードのうちの少なくとも一方の電位を変更
させることにより前記出力線の電位を変更するように前
記第１及び第２の基準電位発生回路のうちの少なくとも
一方に制御信号を与えるための制御回路とを備えること
とし、前記第１及び第２の基準電位発生回路のうちの少
なくとも一方は、互いの間に直流電圧が印加される第１
及び第２の電圧供給線のうちの前記第１又は第２の基準
電位線としての第１の電圧供給線と前記第１又は第２の
ノードとしての出力ノードとの間に一定の電位差を発生
させるように、前記第２の電圧供給線と前記出力ノード
との間に挿入された抵抗手段と、ゲートが前記出力ノー
ドに接続されかつソースが前記第１の電圧供給線に接続
されたＭＯＳトランジスタを有する帰還手段と、互いに
直列接続されかつ前記帰還手段のＭＯＳトランジスタの
ドレインと前記出力ノードとの間に挿入された他の複数
のＭＯＳトランジスタで構成されたダイオード手段と、
前記ダイオード手段の複数のＭＯＳトランジスタのうち
の少なくとも１つのＭＯＳトランジスタのソース・ドレ
イン間を前記制御回路からの制御信号に応じて短絡させ
るための短絡手段とを有することとした。
【００７９】請求項５８の発明では、前記第１の遅延回
路、第２の遅延回路及び遅延時間差検出回路は前記半導
体基板上に各々１個配置され、前記定電圧発生回路は前
記複数の回路ブロックの各々に近接するように前記半導
体基板上に分散して複数配置されることとし、前記複数
の定電圧発生回路の各々と前記遅延時間差検出回路との
間にそれぞれ前記促進信号及び抑制信号を伝送するため
の２本の信号線を設けることとした。
【００８０】請求項５９の発明では、前記第１及び第２
の遅延回路は前記半導体基板上のほぼ中央に配置される
こととした。
【００８１】請求項６０の発明では、前記第１及び第２
の遅延回路は前記半導体基板上の発熱中心の近傍に配置
されることとした。
【００８２】
【作用】請求項１の発明に係る基準電位発生回路では、
帰還手段を構成するＭＯＳトランジスタのドレインを内
部ノードと呼ぶことにすると、該内部ノードと出力ノー
ドとの間の電位差は、ダイオード手段を構成する複数の
ＭＯＳトランジスタの各々のスレッシュホールド電圧の
合計にほぼ等しくなる。温度上昇に起因して該スレッシ
ュホールド電圧が増大すると、内部ノードと出力ノード
との間の電位差が増大する。ところが、これに伴って、
帰還手段を構成するＭＯＳトランジスタのソースとゲー
トとの間の電位差が増大し、その結果、該帰還用ＭＯＳ
トランジスタのチャンネル抵抗が低下する。このため、
内部ノードの電位が下がり、結果的に出力ノードはスレ
ッシュホールド電圧が変化する以前の電位にほぼ保たれ
る。つまり、温度変化に起因したスレッシュホールド電
圧の変動が帰還手段により実効的に補償され、出力ノー
ドの電位の温度依存性が小さくなる。
【００８３】請求項２の発明によれば、Ｎ型ＭＯＳトラ
ンジスタで回路構成をしたので、例えば接地線を基準電
位線とした一定の電位を出力ノードから取り出すことが
できる。また、請求項３の発明によれば、Ｐ型ＭＯＳト
ランジスタで回路構成をしたので、例えば正電位の電源
線を基準電位線とした一定の電位を出力ノードから取り
出すことができる。
【００８４】請求項４の発明によれば、ＭＯＳトランジ
スタのチャンネル抵抗を負荷として利用したので、ポリ
シリコン抵抗や拡散抵抗で構成されたシート抵抗の小さ
い抵抗素子を用いる場合に比べて回路のレイアウト面積
が縮小される。
【００８５】請求項５の発明によれば、抵抗手段の抵抗
値変化を通して出力ノードの電位を変更することができ
る。また、請求項６の発明によれば、ダイオード手段を
構成するＭＯＳトランジスタの直列個数を変えることに
より、出力ノードの電位を変更することができる。
【００８６】請求項７及び請求項８の発明によれば、温
度依存性の低減効果が最も大きくなる。
【００８７】請求項９の発明に係る定電圧発生回路で
は、上記本発明の基準電位発生回路の利用により出力線
電位の温度依存性が小さくなる。また、請求項１０の発
明によれば、基準電位発生回路中の抵抗手段の抵抗値変
化を通して定電圧発生回路の出力線電位を変更すること
ができる。請求項１１の発明によれば、基準電位発生回
路中のダイオード手段を構成するＭＯＳトランジスタの
直列個数を変えることにより、定電圧発生回路の出力線
電位を変更することができる。
【００８８】請求項１２の発明に係る定電圧発生回路で
は、第２の基準電位発生回路が電圧シフト回路として機
能するので、コンパレータ回路の動作点が最適な位置に
シフトされる結果、該コンパレータ回路の正常な動作を
常に保証することができる。また、請求項１３の発明に
よれば、出力線とコンパレータ回路の帰還入力との間に
挿入されたコンデンサ素子のはたらきにより発振が防止
される。
【００８９】請求項１４の発明によれば、上記本発明の
基準電位発生回路の利用により、定電圧発生回路の出力
線電位の温度依存性が小さくなる。また、請求項１５の
発明によれば、第１又は第２の基準電位発生回路中の抵
抗手段の抵抗値変化を通して定電圧発生回路の出力線電
位を変更することができる。請求項１６の発明によれ
ば、第１又は第２の基準電位発生回路中のダイオード手
段を構成するＭＯＳトランジスタの直列個数を変えるこ
とにより、定電圧発生回路の出力線電位を変更すること
ができる。
【００９０】請求項１７の発明によれば、促進信号及び
抑制信号を伝送するための２本の信号線のみで定電圧発
生回路の出力線電位を制御することができる。また、請
求項１８の発明によれば、定電圧発生回路において消費
電流を低減したスタンバイ・モードが実現できる。請求
項１９の発明によれば、定電圧発生回路の出力線電位の
初期設定が容易になる。
【００９１】請求項２０の発明に係る電圧レベル検出回
路では、第１の基準電位発生回路が第１の被測定線と第
１のノードとの間に発生させる電位差と、第２の基準電
位発生回路が第２の被測定線と第２のノードとの間に発
生させる電位差との違いに基づいて、所望の電圧レベル
検出が実行される。この際、第１及び第２の基準電位発
生回路の各々の出力電位に温度依存性があっても、該温
度依存性が打ち消される。
【００９２】請求項２１の発明によれば、上記本発明の
基準電位発生回路の利用により、電圧レベル検出出力の
温度依存性が小さくなる。また、請求項２２の発明によ
れば、第１又は第２の基準電位発生回路中の抵抗手段の
抵抗値変化を通して、電圧レベル検出特性にヒステリシ
スをもたせることができる。これによって、電圧レベル
を検出しようとする被測定電圧にノイズ等が乗っても電
圧レベル検出回路の動作を安定させることができる。請
求項２３の発明によれば、第１又は第２の基準電位発生
回路中のダイオード手段を構成するＭＯＳトランジスタ
の直列個数を変えることにより、同様に電圧レベル検出
特性にヒステリシスをもたせることができる。
【００９３】請求項２４の発明に係る温度検出回路で
は、第１及び第２の基準電位発生回路の間の温度依存性
の違いに基づいて、所望の温度検出が実行される。
【００９４】請求項２５の発明によれば、温度依存性の
小さい第１の基準電位発生回路が上記帰還手段を有する
本発明の利用によって実現され、温度依存性の大きい第
２の基準電位発生回路が上記帰還手段を設けないことに
よって実現される。また、請求項２６の発明によれば、
第１又は第２の基準電位発生回路中の抵抗手段の抵抗値
変化を通して、温度検出特性にヒステリシスをもたせる
ことができる。これにより、温度の瞬間的なふらつきが
生じても該温度検出回路は誤動作しない。請求項２７の
発明によれば、第１又は第２の基準電位発生回路中のダ
イオード手段を構成するＭＯＳトランジスタの直列個数
を変えることにより、同様に温度検出特性にヒステリシ
スをもたせることができる。
【００９５】請求項２８の発明に係る電源回路では、安
定化出力電圧としての出力線の電位を温度上昇に応じて
上げることにより、該安定化出力電圧を電源とする論理
回路の遅延時間が一定に保たれる。また、請求項２９の
発明によれば、上記本発明の基準電位発生回路の利用に
よって出力線電位の温度依存性が小さくなり、しかも該
基準電位発生回路中の抵抗手段の抵抗値変化を通して出
力線電位を変更することができる。請求項３０の発明に
よれば、基準電位発生回路中のダイオード手段を構成す
るＭＯＳトランジスタの直列個数を変えることにより出
力線電位を変更することができる。
【００９６】また、請求項３１の発明によれば、第２の
基準電位発生回路が電圧シフト回路として機能するの
で、コンパレータ回路の正常な動作を常に保証すること
ができる。また、出力線とコンパレータ回路の帰還入力
との間に挿入されたコンデンサ素子のはたらきにより発
振が防止される。しかも、上記本発明の基準電位発生回
路の利用により出力線電位の温度依存性が小さくなり、
第１又は第２の基準電位発生回路中の抵抗手段の抵抗値
変化を通して出力線電位を変更することができる。ま
た、請求項３２の発明によれば、第１又は第２の基準電
位発生回路中のダイオード手段を構成するＭＯＳトラン
ジスタの直列個数を変えることにより出力線電位を変更
することができる。
【００９７】請求項３３の発明によれば、上記本発明の
温度検出回路の利用により第１及び第２の基準電位発生
回路の間の温度依存性の違いに基づいて所望の温度検出
が実行され、該温度検出の結果に基づいて出力線電位が
変更される。
【００９８】請求項３４の発明に係る電源回路では、第
１及び第２の遅延回路の間の遅延時間の差に基づいて安
定化出力電圧としての出力線の電位を制御することによ
り、該安定化出力電圧を電源とする論理回路の遅延時間
が一定に保たれる。また、請求項３５の発明によれば、
温度依存性の小さい第１の遅延回路がＣＲ遅延回路とし
て実現される。
【００９９】請求項３６の発明によれば、遅延時間差検
出回路から出力される促進信号及び抑制信号を伝送する
ための２本の信号線のみで定電圧発生回路の出力電位す
なわち当該電源回路の出力線電位を制御することができ
る。
【０１００】請求項３７の発明によれば、上記本発明の
基準電位発生回路の利用により出力線電位の温度依存性
が小さくなり、しかも該基準電位発生回路中の抵抗手段
の抵抗値変化を通して出力線電位を変更することができ
る。請求項３８の発明によれば、基準電位発生回路中の
ダイオード手段を構成するＭＯＳトランジスタの直列個
数を変えることにより出力線電位を変更することができ
る。
【０１０１】また、請求項３９の発明によれば、第２の
基準電位発生回路が電圧シフト回路として機能するの
で、コンパレータ回路の正常な動作を常に保証すること
ができる。また、出力線とコンパレータ回路の帰還入力
との間に挿入されたコンデンサ素子のはたらきにより発
振が防止される。しかも、上記本発明の基準電位発生回
路の利用により出力線電位の温度依存性が小さくなり、
第１又は第２の基準電位発生回路中の抵抗手段の抵抗値
変化を通して出力線電位を変更することができる。ま
た、請求項４０の発明によれば、第１又は第２の基準電
位発生回路中のダイオード手段を構成するＭＯＳトラン
ジスタの直列個数を変えることにより出力線電位を変更
することができる。
【０１０２】請求項４１の発明に係る半導体集積回路で
は、第１の遅延回路の遅延時間と第２の遅延回路の遅延
時間との差を解消するように定電圧発生回路の出力線電
圧を制御することにより、該出力線電圧を電源とした遅
延回路等を含む周辺回路の遅延時間が補正される。つま
り、通常のインバータチェインで構成された遅延回路を
周辺回路に用いてもその遅延時間の温度依存性が補正さ
れる結果、前記従来のＣＲ遅延回路を用いる場合に比べ
て周辺回路のレイアウト面積が低減される。また、請求
項４２の発明によれば、遅延時間差の検出のための特別
なパルス信号を半導体集積回路の外部から供給する必要
がない。
【０１０３】請求項４３の発明によれば、遅延時間差検
出回路により、第１及び第２の遅延回路の遅延時間差が
第１及び第２の検出信号のパルス幅の差に変換される。
請求項４４の発明によれば、制御回路により、第１及び
第２の検出信号のパルス幅の差が所定の論理レベルを有
する論理信号の数に変換される。請求項４５の発明によ
れば、定電圧発生回路により、所定の論理レベルを有す
る論理信号の数に応じて出力線電圧が変更される。しか
も、請求項４５の発明に係る半導体集積回路では、上記
本発明の基準電位発生回路の利用により定電圧発生回路
の出力線電位の温度依存性が小さくなる。
【０１０４】請求項４６及び請求項４７の発明によれ
ば、第１の遅延回路の出力信号と、第２の遅延回路から
出力される互いの間に位相差を有する第１及び第２の出
力信号との利用により、遅延時間差の有無がある範囲の
不感帯を以て検出される。しかも、その不感帯の幅は、
第２の遅延回路の第１及び第２の出力信号の間の位相差
の設定により変更される。
【０１０５】請求項４８及び請求項４９の発明によれ
ば、フリップフロップの増幅機能と単安定マルチバイブ
レータとの利用により、遅延時間差の有無が高感度で検
出される。
【０１０６】請求項５０の発明によれば、ロウデコーダ
の遅延特性がワード線の遅延特性に合わせられる。ワー
ド線の遅延特性は、その分布定数で決まるＣＲ型の小さ
い温度依存性を有する。一方、ロウデコーダの本来の遅
延特性は、トランジスタ型の大きい温度依存性を有す
る。そこで、温度変化に応じてロウデコーダの電源電圧
を制御することにより、ロウデコーダの遅延特性をＣＲ
型の小さい温度依存性を有する遅延特性に変えるのであ
る。これにより、センスアンプの活性化に関するタイミ
ングマージンを低減した半導体記憶装置の実現が可能に
なる。
【０１０７】請求項５１の発明に係る半導体集積回路で
は、上記本発明の電圧レベル検出回路を基板電位生成回
路の制御に利用したので、基板電位の温度依存性が小さ
くなる。また、請求項５２の発明に係る半導体集積回路
では、半導体基板上の特定の回路ブロックに与えるべき
特定電位を生成するための特定電位生成回路の制御に上
記本発明の電圧レベル検出回路を利用したので、該特定
電位の温度依存性が小さくなる。
【０１０８】請求項５３の発明に係る半導体集積回路で
は、第１及び第２の遅延回路の間の遅延時間の差に基づ
いて安定化出力電圧としての出力線の電位を制御するこ
とにより、該安定化出力電圧を電源とする複数の回路ブ
ロックの遅延時間が一定に保たれる。これによって、信
頼性の高い半導体集積回路を実現することができる。し
かも、遅延時間差検出回路から出力される２つの信号す
なわち促進信号及び抑制信号のみで定電圧発生回路の出
力を制御することができる。
【０１０９】請求項５４の発明によれば、上記本発明の
基準電位発生回路の利用により出力線電位の温度依存性
が小さくなり、しかも該基準電位発生回路中の抵抗手段
の抵抗値変化を通して出力線電位を変更することができ
る。請求項５５の発明によれば、基準電位発生回路中の
ダイオード手段を構成するＭＯＳトランジスタの直列個
数を変えることにより出力線電位を変更することができ
る。
【０１１０】また、請求項５６の発明によれば、第２の
基準電位発生回路が電圧シフト回路として機能するの
で、コンパレータ回路の正常な動作を常に保証すること
ができる。また、出力線とコンパレータ回路の帰還入力
との間に挿入されたコンデンサ素子のはたらきにより発
振が防止される。しかも、上記本発明の基準電位発生回
路の利用により出力線電位の温度依存性が小さくなり、
第１又は第２の基準電位発生回路中の抵抗手段の抵抗値
変化を通して出力線電位を変更することができる。ま
た、請求項５７の発明によれば、第１又は第２の基準電
位発生回路中のダイオード手段を構成するＭＯＳトラン
ジスタの直列個数を変えることにより出力線電位を変更
することができる。
【０１１１】請求項５８の発明によれば、複数の回路ブ
ロックの各々に近接するように各定電圧発生回路を半導
体基板上に分散配置したので、個々の定電圧発生回路の
出力電流を低減することができる。しかも、１つの遅延
時間差検出回路から出力される促進信号及び抑制信号を
伝送するための各々２本の信号線のみで、複数の定電圧
発生回路の各々の出力を集中制御することができる。
【０１１２】請求項５９の発明によれば、第１及び第２
の遅延回路を半導体基板上のほぼ中央に配置したので、
半導体基板上の平均的な温度に基づいて各定電圧発生回
路の出力を制御することができる。また、促進信号及び
抑制信号の伝送のための信号線を短くできる。
【０１１３】請求項６０の発明によれば、第１及び第２
の遅延回路を半導体基板上の発熱中心の近傍に配置した
ので、温度変化を各定電圧発生回路の出力へ直ちに反映
させることができる。
【０１１４】
【実施例】
《実施例１（基準電位発生回路）》まず、本発明の第１
の実施例である基準電位発生回路について、図１〜図７
を参照しながら説明する。
【０１１５】(1) 実施例１．１（抵抗負荷・接地電位基
準型） 図１の構成は、基準電位線としての接地線３と出力ノー
ド２との間に一定の電位差を発生させるための回路であ
って、抵抗手段Ｒ、帰還手段Ｆ及びダイオード手段Ｄを
備えたものである。抵抗手段Ｒを構成する抵抗素子４
は、ポリシリコン抵抗や拡散抵抗で構成されたものであ
って、電源線１（ＶCC：外部電源電圧レベル）と出力ノ
ード２との間に挿入されている。帰還手段Ｆを構成する
Ｎ型ＭＯＳＦＥＴ５は、ゲートが出力ノード２に接続さ
れ、かつソースが接地線３（ＶSS：接地電位）に接続さ
れている。また、ダイオード手段Ｄを構成するように互
いに直列接続された他の３つのＮ型ＭＯＳＦＥＴ６，
７，８は、帰還手段ＦのＮ型ＭＯＳＦＥＴ５のドレイン
と出力ノード２との間に挿入されている。
【０１１６】(2) 実施例１．２（抵抗負荷・外部電源電
圧レベル基準型） 図２の構成は、基準電位線としての電源線３１と出力ノ
ード３２との間に一定の電位差を発生させるための回路
であって、図１の場合と同様に抵抗手段Ｒ、帰還手段Ｆ
及びダイオード手段Ｄを備えたものである。抵抗手段Ｒ
を構成する抵抗素子３４は、ポリシリコン抵抗や拡散抵
抗で構成されたものであって、接地線３３（ＶSS：接地
電位）と出力ノード３２との間に挿入されている。帰還
手段Ｆを構成するＰ型ＭＯＳＦＥＴ３５は、ゲートが出
力ノード３２に接続され、かつソースが電源線３１（Ｖ
CC：外部電源電圧レベル）に接続されている。また、ダ
イオード手段Ｄを構成するように互いに直列接続された
他の３つのＰ型ＭＯＳＦＥＴ３６，３７，３８は、帰還
手段ＦのＰ型ＭＯＳＦＥＴ３５のドレインと出力ノード
３２との間に挿入されている。
【０１１７】(3) 実施例１．３，１．４（トランジスタ
負荷型） 図３の構成は、図１中の抵抗手段Ｒとして、ゲートが接
地線３に接続されたＰ型ＭＯＳＦＥＴ９のチャンネル抵
抗を用いたものである。また、図４の構成は、図２中の
抵抗手段Ｒとして、ゲートが電源線３１に接続されたＮ
型ＭＯＳＦＥＴ３９のチャンネル抵抗を用いたものであ
る。
【０１１８】(4) 実施例１．５（出力可変型） 図５の構成は、図１の回路において、出力ノード２の電
位を制御信号Ｃに応じて変更できるようにしたものであ
る。すなわち、ダイオード手段Ｄを構成する３つのＮ型
ＭＯＳＦＥＴ６，７，８のうちの１つのＮ型ＭＯＳＦＥ
Ｔ７のソース・ドレイン間を短絡させるための短絡手段
Ｓを設けるとともに、抵抗手段Ｒを抵抗値可変としたも
のである。短絡手段Ｓは他のＮ型ＭＯＳＦＥＴ１０で構
成され、そのゲートには第１の制御入力端子１１を通し
てオン・オフのための制御信号が与えられる。一方、抵
抗手段Ｒは互いに直列接続された４つの抵抗素子１２，
１３，１４，１５を備え、このうちの３つの抵抗素子１
３，１４，１５を個別に短絡させるための３つのＰ型Ｍ
ＯＳＦＥＴ１６，１７，１８を更に備えたものである。
これら３つのＰ型ＭＯＳＦＥＴ１６，１７，１８の各ゲ
ートには、それぞれ第２〜第４の制御入力端子１９，２
０，２１を通してオン・オフのための制御信号が与えら
れる。
【０１１９】(5) 実施例１．６（出力可変型） 図６の構成は、図３に示したトランジスタ負荷型の回路
において、出力ノード２の電位を制御信号Ｃに応じて変
更できるようにしたものである。すなわち、ダイオード
手段Ｄを構成する３つのＮ型ＭＯＳＦＥＴ６，７，８の
うちの一部を短絡させるための他のＮ型ＭＯＳＦＥＴ１
０で構成された短絡手段Ｓを設けるとともに、抵抗手段
Ｒを構成するように電源線１と出力ノード２との間に挿
入されたＰ型ＭＯＳＦＥＴ９に対して第２及び第３のＰ
型ＭＯＳＦＥＴ２２，２３を並列接続したものである。
短絡手段Ｓを構成するＮ型ＭＯＳＦＥＴ１０のゲート、
及び、抵抗手段Ｒのうちの第２及び第３のＰ型ＭＯＳＦ
ＥＴ２２，２３の各ゲートには、それぞれ第１〜第３の
制御入力端子１１，２４，２５を通してオン・オフのた
めの制御信号が与えられる。
【０１２０】以上のように構成された各基準電位発生回
路の動作を説明する。
【０１２１】まず、図１に示した基本型を用いて動作原
理を説明する。同図の構成によれば、電源線１から抵抗
手段Ｒ、ダイオード手段Ｄ及び帰還手段Ｆを経て基準電
位線としての接地線３へ抜けるように、常に小さな電流
が流れている。ここで、帰還手段Ｆを構成するＮ型ＭＯ
ＳＦＥＴ５のドレインを内部ノードＡとすると、内部ノ
ードＡと出力ノード２との間の電位差は、ダイオード手
段Ｄを構成する３つのＮ型ＭＯＳＦＥＴ６，７，８の各
々のスレッシュホールド電圧Ｖt の合計すなわち３Ｖt
にほぼ等しくなる。周囲温度が上昇してＶt が増大した
とすると、内部ノードＡと出力ノード２との間の電位差
が増大する。ところが、これに伴って、帰還手段Ｆを構
成するＮ型ＭＯＳＦＥＴ５のソースとゲートとの間の電
位差が増大し、その結果、該帰還用のＮ型ＭＯＳＦＥＴ
５のチャンネル抵抗が低下する。このため、内部ノード
Ａの電位が下がり、結果的に出力ノード２はスレッシュ
ホールド電圧Ｖt が変化する以前の電位にほぼ保たれ
る。つまり、出力ノード２の電位の温度依存性が小さく
なる。以上が動作原理の簡単な説明である。
【０１２２】図２の構成では、図１の場合と異なり電源
線３１を基準電位線としているが動作原理は上記と同様
であり、電源線３１と出力ノード３２との間の電位差が
スレッシュホールド電圧Ｖt の変動によらず一定に保た
れることになる。図３及び図４の構成は、抵抗手段Ｒと
してＭＯＳＦＥＴ９，３９のチャンネル抵抗を利用した
ものである。このようにＭＯＳＦＥＴのチャンネル抵抗
を利用すれば、前記ポリシリコン抵抗や拡散抵抗で構成
されたシート抵抗の小さい抵抗素子を用いる場合に比べ
て、回路のレイアウト面積を縮小化することができる。
図５及び図６の構成は、抵抗手段Ｒの抵抗値やダイオー
ド手段Ｄを構成するＭＯＳＦＥＴの直列個数を制御信号
Ｃに応じて変えられるようにし、以て出力ノード２の電
位を変更できるようにしたものである。特に図６の構成
によれば、基準電位発生回路をＭＯＳＦＥＴのみで構成
することができる。ただし、図６中の短絡手段Ｓを構成
するＮ型ＭＯＳＦＥＴ１０は出力の粗調整用であり、抵
抗手段Ｒ中の第２及び第３のＰ型ＭＯＳＦＥＴ２２，２
３は出力の微調整用である。
【０１２３】なお、図１〜図６に示す各構成において、
ダイオード手段Ｄを構成する各ＭＯＳＦＥＴのコンダク
タンスの合計と帰還手段Ｆを構成するＭＯＳＦＥＴのコ
ンダクタンスとが等しいときに温度依存性の低減効果が
最も大きくなる。すなわち、ダイオード手段Ｄを構成す
る複数のＭＯＳＦＥＴの各々のチャンネル幅をＷ１、チ
ャンネル長をＬ１、直列個数をＮとし、帰還手段Ｆを構
成するＭＯＳＦＥＴのチャンネル幅をＷ２、チャンネル
長をＬ２としたとき、Ｗ１／Ｌ１とＷ２／Ｌ２との比が
ほぼＮ対１である場合である。
【０１２４】図７に本実施例に係る基準電位発生回路の
シミュレーション結果を示す。本実施例により出力電位
の温度依存性が低減されることが示されている。
【０１２５】《実施例２（定電圧発生回路）》次に、本
発明の第２の実施例である定電圧発生回路について、図
８〜図１２を参照しながら説明する。
【０１２６】(1) 実施例２．１（基本型） 図８の構成は、出力線４４の電位を所定値に保持するた
めの回路であって、図６に示した基準電位発生回路４１
に、コンパレータ回路４２と、出力線４４を駆動するた
めのドライバ回路としてのＰ型ＭＯＳＦＥＴ４３とを付
加したものである。コンパレータ回路４２は基準電位発
生回路４１の出力ノード４１ａの電位と出力線４４の電
位とを比較するものであって、該コンパレータ回路４２
の出力はＰ型ＭＯＳＦＥＴ４３のゲートに与えられる。
【０１２７】この構成によれば、例えば負荷電流の増加
によって出力線４４の電位が下がろうとすると、基準電
位発生回路４１の出力ノード４１ａからの基準電位と出
力線４４の電位との差をコンパレータ回路４２が検出
し、Ｐ型ＭＯＳＦＥＴ４３のドレイン電流が増大するよ
うにそのゲート電圧が制御され、出力電圧の低下が防止
されることになる。これにより、出力線４４には安定化
された出力電圧が得られる。しかも、図８に示す回路
は、抵抗手段Ｒ及び短絡手段Ｓの作用により、制御信号
Ｃに応じて安定化出力電圧の設定を変化させ得るように
なっている。
【０１２８】ただし、図８の定電圧発生回路は次のよう
な問題点を有している。すなわち、発生すべき電圧が外
部電源電圧レベルＶCCに近いものであったとき、基準電
位発生回路４１の出力電位をそのような電圧レベルにす
べきなのであるが、この場合にはコンパレータ回路４２
が正常に動作しなくなるのである。
【０１２９】ＭＯＳＦＥＴを用いたコンパレータ回路４
２の典型的な回路構成を図９に示す。同図において、４
７ａ，４７ｂは各々ゲートに入力電位Ｖ＋，Ｖ−が与え
られる差動Ｎ型ＭＯＳＦＥＴ、４８ａ，４８ｂはカレン
トミラーＰ型ＭＯＳＦＥＴ、４９はゲートにスタンバイ
信号Ｖsbが与えられる共通Ｎ型ＭＯＳＦＥＴである。こ
のコンパレータ回路４２の入出力特性を図１０に示す。
同図に示すように、入力電圧が電源レベルに近くなる
と、コンパレータ回路４２の出力Ｖout が接地電位ＶSS
まで下がり切らなくなる。つまり、このコンパレータ回
路４２は、入力電圧がカレントミラーＰ型ＭＯＳＦＥＴ
４８ａ，４８ｂのスレッシュホールド電圧を割ったあた
りから、正常な比較動作を行わなくなるのである。
【０１３０】そこで、コンパレータ回路４２の動作点を
最適な位置にシフトさせるように電圧シフト回路を付加
した定電圧発生回路について次に説明する。
【０１３１】(2) 実施例２．２（電圧シフト回路付加
型） 図１１の構成は、図８の回路にコンデンサ素子４５と電
圧シフト回路４６とを付加したものである。コンデンサ
素子４５は、発振防止のために出力線４４とコンパレー
タ回路４２の帰還入力端子との間に挿入されたものであ
る。電圧シフト回路４６は、図４の基準電位発生回路に
おいてダイオード手段Ｄを構成する複数のＰ型ＭＯＳＦ
ＥＴの一部を短絡させるための短絡手段Ｓを設けるとと
もに、抵抗手段Ｒを抵抗値可変としたものである。ただ
し、図４の基準電位発生回路では電源線３１を基準電位
線としていたが、図１１の電圧シフト回路４６では入力
ノード４６ａを介して出力線４４を基準電位線としてい
る。つまり、この電圧シフト回路４６は、出力線４４と
自己の出力ノード４６ｂとの間に一定の電位差を発生さ
せるための回路である。前記基準電位発生回路４１の出
力ノード（第１のノード）４１ａの電位はコンパレータ
回路４２に参照入力として与えられる一方、電圧シフト
回路４６の出力ノード（第２のノード）４６ｂの電位は
コンパレータ回路４２に帰還入力として与えられる。
【０１３２】図１１の定電圧発生回路の動作原理を簡単
に説明する。出力線４４とコンパレータ回路４２の帰還
入力との間に上記電圧シフト回路４６を挿入したことに
より、コンパレータ回路４２の帰還入力の電位は、出力
線４４の電位よりも一定の電圧だけ下がった点に設定さ
れる。しかも、このシフト量は、先の基準電位発生回路
の動作説明から明らかなように、温度が変わっても変動
しない。一方、基準電位発生回路４１からコンパレータ
回路４２への参照入力も同様に、目的とする安定化出力
電圧より低めに設定される。これにより、コンパレータ
回路４２の動作点を正常に動作する範囲へシフトさせる
ことができる。しかも、図１１に示す回路は、基準電位
発生回路４１及び電圧シフト回路４６の各々が有する抵
抗手段Ｒ及び短絡手段Ｓの作用により、制御信号Ｃに応
じて安定化出力電圧の設定を変化させ得るようになって
いる。
【０１３３】なお、コンデンサ素子４５は、電圧シフト
回路４６の挿入により安定化出力の変化が帰還入力の変
化となって現われるのが遅れ、その結果コンパレータ回
路４２とＰ型ＭＯＳＦＥＴ４３とからなるループ回路が
発振を起してしまうのを防ぐものである。すなわち、変
動成分のみがコンデンサ素子４５を通過するように構成
したものである。
【０１３４】(3) 実施例２．３（プログラマブル定電圧
発生回路） 図１１の定電圧発生回路を発展させたプログラマブルな
定電圧発生回路を、図１２に示す。同図において、５１
は本発明の第１の実施例に係る基準電位発生回路、５２
はコンパレータ回路、５３はドライバ回路としてのＰ型
ＭＯＳＦＥＴ、５４は安定化電圧の出力線、５５はコン
デンサ素子、５６は電圧シフト回路である。基準電位発
生回路５１及び電圧シフト回路５６の抵抗手段Ｒは、各
々抵抗値が制御信号Ｃに応じて変化するように構成され
ている。また、該基準電位発生回路５１及び電圧シフト
回路５６は、ダイオード手段Ｄを構成する複数のＭＯＳ
トランジスタのうちの少なくとも１つのＭＯＳトランジ
スタのソース・ドレイン間を制御信号Ｃに応じて短絡さ
せるための短絡手段Ｓをそれぞれ備えている。５７は、
基準電位発生回路５１及び電圧シフト回路５６へ制御信
号Ｃを与えることにより出力線５４の電位を変更するた
めの制御回路である。
【０１３５】この制御回路５７は、促進信号を受け取る
毎に安定化出力電圧としての出力線５４の電位を上昇さ
せ、かつ抑制信号を受け取る毎に該出力線５４の電位を
低下させるように制御信号Ｃを生成する機能を有する。
つまり、２本の信号線のみで出力電圧の昇降を制御する
ことができる。
【０１３６】また、この制御回路５７は、スタンバイ認
識端子を通してスタンバイ信号を受け取った場合には、
基準電位発生回路５１、コンパレータ回路５２及び電圧
シフト回路５６の各々の消費電流を低減させるように制
御信号Ｃを生成する。基準電位発生回路５１及び電圧シ
フト回路５６の各々の抵抗手段Ｒの抵抗値を最大にセッ
トするとともに、コンパレータ回路５２中の貫通電流を
低減するように該回路中の共通Ｎ型ＭＯＳＦＥＴ（図９
中の４９に相当するもの）をオフさせるのである。ただ
し、コンパレータ回路５２への制御信号は図示を省略し
ている。
【０１３７】更に、この制御回路５７は、リセット認識
端子を通してパワーオンリセット信号を受け取った場合
には、出力線５４の電位をデフォルト値に初期設定する
ように制御信号Ｃを生成する機能をも有する。
【０１３８】なお、図８の構成の定電圧発生回路を図１
２のようにプログラマブル定電圧発生回路に発展させる
こともできる。
【０１３９】《実施例３（電圧レベル検出回路）》次
に、本発明の第３の実施例である電圧レベル検出回路に
ついて、図１３〜図１７を参照しながら説明する。
【０１４０】ＤＲＡＭ集積回路中では、前記のとおり、
接地電位ＶSSを基準として外部から供給される電源電圧
レベルＶCC以外に、基板バイアスレベルＶBBやワード線
昇圧レベルＶPPが必要になる。
【０１４１】(1) 実施例３．１（ＶBBレベル検出回路） 図１３は、接地電位ＶSSを基準電圧レベルとし、基板バ
イアスレベルＶBBを被測定電圧レベルとするＶBBレベル
検出回路の構成例を示すものである。同図において６１
は、接地線（ＶSS：接地電位）と第１のノード６１ａと
の間に一定の電位差を発生させるための第１の基準電位
発生回路であって、図６の場合と同様の抵抗手段Ｒ、帰
還手段Ｆ、ダイオード手段Ｄ及び短絡手段Ｓを備えたも
のである。６２は、基板バイアスレベルＶBBの被測定線
と第２のノード６２ａとの間に一定の電位差を発生させ
るための第２の基準電位発生回路であって、やはり図６
の場合と同様の抵抗手段Ｒ、帰還手段Ｆ、ダイオード手
段Ｄ及び短絡手段Ｓを備えたものである。ただし、ダイ
オード手段Ｄを構成するＮ型ＭＯＳＦＥＴの直列個数
は、第２の基準電位発生回路６２の方を多くしてあり、
主として、この個数の差が検出する基板バイアスの深さ
を決める。６３は、第１のノード６１ａの電位と第２の
ノード６２ａの電位とを比較するためのコンパレータ回
路である。このコンパレータ回路６３の出力は、基板レ
ベル検出出力φ1 として出力端子６４から取り出され
る。このＶBBレベル検出回路は、電圧レベル検出特性が
温度に依存しないという特徴を有している。
【０１４２】(2) 実施例３．２（ＶPPレベル検出回路） 図１４は、外部電源電圧レベルＶCCを基準電圧レベルと
し、ワード線昇圧レベルＶPPを被測定電圧レベルとする
ＶPPレベル検出回路の構成例を示すものである。同図に
おいて、６５は電源線（ＶCC：外部電源電圧レベル）と
第１のノード６５ａとの間に一定の電位差を発生させる
ための第１の基準電位発生回路、６６はワード線昇圧レ
ベルＶPPの被測定線と第２のノード６６ａとの間に一定
の電位差を発生させるための第２の基準電位発生回路、
６７は第１のノード６５ａの電位と第２のノード６６ａ
の電位とを比較するためのコンパレータ回路、６８は出
力端子、φ2 は昇圧レベル検出出力である。第１及び第
２の基準電位発生回路６５，６６は、主としてＰ型ＭＯ
ＳＦＥＴを用いた図４の構成の変形である点が、図１３
に示すＶBBレベル検出回路とは異なる。このＶPPレベル
検出回路も、電圧レベル検出特性が温度に依存しない。
【０１４３】(3) 実施例３．３，３．４（ヒステリシス
特性型） 図１３と同様の構成を有するＶBBレベル検出回路にヒス
テリシス特性をもたせたものを図１５に、図１４と同様
の構成を有するＶPPレベル検出回路にヒステリシス特性
をもたせたものを図１６にそれぞれ示す。第１の基準電
位発生回路６１，６５及び第２の基準電位発生回路６
２，６６は、それぞれ前記抵抗手段及び短絡手段の作用
により制御信号Ｃに応じて自己の出力ノードの電位を変
更できるように構成されており、コンパレータ回路６
３，６７からのレベル検出出力φ1 ，φ2 に応じて電圧
レベル検出特性を変更するように制御信号Ｃを生成する
ためのヒステリシス制御回路６９，７０が付加されてい
る。
【０１４４】図１７は、図１５のＶBBレベル検出回路の
特性を示すグラフである。図１７に示すように、ヒステ
リシス制御回路６９のはたらきにより、基板レベル検出
出力φ1 が１になるレベルと、０に戻るレベルとを異な
らせることができる。これによって、検出レベルである
基板バイアスレベルＶBBにノイズ等が乗ってもＶBBレベ
ル検出回路の動作を安定させることができる。図１６の
ＶPPレベル検出回路も同様のヒステリシス特性を有する
ものである。
【０１４５】《実施例４（温度検出回路）》次に、本発
明の第４の実施例である温度検出回路について、図１８
〜図２２を参照しながら説明する。
【０１４６】(1) 実施例４．１（接地電位基準型） 図１８の構成は、周囲温度が所定の温度に達したかどう
かを判定するための回路であって、第１及び第２の基準
電位発生回路７１，７２と、コンパレータ回路７３とを
備えたものである。このうち、第１の基準電位発生回路
７１は、ＭＯＳトランジスタのスレッシュホールド電圧
の変動の影響を緩和することによって小さい温度依存性
を有する電位差を接地線（ＶSS：接地電位）と第１のノ
ード７１ａとの間に発生させるための回路であって、図
６の場合と同様の抵抗手段Ｒ、帰還手段Ｆ、ダイオード
手段Ｄ及び短絡手段Ｓを備えている。第２の基準電位発
生回路７２は、ＭＯＳトランジスタのスレッシュホール
ド電圧の変動に起因した大きい温度依存性を有する電位
差を接地線（ＶSS：接地電位）と第２のノード７２ａと
の間に発生させるための回路であって、第１の基準電位
発生回路７１中の帰還手段Ｆの配設を省略した構成を備
えている。つまり、第２の基準電位発生回路７２では、
ダイオード手段Ｄを構成する複数のＮ型ＭＯＳＦＥＴか
らなる直列回路の一端が接地線に直結されている。コン
パレータ回路７３は、第１のノード７１ａの電位と第２
のノード７２ａの電位とを比較するための回路であっ
て、その出力は出力端子７４を通して取り出される。
【０１４７】第１の基準電位発生回路７１の出力すなわ
ち第１のノード７１ａの電位は、前記のとおり周囲温度
が変わっても変化しない。他方、第２の基準電位発生回
路７２は温度依存性を抑制するための帰還手段Ｆを有し
ていないので、第２のノード７２ａの電位は周囲温度に
伴って変化する。つまり、温度が変わっていくにしたが
って、第１及び第２のノード７１ａ，７２ａの間の電位
差が増大することとなる。これをコンパレータ回路７３
で検出し、その出力をもって温度検出とするものであ
る。
【０１４８】(2) 実施例４．２（外部電源電圧レベル基
準型） 図１９は、温度検出回路の他の構成例を示すものであ
る。同図において、７５は小さい温度依存性を有する電
位差を電源線（ＶCC：外部電源電圧レベル）と第１のノ
ード７５ａとの間に発生させるための第１の基準電位発
生回路、７６は大きい温度依存性を有する電位差を電源
線（ＶCC：外部電源電圧レベル）と第２のノード７６ａ
との間に発生させるための第２の基準電位発生回路、７
７は第１のノード７５ａの電位と第２のノード７６ａの
電位とを比較するためのコンパレータ回路、７８は出力
端子である。図１８の場合と同様に、第１及び第２の基
準電位発生回路７５，７６のうち第１の基準電位発生回
路７５にのみ帰還手段Ｆを設けてある。第１及び第２の
基準電位発生回路７５，７６は、主としてＰ型ＭＯＳＦ
ＥＴを用いた図４の構成の変形である点が図１８の場合
とは異なるが、動作原理は同様である。
【０１４９】(3) 実施例４．３，４．４（ヒステリシス
特性型） 図１８及び図１９の温度検出回路にヒステリシス特性を
もたせたものを、図２０及び図２１にそれぞれ示す。第
１の基準電位発生回路７１，７５及び第２の基準電位発
生回路７２，７６は、それぞれ前記抵抗手段及び短絡手
段の作用により制御信号Ｃに応じて自己の出力ノードの
電位を変更できるように構成されており、コンパレータ
回路７３，７７からの温度検出出力に応じて温度検出特
性を変更するように制御信号Ｃを生成するためのヒステ
リシス制御回路７９，８０が付加されている。
【０１５０】図２２は、図２０の温度検出回路の特性を
示すグラフである。図２２に示すように、ヒステリシス
制御回路７９のはたらきにより、温度検出出力が１にな
る温度ｔ1 と、０に戻る温度ｔ0 とを異ならせることが
できる。これによって、温度の瞬間的なふらつきが生じ
ても該温度検出回路は誤動作しない。図２１の温度検出
回路も同様のヒステリシス特性を有するものである。
【０１５１】《実施例５（アクティブ電圧制御方式の電
源回路）》次に、本発明の第５の実施例であるアクティ
ブ電圧制御方式の電源回路について、図２３〜図２５を
参照しながら説明する。
【０１５２】従来の電源回路方式では、周囲温度が変わ
っても出力電圧が変化しないということを目標としてき
た。ところが、半導体集積回路上の論理回路は、一般に
温度が上がると動作が遅くなってしまう。本実施例に係
るアクティブ電圧制御方式は、温度が上昇したときに、
論理回路の動作を遅くしないようにその電源電圧を上げ
てやろうというものである。
【０１５３】(1) 実施例５．１，５．２（温度制御型） 図２３の電源回路は、前記抵抗手段及び短絡手段の作用
により制御信号Ｃに応じて出力線４４の電位を変更でき
るように構成された図８の定電圧発生回路８１ａを採用
し、該制御信号Ｃを生成するための制御回路８１ｂをそ
の定電圧発生回路８１ａに付加したものをプログラマブ
ル定電圧発生回路８２とし、制御回路８１ｂを温度検出
回路８３の出力にしたがって動作させる構成を採用した
ものである。また、図２４の電源回路は、同様に制御信
号Ｃに応じて出力線４４の電位を変更できるように構成
された図１１の定電圧発生回路８４ａを採用し、該制御
信号Ｃを生成するための制御回路８４ｂをその定電圧発
生回路８４ａに付加したものをプログラマブル定電圧発
生回路８５とし、制御回路８４ｂを温度検出回路８６の
出力にしたがって動作させる構成を採用したものであ
る。温度検出回路８３，８６として、図１８〜図２１の
構成を採用することができる。
【０１５４】図２３及び図２４の電源回路は、いずれも
温度上昇に応じて出力線４４の電位を上昇させるよう
に、温度検出回路８３，８６により検出された温度に応
じて制御回路８１ｂ，８４ｂから定電圧発生回路８１
ａ，８４ａへの制御信号Ｃを生成するものである。ただ
し、定性的な傾向を合わせようとするものであって、温
度が上昇した際に電源電圧をどの程度上昇させるべきか
という明確な指針がない。この点を改良したのが、次に
説明する遅延時間制御型のアクティブ電圧制御方式であ
る。
【０１５５】(2) 実施例５．３（遅延時間制御型） 図２５の電源回路は、図２３中のプログラマブル定電圧
発生回路８２を制御するための温度検出回路８３を、パ
ルス発生回路９１、第１の遅延回路９２、第２の遅延回
路９３及び遅延時間差検出回路９４からなるアクティブ
電圧制御回路９５に置き換えたものである。
【０１５６】パルス発生回路９１は、システムクロック
（ＤＲＡＭにおけるＲＡＳ等）や内部リフレッシュ信号
等を分周してパルス信号を生成し、該パルス信号を第１
及び第２の遅延回路９２，９３にそれぞれ供給するため
の回路である。第１の遅延回路９２は、パルス信号の遅
延時間の温度依存性の小さい遅延回路であって、例えば
抵抗素子とコンデンサ素子とで決定される時定数を遅延
に利用したものである。温度依存性の小さい第１の遅延
回路９２の例として、前記従来のＣＲ遅延回路が挙げら
れる。第２の遅延回路９３は、基準温度（室温）におけ
るパルス信号の遅延時間が第１の遅延回路９２と一致す
るように設定された温度モニタとしての論理ゲートを有
するものである。ここで論理ゲートとは、ＤＲＡＭの周
辺回路で用いられているＮＡＮＤゲート等の一般的な論
理回路を指している。遅延時間差検出回路９４は、第１
の遅延回路９２の遅延時間と第２の遅延回路９３の遅延
時間との差を検出するための回路であって、第２の遅延
回路９３の遅延時間が第１の遅延回路９２の遅延時間よ
り大きくなった場合には促進信号を出力し、第２の遅延
回路９３の遅延時間が第１の遅延回路９２の遅延時間よ
り小さくなった場合には抑制信号を出力する機能を有す
るものである。
【０１５７】プログラマブル定電圧発生回路８２は、前
記抵抗手段及び短絡手段の作用により制御信号Ｃに応じ
て出力ノード４１ａの電位を変更し、以て安定化出力電
圧としての出力線４４の電位を変更できるように構成さ
れた基準電位発生回路４１を備えており、遅延時間差検
出回路９４からの促進信号を受け取る毎に出力線４４の
電位を上昇させ、抑制信号を受け取る毎に該出力線４４
の電位を低下させる機能を有する。なお、少なくとも第
２の遅延回路９３へは、プログラマブル定電圧発生回路
８２から例えば内部降圧レベルＶint として出力される
出力線４４上の安定化電圧が電源として供給されてい
る。
【０１５８】次に、以上の構成を有する図２５の電源回
路の動作を説明する。温度が上昇すると第２の遅延回路
９３における遅延時間が増大する。これに対して温度依
存性の小さい第１の遅延回路９２は遅延時間がそれほど
増大しない。そのため、２つの遅延回路９２，９３の遅
延時間の間に差が発生する。これを遅延時間差検出回路
９４が検出し、出力線４４の電位を上昇させるように促
進信号をプログラマブル定電圧発生回路８２に送ること
になる。この促進信号は、パルス発生回路９１でパルス
信号が発生する毎に送られる。これによって出力線４４
の電位Ｖint が上昇し、それを電源としている第２の遅
延回路９３の遅延時間の増大が打ち消されることにな
る。
【０１５９】反対に第２の遅延回路９３における遅延時
間が小さくなり過ぎた結果温度依存性の小さい第１の遅
延回路９２における遅延時間よりも小さくなると、今度
はプログラマブル定電圧発生回路８２に対して抑制信号
を送り、出力線４４上の安定化出力電圧Ｖint を低下さ
せる。これらの一連の動作によって、第２の遅延回路９
３の遅延時間が第１の遅延回路９２の遅延時間にほぼ等
しくなるように出力線４４上の安定化出力電圧Ｖint が
調整され、結果として該電圧Ｖint を電源としている不
図示の多数の論理回路の遅延時間が各々一定に保たれる
わけである。このようなアクティブ電圧制御型の電源回
路を用いることよって、後に説明するように、信頼性の
高い半導体集積回路を実現することができる。
【０１６０】なお、図２４中のプログラマブル定電圧発
生回路８５を制御するための温度検出回路８６を、図２
５の場合と同様のパルス発生回路、第１及び第２の遅延
回路並びに遅延時間差検出回路に置き換えてもよい。
【０１６１】《実施例６（半導体集積回路）》次に、本
発明の第６の実施例である半導体集積回路について、図
２６〜図３９を参照しながら説明する。
【０１６２】(1) 実施例６．１（遅延時間補正回路を備
えた半導体集積回路：論理積型の遅延時間差検出回路） 図２６の構成は、図２５の電源回路技術を半導体集積回
路に応用したものである。図２６中の１０１〜１０６で
示される回路ブロックは、図２５中のパルス発生回路９
１、温度依存性の小さい第１の遅延回路９２、論理ゲー
トで構成された第２の遅延回路９３、遅延時間差検出回
路９４、制御回路８１ｂ及び定電圧発生回路８１ａに各
々相当する。図２６の半導体集積回路では、定電圧発生
回路１０６の出力電圧Ｖint が第２の遅延回路１０３及
び周辺回路１０７に各々電源電圧として供給される。周
辺回路１０７は遅延回路を備えており、該遅延回路は各
々Ｐ型及びＮ型の２個のＭＯＳＦＥＴのみで構成された
複数段のインバータからなる通常のインバータチェイン
で構成されている。各インバータには、定電圧発生回路
１０６の出力電圧Ｖint がそれぞれ電源電圧として供給
されている。
【０１６３】この構成によれば、第１の遅延回路１０２
の遅延時間τ1 と第２の遅延回路１０３の遅延時間τ2
との差が認められなくなるまで定電圧発生回路１０６の
出力電圧Ｖint を変更することにより、該電圧を電源と
した周辺回路１０７中のインバータチェインの遅延時間
が補正される。つまり、通常のインバータチェインで構
成された遅延回路を周辺回路１０７に用いているにもか
かわらず該遅延回路に小さい温度依存性の遅延特性を実
現でき、前記従来のＣＲ遅延回路を用いる場合に比べて
周辺回路１０７のレイアウト面積が低減される。なお、
パルス発生回路１０１の温度特性が問題になる場合に
は、温度依存性の小さい外部からのパルス信号を直接第
１及び第２の遅延回路１０２，１０３に入力してもよ
い。
【０１６４】次に、図２６中の遅延時間差検出回路１０
４、制御回路１０５及び定電圧発生回路１０６の詳細構
成について順次説明する。
【０１６５】図２７に遅延時間差検出回路１０４の構成
を示す。第１の遅延回路１０２の出力信号Ｓ1 と第２の
遅延回路１０３の出力信号Ｓ2 とを入力信号とする遅延
時間差検出回路１０４は、第１の遅延回路部１１１ａ，
１１１ｂと、第１のＮＡＮＤ回路１１２ａ，１１２ｂ
と、第２のＮＡＮＤ回路１１３ａ，１１３ｂと、第３の
ＮＡＮＤ回路１１４と、第２の遅延回路部１１５ａ，１
１５ｂと、第４のＮＡＮＤ回路１１６ａ，１１６ｂとに
よって構成されている。第１の遅延回路部１１１ａ，１
１１ｂは、各々入力信号Ｓ1 ，Ｓ2 を遅延させるための
互いに同数かつ奇数段のインバータによって構成された
ものである。第１のＮＡＮＤ回路１１２ａ，１１２ｂ
は、入力信号Ｓ1 ，Ｓ2 と、第１の遅延回路部１１１
ａ，１１１ｂの出力信号とをそれぞれ入力とする。第２
のＮＡＮＤ回路１１３ａ，１１３ｂは、入力信号Ｓ1 ，
Ｓ2 と、第１のＮＡＮＤ回路１１２ａ，１１２ｂの出力
信号Ｓ3，Ｓ4 を各々反転させた信号とをそれぞれ入力
とする。第３のＮＡＮＤ回路１１４は、第２のＮＡＮＤ
回路１１３ａ，１１３ｂの出力信号Ｓ5 ，Ｓ6 を各々反
転させた信号をそれぞれ入力とする。第２の遅延回路部
１１５ａ，１１５ｂは、各々第３のＮＡＮＤ回路１１４
の入力信号を遅延させるための互いに同数かつ偶数段の
インバータによって構成されたものである。第４のＮＡ
ＮＤ回路１１６ａ，１１６ｂは、第２の遅延回路部１１
５ａ，１１５ｂの各々の出力信号と、第３のＮＡＮＤ回
路１１４の出力信号Ｓ7 とをそれぞれ入力とする。第４
のＮＡＮＤ回路１１６ａ，１１６ｂから、各々第１及び
第２の検出信号Ｓ8 ，Ｓ9 が前記促進信号及び抑制信号
として出力される。
【０１６６】図２８（ａ）〜（ｉ）に、τ1 ＜τ2 の場
合の遅延時間差検出回路１０４の動作波形図を示す。第
１の遅延回路部１１１ａ，１１１ｂ及び第１のＮＡＮＤ
回路１１２ａ，１１２ｂによって、入力信号Ｓ1 ，Ｓ2
の各々から互いに同じパルス幅を持ったＳ3 ，Ｓ4 が生
成される。Ｓ3 ，Ｓ4 は、第２のＮＡＮＤ回路１１３
ａ，１１３ｂによって、立ち下がりタイミングの揃った
信号Ｓ5 ，Ｓ6 へと変えられる。第３のＮＡＮＤ回路１
１４は、Ｓ5 ，Ｓ6 のうちのパルス幅の小さい方の信号
をＳ7 として選択する。第４のＮＡＮＤ回路１１６ａ，
１１６ｂは、Ｓ7を元にして第１及び第２の検出信号Ｓ8
，Ｓ9 を出力する。この際、第２の遅延回路１０３の
遅延時間τ2 が第１の遅延回路１０２の遅延時間τ1 よ
り大きいことを反映して第２の検出信号Ｓ9 のパルス幅
が第１の検出信号Ｓ8 のパルス幅より大きくなり、かつ
そのパルス幅の差Δｘは入力信号Ｓ1 ，Ｓ2 の遅延時間
差δに比例する。ただし、該第１及び第２の検出信号Ｓ
8 ，Ｓ9 の立ち上がりタイミングは揃っている。
【０１６７】逆にτ1 ＞τ2 の場合には、図示を省略す
るが、同一時刻に立ち上がる第１及び第２の検出信号Ｓ
8 ，Ｓ9 が遅延時間差検出回路１０４から出力され、し
かも第２の検出信号Ｓ9 のパルス幅が第１の検出信号Ｓ
8 のパルス幅より小さくされる。後述のとおり、第２の
検出信号Ｓ9 のパルス幅の方が大きい場合には定電圧発
生回路１０６の出力電圧Ｖint を上昇させるように、第
１の検出信号Ｓ8 のパルス幅の方が大きい場合には該Ｖ
int を低下させるように作用するのである。
【０１６８】図２９に制御回路１０５の構成を示す。遅
延時間差検出回路１０４からの第１及び第２の検出信号
Ｓ8 ，Ｓ9 に加えてＬＯＡＤ信号及びＲＥＳＥＴ信号を
入力信号とする制御回路１０５は、Ｍ段の双方向シフト
レジスタとして構成されている。該シフトレジスタの各
段は、第１及び第２のラッチ回路１２１，１２２と、各
々Ｎ型ＭＯＳＦＥＴで構成された第１〜第４のスイッチ
ング素子とを備えている。第１のスイッチング素子１２
３は、第１のラッチ回路１２１の出力側と第２のラッチ
回路１２２の入力側との間に介在し、ゲートにＬＯＡＤ
信号が印加される。第２のスイッチング素子１２４は、
第１のラッチ回路１２１の入力側と隣接下段の第２のラ
ッチ回路１２２の出力側との間に介在し、ゲートに第１
の検出信号Ｓ8 が印加される。第３のスイッチング素子
１２５は、第１のラッチ回路１２１の入力側と隣接上段
の第２のラッチ回路１２２の出力側との間に介在し、ゲ
ートに第２の検出信号Ｓ9 が印加される。第４のスイッ
チング素子１２６は、上半の段では第１のラッチ回路１
２１の入力側と電源線（ＶCC：外部電源電圧レベル）と
の間に、下半の段では第１のラッチ回路１２１の入力側
と接地線（ＶSS：接地電位）との間に各々介在し、ゲー
トにＲＥＳＥＴ信号が印加される。
【０１６９】この構成によれば、まずＲＥＳＥＴ信号に
より全段の第４のスイッチング素子１２４が開かれ、ま
たＬＯＡＤ信号のパルスにより全段の第１のスイッチン
グ素子１２３が開かれる。これにより全段の第１及び第
２のラッチ回路１２１，１２２の初期設定が行われ、上
半の段の第２のラッチ回路１２２からはＨｉｇｈの論理
信号が、下半の段のラッチ回路１２２からはＬｏｗの論
理信号が各々出力される。第２のラッチ回路１２２に保
持された該Ｍ個の論理信号は、定電圧発生回路１０６へ
の制御信号Ｃの初期信号となる。
【０１７０】ＲＥＳＥＴ信号の解除後、遅延時間差検出
回路１０４から立ち上がりタイミングの揃った第１及び
第２の検出信号Ｓ8 ，Ｓ9 が供給される。この際、例え
ば図２８（ｈ）及び（ｉ）に示すようにτ1 ＜τ2 であ
ることを反映して第２の検出信号Ｓ9 のパルス幅が第１
の検出信号Ｓ8 のパルス幅より大きくなっている場合に
は、第１の検出信号Ｓ8 の方が先にＬｏｗ状態に遷移す
るので、上半の段のうちの最下段の第２のラッチ回路１
２２の出力がＬｏｗの論理信号に変えられる。すなわ
ち、τ1 ＜τ2 の場合には、ＬＯＡＤ信号のパルスが順
次供給されるにつれて、制御信号Ｃを構成するＭ個の論
理信号のうちのＬｏｗ信号の数が増えていく。逆にτ1
＞τ2 の場合には、Ｈｉｇｈの論理信号の数が増えてい
く。
【０１７１】図３０に定電圧発生回路１０６の構成を示
す。制御回路１０５からの制御信号Ｃを入力信号とする
定電圧発生回路１０６は、図８の構成と同様に、基準電
位発生回路１３１と、コンパレータ回路１３２と、ドラ
イバ回路１３３とを備えており、出力線１３４の電位
（Ｖint ：内部降圧レベル）を制御信号Ｃに応じて変更
できるように構成されている。基準電位発生回路１３１
は、基準電位線としての接地線と出力ノード１３１ａと
の間に一定の電位差を発生させるための回路であって、
抵抗手段Ｒ、帰還手段Ｆ及びダイオード手段Ｄを備えた
ものである。抵抗手段Ｒを構成するように互いに直列接
続されたＭ個の抵抗素子は、電源線（ＶCC：外部電源電
圧レベル）と出力ノード１３１ａとの間に挿入されてい
る。しかも、各抵抗素子の両端子間を短絡できるように
その各々にＰ型ＭＯＳＦＥＴが並列接続されており、各
Ｐ型ＭＯＳＦＥＴのゲートに制御回路１０５からの制御
信号Ｃを構成するＭ個の論理信号がそれぞれ印加され
る。帰還手段Ｆを構成するＮ型ＭＯＳＦＥＴは、ゲート
が出力ノード１３１ａに接続され、かつソースが接地線
（ＶSS：接地電位）に接続されている。また、ダイオー
ド手段Ｄを構成するように互いに直列接続された他の３
つのＮ型ＭＯＳＦＥＴは、帰還手段ＦのＮ型ＭＯＳＦＥ
Ｔのドレインと出力ノード１３１ａとの間に挿入されて
いる。コンパレータ回路１３２は、カレントミラー型の
差動増幅器として２個のＰ型ＭＯＳＦＥＴと２個のＮ型
ＭＯＳＦＥＴとで構成されており、基準電位発生回路１
３１の出力ノード１３１ａの電位と出力線１３４の電位
とを比較する。出力線１３４を駆動するためのドライバ
回路１３３は、コンパレータ回路１３２の出力がゲート
に印加されたＰ型ＭＯＳＦＥＴと、ノーマリ・オンのＮ
型ＭＯＳＦＥＴとで構成されている。
【０１７２】この構成によれば、τ1 ＜τ2 であること
を反映して制御回路１０５からの制御信号ＣのうちのＬ
ｏｗの論理信号の数が増えると、基準電位発生回路１３
１の出力ノード１３１ａの電位が上昇する結果、第２の
遅延回路１０３の遅延時間τ2 を小さくするように出力
電圧Ｖint が上昇する。逆にτ1 ＞τ2 の場合には、Ｈ
ｉｇｈの論理信号の数が増えることにより、第２の遅延
回路１０３の遅延時間τ2 を大きくするように出力電圧
Ｖint が低下する。つまり、第１及び第２の遅延回路１
０２，１０３の遅延時間差を解消するように出力電圧Ｖ
int が変更されるのである。
【０１７３】(2) 実施例６．２（遅延時間補正回路を備
えた半導体集積回路：論理和型の遅延時間差検出回路） 図３１の構成は、第１の遅延回路から出力される１つの
信号と、第２の遅延回路から出力される互いの間に位相
差を持った２つの信号とを利用して遅延時間差の有無を
検出するものである。同図において、１４１はパルス発
生回路、１４２は第１の遅延回路、１４３は第２の遅延
回路、１４４は遅延時間差検出回路、１４５は制御回
路、１４６は定電圧発生回路、１４７は周辺回路であっ
て、図２６中の１０１〜１０７で示される回路ブロック
に各々相当する。
【０１７４】第２の遅延回路１４３は、（ｎ＋２）段又
はそれ以上の段数のインバータからなる通常のインバー
タチェインで構成されている。このうち基準信号として
のｎ段目のインバータの出力信号Ｔ4 で第２の遅延回路
１４３の遅延時間τ2 が規定されており、基準温度にお
ける遅延時間τ2 が第１の遅延回路１４２の遅延時間τ
1 と一致するように、第１及び第２の遅延回路１４２，
１４３の各々の遅延特性の温度依存性が設定されてい
る。第１の遅延回路１４２からは１つの出力信号Ｔ1 の
みが取り出されるのに対して、第２の遅延回路１４３か
らは（ｎ−２）段目のインバータの出力信号Ｔ2 （補助
出力信号）と、（ｎ−１）段目のインバータの出力信号
Ｔ3 （第１の出力信号）と、（ｎ＋１）段目のインバー
タの出力信号Ｔ5 （第２の出力信号）との３つの信号が
出力される。
【０１７５】遅延時間差検出回路１４４は、３入力のＮ
ＯＲ回路１５１と、第１のインバータ１５２と、第１の
ラッチ回路１５３と、Ｎ型ＭＯＳＦＥＴで構成された第
１のスイッチング素子１５４と、ＮＡＮＤ回路１５５
と、第２のインバータ１５６と、Ｐ型ＭＯＳＦＥＴで構
成された第２のスイッチング素子１５７と、第２のラッ
チ回路１５８とを備えている。ＮＯＲ回路１５１は、第
１の遅延回路１４２の出力信号Ｔ1 と、第２の遅延回路
１４３の第１及び第２の出力信号Ｔ3 ，Ｔ5 とを入力信
号とする。第１のインバータ１５２は、ＮＯＲ回路１５
１の出力信号を反転させた信号を第１のラッチ回路１５
３の入力側に供給する。第１のスイッチング素子１５４
は、第１のラッチ回路１５３の出力側と接地線との間に
介在しており、該第１のラッチ回路１５３を初期化する
ようにゲートに第２の遅延回路１４３の第２の出力信号
Ｔ5 が印加される。ＮＡＮＤ回路１５５は、第１のラッ
チ回路１５３の出力信号と、第２の遅延回路１４３の補
助出力信号Ｔ2 を第２のインバータ１５６で反転させた
信号とを入力信号として、第１の遅延回路１４２の遅延
時間τ1 と第２の遅延回路１４３の遅延時間τ2 との差
の有無を示す第１の検出信号Ｔ6 を出力するものであ
る。第２のスイッチング素子１５７は、第１の遅延回路
１４２の出力側と第２のラッチ回路１５８の入力側との
間に介在しており、ゲートに第２の遅延回路１４３から
の補助出力信号Ｔ2 が印加される。第２のラッチ回路１
５８は、第１及び第２の遅延回路１４２，１４３のうち
のいずれの遅延時間が大きいかを示す第２の検出信号Ｔ
7 を出力するものである。以上の構成を備えた遅延時間
差検出回路１４４から出力される第１及び第２の検出信
号Ｔ6 ，Ｔ7 は、前記促進信号及び抑制信号として制御
回路１４５に供給される。
【０１７６】図３２（ａ）〜（ｇ）にτ1 ＞τ2 の場合
の遅延時間差検出回路１４４の動作波形図を示す。図３
３（ａ）〜（ｇ）は、τ1 ＜τ2 の場合の同様の図であ
る。まず、第１のラッチ回路１５３の出力は、第２の遅
延回路１４３の第２の出力信号Ｔ5 がＨｉｇｈになるこ
とによって第１のスイッチング素子１５４がオン状態と
なった時点で、Ｌｏｗに初期化される。この結果、第１
の検出信号Ｔ6 はＨｉｇｈとなる。第１の遅延回路１４
２の出力信号Ｔ1 と第２の遅延回路１４３の第１及び第
２の出力信号Ｔ3 ，Ｔ5 とが同時にＬｏｗになる期間が
ある場合には、ＮＯＲ回路１５１により第１の遅延回路
１４２の遅延時間τ1 と第２の遅延回路１４３の遅延時
間τ2 との間に差があるものと認識される結果、第１の
ラッチ回路１５３の出力がＬｏｗからＨｉｇｈへと遷移
する。したがって、図３２（ｆ）及び図３３（ｆ）に示
すように、第１の検出信号Ｔ6 がＬｏｗへと遷移する。
このようにして一旦Ｌｏｗへの遷移が生じた第１の検出
信号Ｔ6 は、第２の出力信号Ｔ5 がＨｉｇｈに遷移する
ことにより第１のスイッチング素子１５４が再びオン状
態になるまで、第１のラッチ回路１５３によってＬｏｗ
状態に保持される。ＮＯＲ回路１５１の３つの入力信号
Ｔ1 ，Ｔ3 ，Ｔ5 が同時にＬｏｗになることがない場合
には、第１の検出信号Ｔ6 は、一度もＬｏｗに遷移する
ことなくＨｉｇｈ状態に保持される。
【０１７７】一方、図３２（ａ）及び（ｂ）に示すよう
に第２の遅延回路１４３の補助出力信号Ｔ2 がＨｉｇｈ
からＬｏｗへと遷移した時に第１の遅延回路１４２の出
力信号Ｔ1 がＨｉｇｈ状態であるならば、第２のラッチ
回路１５８は、第２の遅延回路１４３の遅延時間τ2 が
第１の遅延回路１４２の遅延時間τ1 よりも小さい（τ
1 ＞τ2 ）との判定を制御回路１４５に知らせるよう
に、第２の検出信号Ｔ7をＬｏｗに設定する。これとは
逆に、図３３（ａ）及び（ｂ）に示すように補助出力信
号Ｔ2 がＨｉｇｈからＬｏｗへと遷移した時に第１の遅
延回路１４２の出力信号Ｔ1 がＬｏｗ状態であるなら
ば、τ1 ＜τ2 であることを示すように第２の検出信号
Ｔ7 がＨｉｇｈに設定される。
【０１７８】制御回路１４５は、第１の検出信号Ｔ6 と
してＬｏｗのパルスを受け取った時に第２の検出信号Ｔ
7 がτ1 ＞τ2 を示すＬｏｗ状態であるならば、定電圧
発生回路１４６に出力電圧Ｖint を低下させるように制
御信号Ｃを出力する。また、第１の検出信号Ｔ6 として
Ｌｏｗのパルスを受け取った時に第２の検出信号Ｔ7が
τ1 ＜τ2 を示すＨｉｇｈ状態であるならば、出力電圧
Ｖint を上昇させるような制御信号Ｃが出力される。第
１の検出信号Ｔ6 がＨｉｇｈ状態に保持されている場合
には、出力電圧Ｖint の変更が停止される。このように
して第１の遅延回路１４２の遅延時間τ1 と第２の遅延
回路１４３の遅延時間τ2 との差が認められなくなるま
で定電圧発生回路１４６の出力電圧Ｖint を変更するこ
とにより、該電圧を電源とした周辺回路１４７の遅延時
間が補正される。
【０１７９】図３１の構成によれば、第２の遅延回路１
４３中の（ｎ−１）段目のインバータの出力信号Ｔ3
と、（ｎ＋１）段目のインバータの出力信号Ｔ5 とを各
々第１の遅延回路１４２の出力信号Ｔ1 に対する参照信
号として利用したので、ある範囲の不感帯を以て遅延時
間差の有無が検出される。この結果、定電圧発生回路１
４６の出力電圧Ｖint のふらつきを防止できる。なお、
不感帯の幅は、第２の遅延回路１４３からの２つの参照
信号の取り方により、任意に変更可能である。また、第
２のスイッチング素子１５７のオン・オフ制御に用いら
れる補助出力信号は、第１の検出信号Ｔ6 のパルス出力
タイミングで第２の検出信号Ｔ7 の論理レベルを設定で
きる限り、（ｎ−２）段目のインバータの出力信号Ｔ2
に限定されない。
【０１８０】(3) 実施例６．３（遅延時間補正回路を備
えた半導体集積回路：フリップフロップ型の遅延時間差
検出回路） 図３４の構成は、第１の遅延回路から出力される１つの
信号と、第２の遅延回路から出力される他の１つの信号
とを利用して遅延時間差の有無を検出するものである。
同図において、１６１はパルス発生回路、１６２は第１
の遅延回路、１６３は第２の遅延回路、１６４は遅延時
間差検出回路、１６５は制御回路、１６６は定電圧発生
回路、１６７は周辺回路であって、図２６中の１０１〜
１０７で示される回路ブロックに各々相当する。
【０１８１】遅延時間差検出回路１６４は、フリップフ
ロップ１６８と、単安定マルチバイブレータ１６９とを
備えている。フリップフロップ１６８は、２つのＮＡＮ
Ｄ回路で構成されており、第１及び第２の遅延回路１６
２，１６３の各々の出力信号Ｕ1 ，Ｕ2 を入力信号とし
て、第１及び第２の遅延回路１６２，１６３のうちのい
ずれの遅延時間が大きいかを示す第１の検出信号Ｕ3 を
出力するものである。単安定マルチバイブレータ１６９
は、２つのＮＯＲ回路と３つのインバータとで構成され
ており、第１及び第２の遅延回路１６２，１６３の各々
の出力信号Ｕ1，Ｕ2 を入力信号として、第１の遅延回
路１４２の遅延時間τ1 と第２の遅延回路１４３の遅延
時間τ2 との差の有無を示す第２の検出信号Ｕ4 を出力
するものである。このような構成を備えた遅延時間差検
出回路１６４から出力される第１及び第２の検出信号Ｕ
3 ，Ｕ4 は、前記促進信号及び抑制信号として制御回路
１６５に供給される。
【０１８２】図３５（ａ）〜（ｄ）にτ1 ＞τ2 の場合
の遅延時間差検出回路１６４の動作波形図を示す。図３
６（ａ）〜（ｄ）は、τ1 ＜τ2 の場合の同様の図であ
る。２つの入力信号Ｕ1 ，Ｕ2 がともにＬｏｗの時に
は、フリップフロップ１６８により、第１の検出信号Ｕ
3 がＨｉｇｈ状態とされる。図３５（ａ）及び（ｂ）に
示すようにＵ2 がＵ1 よりも早くＨｉｇｈに遷移した場
合には、この時点では第１の検出信号Ｕ3 がＨｉｇｈ状
態を維持する。これとは逆に図３６（ａ）及び（ｂ）に
示すようにＵ1 がＵ2 よりも早くＨｉｇｈに遷移した場
合には、フリップフロップ１６８の増幅機能により、こ
の時点で第１の検出信号Ｕ3 がＬｏｗへと急速に遷移す
る。一方、単安定マルチバイブレータ１６９は、制御回
路１６５の活性化のタイミングを決めるように、２つの
入力信号Ｕ1 ，Ｕ2 のうち早くＨｉｇｈに遷移した方の
信号の立ち上がり時点から一定幅のＨｉｇｈのパルス信
号を第２の検出信号Ｕ4 として発生させる。すなわち、
図３４の遅延時間差検出回路１６４の構成によれば、フ
リップフロップ１６８と単安定マルチバイブレータ１６
９との利用により、第１及び第２の遅延回路１６２，１
６３の微小な遅延時間差を検出できる。
【０１８３】制御回路１６５は、第２の検出信号Ｕ4 と
してＨｉｇｈのパルスを受け取った時に第１の検出信号
Ｕ3 がτ1 ＞τ2 を示すＨｉｇｈ状態であるならば、定
電圧発生回路１６６に出力電圧Ｖint を低下させるよう
に制御信号Ｃを出力する。また、第２の検出信号Ｕ4 と
してＨｉｇｈのパルスを受け取った時に第１の検出信号
Ｕ3 がτ1 ＜τ2 を示すＬｏｗ状態であるならば、出力
電圧Ｖint を上昇させるような制御信号Ｃが出力され
る。遅延時間差がないために第２の検出信号Ｕ4がＬｏ
ｗ状態に保持されている場合には、出力電圧Ｖint の変
更が停止される。このようにして第１の遅延回路１６２
の遅延時間τ1 と第２の遅延回路１６３の遅延時間τ2
との差が認められなくなるまで定電圧発生回路１６６の
出力電圧Ｖint を変更することにより、該電圧を電源と
した周辺回路１６７の遅延時間が補正される。
【０１８４】(4) 実施例６．４（遅延時間補正回路を備
えた半導体集積回路：リングオッシレータへの応用事
例） 図３７の構成は、周辺回路中のリングオッシレータの遅
延を温度変化に応じて補正した例を示すものである。同
図において、１７１はパルス発生回路、１７２は第１の
遅延回路、１７３は第２の遅延回路、１７４は遅延時間
差検出回路、１７５は制御回路、１７６は定電圧発生回
路、１７７は周辺回路であって、図２６中の１０１〜１
０７で示される回路ブロックに各々相当する。ただし、
図３７の半導体集積回路中の周辺回路１７７は、４系統
のリングオッシレータを備えている。定電圧発生回路１
７６の出力電圧Ｖint は、第２の遅延回路１７３及び各
リングオッシレータに各々電源電圧として供給される。
【０１８５】各リングオッシレータは、２入力のＮＡＮ
Ｄ回路１７８ａ〜１７８ｄと、通常のインバータチェイ
ンで構成された遅延回路部１７９ａ〜１７９ｄとを備え
ている。ただし、第１のリングオッシレータの遅延回路
部１７９ａは８段、第２のリングオッシレータの遅延回
路部１７９ｂは６段、第３のリングオッシレータの遅延
回路部１７９ｃは４段、第４のリングオッシレータの遅
延回路部１７９ｄは２段のインバータからなる。すなわ
ち、各遅延回路部１７９ａ〜１７９ｄは、互いに異なる
遅延時間を有している。各遅延回路部１７９ａ〜１７９
ｄには、ＮＡＮＤ回路１７８ａ〜１７８ｄを介して入力
パルス信号が与えられる。また、各遅延回路部１７９ａ
〜１７９ｄの出力は、ＮＡＮＤ回路１７８ａ〜１７８ｄ
を介して該遅延回路部１７９ａ〜１７９ｄにフィードバ
ックされる。このようにして構成された４系統のリング
オッシレータの出力パルス信号の周波数は、各々ｆ、４
／３ｆ、２ｆ、４ｆである。
【０１８６】この構成によれば、周辺回路１７７中の４
系統のリングオッシレータの各々に電源電圧として供給
される定電圧発生回路１７６の出力電圧Ｖint が温度変
化に応じて制御されるので、各リングオッシレータの主
要部を構成する遅延回路部１７９ａ〜１７９ｄの遅延時
間が補正される結果、通常のインバータチェインを用い
ているにもかかわらず、各リングオッシレータの出力周
波数の温度依存性が低減される。
【０１８７】(5) 実施例６．５（遅延時間補正回路を備
えた半導体集積回路：ＤＲＡＭへの応用事例） 図３８の構成は、ＤＲＡＭ中のロウデコーダ及びタイミ
ング回路の各々の遅延を温度変化に応じて補正した例を
示すものである。同図において、１８１はパルス発生回
路、１８２は第１の遅延回路、１８３は第２の遅延回
路、１８４は遅延時間差検出回路、１８５は制御回路、
１８６は定電圧発生回路、１８７は周辺回路であって、
図２６中の１０１〜１０７で示される回路ブロックに各
々相当する。ただし、図３８の半導体集積回路は、ワー
ド線とビット線とが交叉する位置に各々メモリセルを備
えており、周辺回路１８７は、ロウデコーダ１８８、タ
イミング回路１８９及びセンスアンプ１９０を有する。
ロウデコーダ１８８は、ワード線を介してメモリセルを
選択するための論理ゲートを備えたものである。センス
アンプ１９０は、ロウデコーダ１８８により選択された
メモリセルからビット線上に読み出される微小電位を増
幅するための回路である。タイミング回路１８９は、セ
ンスアンプ１９０への活性化信号を出力するタイミング
を調整するための回路であって、通常のインバータチェ
インで構成されている。定電圧発生回路１８６の出力電
圧Ｖint は、第２の遅延回路１８３、ロウデコーダ１８
８の各論理ゲート及びタイミング回路１８９の各インバ
ータに各々電源電圧として供給される。
【０１８８】この構成によれば、ロウデコーダ１８８の
遅延特性がワード線の遅延特性に合わせられる。ワード
線の遅延特性は、その分布定数で決まるＣＲ型の小さい
温度依存性を有する。一方、本来のロウデコーダの遅延
特性は、トランジスタ型の大きい温度依存性を有する。
したがって、従来はタイミングマージンを考慮してタイ
ミング回路の遅延時間を大きな値に設定する必要があ
り、メモリセルのアクセス速度が制限を受けていた。と
ころが、図３８の構成によれば、例えば前記従来のＣＲ
遅延回路で構成された第１の遅延回路１８２の遅延時間
と、ロウデコーダ１８８と同じく論理ゲートで構成され
た第２の遅延回路１８３の遅延時間との差を解消するよ
うに定電圧発生回路１８６の出力電圧Ｖint が制御さ
れ、該出力電圧Ｖint がロウデコーダ１８８に電源電圧
として供給されるので、ロウデコーダ１８８の遅延特性
がワード線と同じＣＲ型の小さい温度依存性を有する遅
延特性に変えられる。したがって、タイミング回路１８
９の遅延時間を小さな値に設定してもセンスアンプ１９
０の活性化タイミングに支障が生じることはなく、メモ
リセルの高速アクセスが可能となる。
【０１８９】また、図３８の構成によれば、周辺回路１
８７中のタイミング回路１８９にも定電圧発生回路１８
６の出力電圧Ｖint が電源電圧として供給されているの
で、通常のインバータチェインで構成されたタイミング
回路１８９の遅延特性の温度依存性が低減される。した
がって、タイミング回路に前記従来のＣＲ遅延回路を用
いる場合と同等の効果を得ながら、周辺回路１８７のレ
イアウト面積を小さくすることができる。
【０１９０】なお、定電圧発生回路１８６の出力電圧Ｖ
int を第２の遅延回路１８３及び周辺回路１８７中のロ
ウデコーダ１８８のみに電源電圧として供給するように
しても、タイミング回路１８９の遅延時間を短縮するこ
とは可能である。このように遅延時間補正回路の出力電
圧Ｖint の周辺回路１８７への供給をロウデコーダ１８
８の部分に限定すれば、半導体集積回路全体の消費電流
の増加を抑制しながらメモリセルの高速アクセスを実現
できる。
【０１９１】(6) 実施例６．６（多電源の半導体集積回
路） 図３９の構成は、内部に複数の電圧レベルの電源を必要
とするＤＲＡＭ等の半導体チップの例を示すものであ
る。同図において、ＶPP発生回路２１１，２１２は、外
部から供給される電源電圧のレベルＶCCと接地電位ＶSS
とに基づきワード線昇圧レベルＶPPの電圧を生成し、こ
れを半導体基板上の特定の回路ブロック２０１，２０３
へ供給するための回路である。ＶBB発生回路２２１，２
２２は、基板バイアスレベルＶBBの電圧を生成し、これ
を半導体基板に供給するための回路である。ただし、こ
れらのＶPP発生回路２１１，２１２及びＶBB発生回路２
２１，２２２は、あまり大きな出力電流を必要としな
い。これに対して半導体基板上の全ての回路ブロック２
０１〜２０４に共通に供給すべき内部降圧レベルＶint
を生成するためのＶint 発生回路２３１〜２３４は、各
回路ブロックに近接するように半導体基板上に分散配置
されている。個々のＶint 発生回路２３１〜２３４の出
力電流を低減するためである。各Ｖint 発生回路２３１
〜２３４は、前記プログラマブル定電圧発生回路の構成
（図１２の構成、あるいは、図２３〜図２５中の８２又
は８５で示される構成）を有するものである。
【０１９２】半導体基板上のほぼ中央に配置された中央
制御回路２００は、次の３つの機能を有している。
【０１９３】第１の機能は、ＶPPレベル検出回路として
の機能である。中央制御回路２００は、ワード線昇圧レ
ベルＶPPを監視するための図１４又は図１６の構成を備
えており、該ワード線昇圧レベルが所定のレベルより低
くなったときには昇圧レベル検出出力φ2 を出力するこ
とによってＶPP発生回路２１１，２１２を動作させ、十
分なレベルにあるときはその動作を停止させる。
【０１９４】第２の機能は、ＶBBレベル検出回路として
の機能である。中央制御回路２００は、基板バイアスレ
ベルＶBBを監視するための図１３又は図１５の構成を備
えており、該レベルの高低に応じて基板レベル検出出力
φ1 を出力することによりＶBB発生回路２２１，２２２
の動作を制御する。
【０１９５】第３の機能は、図２５中のアクティブ電圧
制御回路９５の機能である。すなわち、中央制御回路２
００は、前記パルス発生回路９１、第１の遅延回路９
２、第２の遅延回路９３及び遅延時間差検出回路９４の
構成を備えている。そして、複数のＶint 発生回路２３
１〜２３４と中央制御回路２００との間には、それぞれ
促進信号と抑制信号とを伝送するための２本の信号線が
設けられている。これによって、温度が上昇したとき、
それに応じた適切な内部降圧レベルＶint を設定するた
めの信号が、半導体基板上に分散配置されたＶint 発生
回路２３１〜２３４へ少数の信号線によって伝えられ
る。しかも、中央制御回路２００により半導体基板上の
平均的な温度に基づいて各Ｖint 発生回路２３１〜２３
４の出力を制御することができる。また、促進信号及び
抑制信号の伝送のための信号線を短くできる。
【０１９６】なお、中央制御回路２００を半導体基板上
の発熱中心の近傍に配置すれば、温度変化をＶint 発生
回路２３１〜２３４の出力へ直ちに反映させることがで
きる。ただし、各電圧レベルの電源線は、相互に接続さ
れていてもいなくても特に問題はない。
【０１９７】
【発明の効果】以上説明してきたとおり、請求項１の発
明に係る基準電位発生回路によれば、温度変化に起因し
たスレッシュホールド電圧の変動を帰還手段により実効
的に補償する構成を採用したので、当該基準電位発生回
路の出力電位の温度依存性が小さくなる。請求項２の発
明によれば、Ｎ型ＭＯＳトランジスタで回路構成をした
ので、例えば接地線を基準電位線とした一定の電位を出
力ノードから取り出すことができる。請求項３の発明に
よれば、Ｐ型ＭＯＳトランジスタで回路構成をしたの
で、例えば正電位の電源線を基準電位線とした一定の電
位を出力ノードから取り出すことができる。請求項４の
発明によれば、ＭＯＳトランジスタのチャンネル抵抗を
負荷として利用したので、回路のレイアウト面積を小さ
くできる。請求項５の発明によれば、抵抗手段の抵抗値
変化を通して出力ノードの電位を変更することができ
る。請求項６の発明によれば、ダイオード手段を構成す
るＭＯＳトランジスタの直列個数を変えることにより、
出力ノードの電位を変更することができる。請求項７及
び請求項８の発明によれば、温度依存性の低減効果を最
大にすることができる。
【０１９８】請求項９の発明に係る定電圧発生回路によ
れば、上記本発明の基準電位発生回路の利用により当該
定電圧発生回路の出力線電位の温度依存性が小さくな
る。請求項１０の発明によれば、基準電位発生回路中の
抵抗手段の抵抗値変化を通して出力線電位を変更するこ
とができる。請求項１１の発明によれば、基準電位発生
回路中のダイオード手段を構成するＭＯＳトランジスタ
の直列個数を変えることにより出力線電位を変更するこ
とができる。
【０１９９】請求項１２の発明に係る定電圧発生回路に
よれば、第２の基準電位発生回路が電圧シフト回路とし
て機能するので、コンパレータ回路の正常な動作を常に
保証することができる。請求項１３の発明によれば、出
力線とコンパレータ回路の帰還入力との間に挿入された
コンデンサ素子のはたらきにより発振が防止される。請
求項１４の発明によれば、上記本発明の基準電位発生回
路の利用により定電圧発生回路の出力線電位の温度依存
性が小さくなる。請求項１５の発明によれば、第１又は
第２の基準電位発生回路中の抵抗手段の抵抗値変化を通
して出力線電位を変更することができる。請求項１６の
発明によれば、第１又は第２の基準電位発生回路中のダ
イオード手段を構成するＭＯＳトランジスタの直列個数
を変えることにより出力線電位を変更することができ
る。請求項１７の発明によれば、促進信号及び抑制信号
を伝送するための２本の信号線のみで出力線電位を制御
することができる。請求項１８の発明によれば、定電圧
発生回路において消費電流を低減したスタンバイ・モー
ドが実現できる。請求項１９の発明によれば、定電圧発
生回路の出力線電位の初期設定が容易になる。
【０２００】請求項２０の発明に係る電圧レベル検出回
路によれば、第１及び第２の基準電位発生回路の各々の
出力電位に温度依存性があっても該温度依存性が打ち消
されるので、電圧レベル検出出力の温度依存性が小さく
なる。請求項２１の発明によれば、上記本発明の基準電
位発生回路の利用により電圧レベル検出出力の温度依存
性が小さくなる。請求項２２の発明によれば、第１又は
第２の基準電位発生回路中の抵抗手段の抵抗値変化を通
して電圧レベル検出特性にヒステリシスをもたせること
ができ、電圧レベル検出回路の動作が安定化する。請求
項２３の発明によれば、第１又は第２の基準電位発生回
路中のダイオード手段を構成するＭＯＳトランジスタの
直列個数を変えることにより、同様に電圧レベル検出特
性にヒステリシスをもたせることができる。
【０２０１】請求項２４の発明に係る温度検出回路によ
れば、第１及び第２の基準電位発生回路の間の温度依存
性の違いに基づいて所望の温度検出が実行される。請求
項２５の発明によれば、温度依存性の小さい第１の基準
電位発生回路が上記帰還手段を有する本発明の利用によ
って実現され、温度依存性の大きい第２の基準電位発生
回路が上記帰還手段を設けないことによって実現され
る。請求項２６の発明によれば、第１又は第２の基準電
位発生回路中の抵抗手段の抵抗値変化を通して温度検出
特性にヒステリシスをもたせることができ、温度検出回
路の動作が安定化する。請求項２７の発明によれば、第
１又は第２の基準電位発生回路中のダイオード手段を構
成するＭＯＳトランジスタの直列個数を変えることによ
り、同様に温度検出特性にヒステリシスをもたせること
ができる。
【０２０２】請求項２８の発明に係る電源回路によれ
ば、安定化出力電圧としての出力線の電位を温度上昇に
応じて上げることにより、該安定化出力電圧を電源とす
る論理回路の遅延時間が一定に保たれる。請求項２９及
び請求項３０の発明によれば、上記本発明の基準電位発
生回路の利用により出力線電位の温度依存性が小さくな
り、しかも可変の出力線電位を得ることができる。請求
項３１及び請求項３２の発明によれば、コンパレータ回
路の正常な動作を常に保証することができるとともに、
可変の出力線電位を得ることができる。請求項３３の発
明によれば、上記本発明の温度検出回路の利用により第
１及び第２の基準電位発生回路の間の温度依存性の違い
に基づいて所望の温度検出が実行され、該温度検出の結
果に基づいて出力線電位が変更される。
【０２０３】請求項３４の発明に係る電源回路によれ
ば、第１及び第２の遅延回路の間の遅延時間の差に基づ
いて安定化出力電圧としての出力線の電位を制御するこ
とにより、該安定化出力電圧を電源とする論理回路の遅
延時間が一定に保たれる。請求項３５の発明によれば、
温度依存性の小さい第１の遅延回路がＣＲ遅延回路とし
て実現される。請求項３６の発明によれば、遅延時間差
検出回路から出力される促進信号及び抑制信号を伝送す
るための２本の信号線のみで出力線電位を制御すること
ができる。請求項３７及び請求項３８の発明によれば、
上記本発明の基準電位発生回路の利用により出力線電位
の温度依存性が小さくなり、しかも可変の出力線電位を
得ることができる。請求項３９及び請求項４０の発明に
よれば、コンパレータ回路の正常な動作を常に保証する
ことができるとともに、可変の出力線電位を得ることが
できる。
【０２０４】請求項４１の発明に係る半導体集積回路に
よれば、第１の遅延回路の遅延時間と第２の遅延回路の
遅延時間との差を解消するように定電圧発生回路の出力
線電圧を制御することにより、周辺回路の遅延時間の変
動がその電源電圧の自動制御を通じて実効的に補償され
る。つまり、通常のインバータチェインで構成された遅
延回路を周辺回路に用いてもその遅延時間の温度依存性
が補正される結果、前記従来のＣＲ遅延回路を用いる場
合に比べて周辺回路のレイアウト面積が低減される。ま
た、請求項４２の発明によれば、遅延時間差の検出のた
めの特別なパルス信号を半導体集積回路の外部から供給
する必要がない。請求項４３〜請求項４５の発明によれ
ば、第１及び第２の遅延回路の遅延時間差がパルス幅の
差に変換され、該パルス幅の差が所定の論理レベルを有
する論理信号の数に変換され、該論理信号の数に応じて
定電圧発生回路の出力線電圧が変更される。しかも、定
電圧発生回路における上記本発明の基準電位発生回路の
利用により、その出力線電位の温度依存性が小さくな
る。請求項４６及び請求項４７の発明によれば、第１及
び第２の遅延回路の遅延時間差の有無がある範囲の不感
帯を以て検出されるので、定電圧発生回路の出力電圧の
ふらつきを防ぐことができる。請求項４８及び請求項４
９の発明によれば、第１及び第２の遅延回路の微小な遅
延時間差を検出できる。請求項５０の発明によれば、ロ
ウデコーダの遅延特性がワード線の遅延特性に合わせら
れる結果、センスアンプの活性化に関するタイミングマ
ージンを低減した高速アクセスが可能な半導体記憶装置
を実現できる。
【０２０５】請求項５１の発明に係る半導体集積回路に
よれば、上記本発明の電圧レベル検出回路を基板電位生
成回路の制御に利用したので、基板電位の温度依存性が
小さくなる。また、請求項５２の発明に係る半導体集積
回路によれば、半導体基板上の特定の回路ブロックに与
えるべき特定電位を生成するための特定電位生成回路の
制御に上記本発明の電圧レベル検出回路を利用したの
で、該特定電位の温度依存性が小さくなる。
【０２０６】請求項５３の発明に係る半導体集積回路に
よれば、第１及び第２の遅延回路の間の遅延時間の差に
基づいて安定化出力電圧としての出力線の電位を制御す
ることにより、該安定化出力電圧を電源とする複数の回
路ブロックの遅延時間が一定に保たれる。これによっ
て、信頼性の高い半導体集積回路を実現することができ
る。請求項５４及び請求項５５の発明によれば、上記本
発明の基準電位発生回路の利用により出力線電位の温度
依存性が小さくなり、しかも可変の出力線電位を得るこ
とができる。請求項５６及び請求項５７の発明によれ
ば、コンパレータ回路の正常な動作を常に保証すること
ができるとともに、可変の出力線電位を得ることができ
る。請求項５８の発明によれば、複数の回路ブロックの
各々に近接するように各定電圧発生回路を半導体基板上
に分散配置したので、個々の定電圧発生回路の出力電流
を低減することができる。しかも、１つの遅延時間差検
出回路から出力される促進信号及び抑制信号を伝送する
ための各々２本の信号線のみで、複数の定電圧発生回路
の各々の出力を集中制御することができる。請求項５９
の発明によれば、第１及び第２の遅延回路を半導体基板
上のほぼ中央に配置したので、半導体基板上の平均的な
温度に基づいて各定電圧発生回路の出力を制御すること
ができる。また、促進信号及び抑制信号の伝送のための
信号線を短くできる。請求項６０の発明によれば、第１
及び第２の遅延回路を半導体基板上の発熱中心の近傍に
配置したので、温度変化を各定電圧発生回路の出力へ直
ちに反映させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る基準電位発生回路
の第１構成例の回路図である。
【図２】本発明の第１の実施例に係る基準電位発生回路
の第２構成例の回路図である。
【図３】本発明の第１の実施例に係る基準電位発生回路
の第３構成例の回路図である。
【図４】本発明の第１の実施例に係る基準電位発生回路
の第４構成例の回路図である。
【図５】本発明の第１の実施例に係る基準電位発生回路
の第５構成例の回路図である。
【図６】本発明の第１の実施例に係る基準電位発生回路
の第６構成例の回路図である。
【図７】本発明の第１の実施例に係る基準電位発生回路
による出力電位の温度依存性の改善効果を示すグラフで
ある。
【図８】本発明の第２の実施例に係る定電圧発生回路の
第１構成例の回路図である。
【図９】図８中のコンパレータ回路の構成例を示す回路
図である。
【図１０】図９のコンパレータ回路が正常な比較動作を
行なわなくなる場合があることを示す説明図である。
【図１１】本発明の第２の実施例に係る定電圧発生回路
の第２構成例の回路図である。
【図１２】本発明の第２の実施例に係る定電圧発生回路
の第３構成例の回路図である。
【図１３】本発明の第３の実施例に係る電圧レベル検出
回路の第１構成例を示す回路図である。
【図１４】本発明の第３の実施例に係る電圧レベル検出
回路の第２構成例を示す回路図である。
【図１５】本発明の第３の実施例に係る電圧レベル検出
回路の第３構成例を示す回路図である。
【図１６】本発明の第３の実施例に係る電圧レベル検出
回路の第４構成例を示す回路図である。
【図１７】図１５の電圧レベル検出回路のヒステリシス
特性を示すグラフである。
【図１８】本発明の第４の実施例に係る温度検出回路の
第１構成例の回路図である。
【図１９】本発明の第４の実施例に係る温度検出回路の
第２構成例の回路図である。
【図２０】本発明の第４の実施例に係る温度検出回路の
第３構成例の回路図である。
【図２１】本発明の第４の実施例に係る温度検出回路の
第４構成例の回路図である。
【図２２】図２０の温度検出回路のヒステリシス特性を
示すグラフである。
【図２３】本発明の第５の実施例に係るアクティブ制御
方式の電源回路の第１構成例を示す回路図である。
【図２４】本発明の第５の実施例に係るアクティブ制御
方式の電源回路の第２構成例を示す回路図である。
【図２５】本発明の第５の実施例に係るアクティブ制御
方式の電源回路の第３構成例を示す回路図である。
【図２６】本発明の第６実施例に係る半導体集積回路の
第１構成例を示す回路図である。
【図２７】図２６中の遅延時間差検出回路の構成を示す
回路図である。
【図２８】図２７の遅延時間差検出回路の各部信号波形
を示すタイミングチャート図である。
【図２９】図２６中の制御回路の構成を示す回路図であ
る。
【図３０】図２６中の定電圧発生回路の構成を示す回路
図である。
【図３１】本発明の第６実施例に係る半導体集積回路の
第２構成例を示す回路図である。
【図３２】τ1 ＞τ2 の場合の図３１中の各部の信号波
形を示すタイミングチャート図である。
【図３３】τ1 ＜τ2 の場合の図３２と同様の図であ
る。
【図３４】本発明の第６実施例に係る半導体集積回路の
第３構成例を示す回路図である。
【図３５】τ1 ＞τ2 の場合の図３４中の遅延時間差検
出回路の入出力信号波形を示すタイミングチャート図で
ある。
【図３６】τ1 ＜τ2 の場合の図３５と同様の図であ
る。
【図３７】本発明の第６実施例に係る半導体集積回路の
第４構成例を示す回路図である。
【図３８】本発明の第６実施例に係る半導体集積回路の
第５構成例を示す回路図である。
【図３９】本発明の第６実施例に係る半導体集積回路の
第６構成例を示す回路図である。
【図４０】従来のＣＲ遅延回路を用いた半導体集積回路
の構成例を示す回路図である。
【符号の説明】
１ 電源線（第２の電圧供給線） ２ 出力ノード ３ 接地線（第１の電圧供給線、基準電位線） ４ 抵抗素子 ５ Ｎ型ＭＯＳＦＥＴ ６，７，８ Ｎ型ＭＯＳＦＥＴ（ＭＯＳダイオード） ９ Ｐ型ＭＯＳＦＥＴ １０ Ｎ型ＭＯＳＦＥＴ １１ 制御入力端子 １２，１３，１４，１５ 抵抗素子 １６，１７，１８ Ｐ型ＭＯＳＦＥＴ １９，２０，２１ 制御入力端子 ２２，２３ Ｐ型ＭＯＳＦＥＴ ２４，２５ 制御入力端子 ３１ 電源線（第１の電圧供給線、基準電位線） ３２ 出力ノード ３３ 接地線（第２の電圧供給線） ３４ 抵抗素子 ３５ Ｐ型ＭＯＳＦＥＴ ３６，３７，３８ Ｐ型ＭＯＳＦＥＴ（ＭＯＳダイオー
ド） ３９ Ｎ型ＭＯＳＦＥＴ ４１ 基準電位発生回路（第１の基準電位発生回路） ４１ａ 基準電位発生回路の出力ノード（第１のノー
ド） ４２ コンパレータ回路 ４３ Ｐ型ＭＯＳＦＥＴ（ドライバ回路） ４４ 出力線 ４５ コンデンサ素子 ４６ 電圧シフト回路（第２の基準電位発生回路） ４６ａ 電圧シフト回路の入力ノード ４６ｂ 電圧シフト回路の出力ノード（第２のノード） ４７ａ，４７ｂ 差動Ｎ型ＭＯＳＦＥＴ ４８ａ，４８ｂ カレントミラーＰ型ＭＯＳＦＥＴ ４９ 共通Ｎ型ＭＯＳＦＥＴ ５１ 基準電位発生回路（第１の基準電位発生回路） ５２ コンパレータ回路 ５３ Ｐ型ＭＯＳＦＥＴ（ドライバ回路） ５４ 出力線 ５５ コンデンサ素子 ５６ 電圧シフト回路（第２の基準電位発生回路） ５７ 制御回路 ６１，６５ 第１の基準電位発生回路 ６１ａ，６５ａ 第１のノード ６２，６６ 第２の基準電位発生回路 ６２ａ，６６ａ 第２のノード ６３，６７ コンパレータ回路 ６９，７０ ヒステリシス制御回路 ７１，７５ 第１の基準電位発生回路 ７１ａ，７５ａ 第１のノード ７２，７６ 第２の基準電位発生回路 ７２ａ，７６ａ 第２のノード ７３，７７ コンパレータ回路 ７９，８０ ヒステリシス制御回路 ８１ａ，８４ａ 定電圧発生回路 ８１ｂ，８４ｂ 制御回路 ８２，８５ プログラマブル定電圧発生回路 ８３，８６ 温度検出回路 ９１ パルス発生回路 ９２ 第１の遅延回路 ９３ 第２の遅延回路 ９４ 遅延時間差検出回路 ９５ アクティブ電圧制御回路 １０１，１４１，１６１，１７１，１８１ パルス発生
回路 １０２，１４２，１６２，１７２，１８２ 第１の遅延
回路 １０３，１４３，１６３，１７３，１８３ 第２の遅延
回路 １０４，１４４，１６４，１７４，１８４ 遅延時間差
検出回路 １０５，１４５，１６５，１７５，１８５ 制御回路 １０６，１４６，１６６，１７６，１８６ 定電圧発生
回路 １０７，１４７，１６７，１７７，１８７ 周辺回路 １１１ａ，１１１ｂ，１１５ａ，１１５ｂ 遅延回路部 １１２ａ，１１２ｂ，１１３ａ，１１３ｂ，１１４，１
１６ａ，１１６ｂ ＮＡＮＤ回路 １２１，１２２ ラッチ回路 １２３，１２４，１２５，１２６ スイッチング素子 １３１ 基準電位発生回路 １３１ａ 基準電位発生回路の出力ノード １３２ コンパレータ回路 １３３ ドライバ回路 １３４ 定電圧発生回路の出力線 １５１ ＮＯＲ回路（論理和回路） １５３ 第１のラッチ回路 １５８ 第２のラッチ回路 １６８ フリップフロップ １６９ 単安定マルチバイブレータ １８８ ロウデコーダ １８９ タイミング回路 １９０ センスアンプ ２００ 中央制御回路（基板電位制御回路、特定電位制
御回路、アクティブ電圧制御回路） ２０１，２０２，２０３，２０４ 回路ブロック ２１１，２１２ ＶPP発生回路（特定電位生成回路） ２２１，２２２ ＶBB発生回路（基板電位生成回路） ２３１，２３２，２３３，２３４ Ｖint 発生回路 Ｒ 抵抗手段 Ｆ 帰還手段 Ｄ ダイオード手段 Ｓ 短絡手段 Ｃ 制御信号 ＶCC 外部電源電圧レベル ＶSS 接地電位 ＶBB 基板バイアスレベル（基板電位、被測定電圧レベ
ル） ＶPP ワード線昇圧レベル（被測定電圧レベル） Ｖint 内部降圧レベル φ1 基板レベル検出出力 φ2 昇圧レベル検出出力
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 Ａ 8941−5Ｊ

Claims (60)

    【特許請求の範囲】
  1. 【請求項１】 互いの間に直流電圧が印加される第１及
    び第２の電圧供給線のうちの基準電位線としての第１の
    電圧供給線と出力ノードとの間に一定の電位差を発生さ
    せることにより前記出力ノードに一定の電位を発生させ
    るための基準電位発生回路であって、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段とを備えたことを特徴とする基準電位発生回路。
  2. 【請求項２】 請求項１記載の基準電位発生回路におい
    て、 前記帰還手段及びダイオード手段の各ＭＯＳトランジス
    タは、いずれもＮ型ＭＯＳトランジスタであり、 前記第１の電圧供給線は、前記第２の電圧供給線より低
    電位に保持されることを特徴とする基準電位発生回路。
  3. 【請求項３】 請求項１記載の基準電位発生回路におい
    て、 前記帰還手段及びダイオード手段の各ＭＯＳトランジス
    タは、いずれもＰ型ＭＯＳトランジスタであり、 前記第１の電圧供給線は、前記第２の電圧供給線より高
    電位に保持されることを特徴とする基準電位発生回路。
  4. 【請求項４】 請求項１記載の基準電位発生回路におい
    て、 前記抵抗手段は、更に他のＭＯＳトランジスタのチャン
    ネル抵抗で構成されていることを特徴とする基準電位発
    生回路。
  5. 【請求項５】 請求項１記載の基準電位発生回路におい
    て、 前記抵抗手段は、抵抗値が制御信号に応じて変化するよ
    うに構成されていることを特徴とする基準電位発生回
    路。
  6. 【請求項６】 請求項１記載の基準電位発生回路におい
    て、 前記ダイオード手段の複数のＭＯＳトランジスタのうち
    の少なくとも１つのＭＯＳトランジスタのソース・ドレ
    イン間を制御信号に応じて短絡させるための短絡手段を
    更に備えたことを特徴とする基準電位発生回路。
  7. 【請求項７】 請求項１記載の基準電位発生回路におい
    て、 前記帰還手段及びダイオード手段の各ＭＯＳトランジス
    タは、該ダイオード手段の複数のＭＯＳトランジスタの
    各々のコンダクタンスの合計と該帰還手段のＭＯＳトラ
    ンジスタのコンダクタンスとが所定の動作条件下でほぼ
    等しくなるように設定されたことを特徴とする基準電位
    発生回路。
  8. 【請求項８】 請求項１記載の基準電位発生回路におい
    て、 前記帰還手段及びダイオード手段の各ＭＯＳトランジス
    タは、該ダイオード手段の複数のＭＯＳトランジスタの
    各々のチャンネル幅をＷ１、チャンネル長をＬ１、直列
    個数をＮとし、該帰還手段のＭＯＳトランジスタのチャ
    ンネル幅をＷ２、チャンネル長をＬ２としたとき、Ｗ１
    ／Ｌ１とＷ２／Ｌ２との比がほぼＮ対１となるように設
    定されたことを特徴とする基準電位発生回路。
  9. 【請求項９】 出力線の電位を所定値に保持するための
    定電圧発生回路であって、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの基準電位線としての第１の電圧供給線と出
    力ノードとの間に一定の電位差を発生させるための基準
    電位発生回路と、 前記基準電位発生回路の出力ノードの電位と前記出力線
    の電位とを比較するためのコンパレータ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路とを備え、 前記基準電位発生回路は、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段とを有することを特徴とする定電圧発生回路。
  10. 【請求項１０】 請求項９記載の定電圧発生回路におい
    て、 前記抵抗手段は抵抗値が制御信号に応じて変化するよう
    に構成されており、かつ該抵抗手段への制御信号を生成
    することにより安定化出力電圧としての前記出力線の電
    位を変更するための制御回路を更に備えたことを特徴と
    する定電圧発生回路。
  11. 【請求項１１】 請求項９記載の定電圧発生回路におい
    て、 前記ダイオード手段の複数のＭＯＳトランジスタのうち
    の少なくとも１つのＭＯＳトランジスタのソース・ドレ
    イン間を制御信号に応じて短絡させるための短絡手段
    と、 前記短絡手段への制御信号を生成することにより安定化
    出力電圧としての前記出力線の電位を変更するための制
    御回路とを更に備えたことを特徴とする定電圧発生回
    路。
  12. 【請求項１２】 出力線の電位を所定値に保持するため
    の定電圧発生回路であって、 第１の基準電位線と第１のノードとの間に一定の電位差
    を発生させるための第１の基準電位発生回路と、 第２の基準電位線と第２のノードとの間に一定の電位差
    を発生させるための第２の基準電位発生回路と、 前記第１のノードの電位と前記第２のノードの電位とを
    比較するためのコンパレータ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路とを備え、 前記出力線は、該出力線の電位が前記第２の基準電位線
    に与えられるように前記第２の基準電位発生回路に結線
    されたことを特徴とする定電圧発生回路。
  13. 【請求項１３】 請求項１２記載の定電圧発生回路にお
    いて、 前記出力線と前記第２のノードとの間に挿入されたコン
    デンサ素子を更に備えたことを特徴とする定電圧発生回
    路。
  14. 【請求項１４】 請求項１２記載の定電圧発生回路にお
    いて、 前記第１及び第２の基準電位発生回路のうちの少なくと
    も一方は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの前記第１又は第２の基準電位線としての第
    １の電圧供給線と前記第１又は第２のノードとしての出
    力ノードとの間に一定の電位差を発生させるように、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段とを備えたことを特徴とする定電圧発生回路。
  15. 【請求項１５】 請求項１４記載の定電圧発生回路にお
    いて、 前記抵抗手段は抵抗値が制御信号に応じて変化するよう
    に構成されており、かつ該抵抗手段への制御信号を生成
    することにより安定化出力電圧としての前記出力線の電
    位を変更するための制御回路を更に備えたことを特徴と
    する定電圧発生回路。
  16. 【請求項１６】 請求項１４記載の定電圧発生回路にお
    いて、 前記ダイオード手段の複数のＭＯＳトランジスタのうち
    の少なくとも１つのＭＯＳトランジスタのソース・ドレ
    イン間を制御信号に応じて短絡させるための短絡手段
    と、 前記短絡手段への制御信号を生成することにより安定化
    出力電圧としての前記出力線の電位を変更するための制
    御回路とを更に備えたことを特徴とする定電圧発生回
    路。
  17. 【請求項１７】 請求項１４記載の定電圧発生回路にお
    いて、 前記第１及び第２の基準電位発生回路のうちの少なくと
    も一方は制御信号に応じて前記出力ノードの電位を変更
    できるように構成されており、かつ促進信号を受け取る
    毎に安定化出力電圧としての前記出力線の電位を上昇さ
    せかつ抑制信号を受け取る毎に該出力線の電位を低下さ
    せるように前記制御信号を生成するための制御回路を更
    に備えたことを特徴とする定電圧発生回路。
  18. 【請求項１８】 請求項１４記載の定電圧発生回路にお
    いて、 スタンバイ信号を受け取った場合には前記第１の基準電
    位発生回路、第２の基準電位発生回路及びコンパレータ
    回路の各々の消費電流を低減させるための制御回路を更
    に備えたことを特徴とする定電圧発生回路。
  19. 【請求項１９】 請求項１４記載の定電圧発生回路にお
    いて、 前記第１及び第２の基準電位発生回路のうちの少なくと
    も一方は制御信号に応じて前記出力ノードの電位を変更
    できるように構成されており、かつリセット信号を受け
    取った場合には安定化出力電圧としての前記出力線の電
    位をデフォルト値に設定するように前記制御信号を生成
    するための制御回路を更に備えたことを特徴とする定電
    圧発生回路。
  20. 【請求項２０】 第１の被測定線の基準電圧レベルと第
    ２の被測定線の被測定電圧レベルとの大小関係を判定す
    るための電圧レベル検出回路であって、 前記第１の被測定線と第１のノードとの間に一定の電位
    差を発生させるための第１の基準電位発生回路と、 前記第２の被測定線と第２のノードとの間に一定の電位
    差を発生させるための第２の基準電位発生回路と、 前記第１のノードの電位と前記第２のノードの電位とを
    比較するためのコンパレータ回路とを備えたことを特徴
    とする電圧レベル検出回路。
  21. 【請求項２１】 請求項２０記載の電圧レベル検出回路
    において、 前記第１及び第２の基準電位発生回路の各々は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの前記第１又は第２の被測定線としての第１
    の電圧供給線と前記第１又は第２のノードとしての出力
    ノードとの間に一定の電位差を発生させるように、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段とを備えたことを特徴とする電圧レベル検出回路。
  22. 【請求項２２】 請求項２１記載の電圧レベル検出回路
    において、 前記第１及び第２の基準電位発生回路のうちのいずれか
    一方の前記抵抗手段は抵抗値が制御信号に応じて変化す
    るように構成されており、かつ前記コンパレータ回路の
    出力に応じて前記制御信号を生成することにより電圧レ
    ベル検出特性にヒステリシスをもたせるための制御回路
    を更に備えたことを特徴とする電圧レベル検出回路。
  23. 【請求項２３】 請求項２１記載の電圧レベル検出回路
    において、 前記第１及び第２の基準電位発生回路のうちのいずれか
    一方の前記ダイオード手段の複数のＭＯＳトランジスタ
    のうちの少なくとも１つのＭＯＳトランジスタのソース
    ・ドレイン間を制御信号に応じて短絡させるための短絡
    手段と、 前記コンパレータ回路の出力に応じて前記短絡手段への
    制御信号を生成することにより電圧レベル検出特性にヒ
    ステリシスをもたせるための制御回路とを更に備えたこ
    とを特徴とする電圧レベル検出回路。
  24. 【請求項２４】 周囲温度が所定の温度に達したかどう
    かを判定するための温度検出回路であって、 ＭＯＳトランジスタのスレッシュホールド電圧の変動の
    影響を緩和することによって小さい温度依存性を有する
    電位差を第１の基準電位線と第１のノードとの間に発生
    させるための第１の基準電位発生回路と、 ＭＯＳトランジスタのスレッシュホールド電圧の変動に
    起因した大きい温度依存性を有する電位差を第２の基準
    電位線と第２のノードとの間に発生させるための第２の
    基準電位発生回路と、 前記第１のノードの電位と前記第２のノードの電位とを
    比較するためのコンパレータ回路とを備えたことを特徴
    とする温度検出回路。
  25. 【請求項２５】 請求項２４記載の温度検出回路におい
    て、 前記第１の基準電位発生回路は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの前記第１の基準電位線としての第１の電圧
    供給線と前記第１のノードとの間に小さい温度依存性を
    有する電位差を発生させるように、 前記第２の電圧供給線と前記第１のノードとの間に挿入
    された第１の抵抗手段と、 ゲートが前記第１のノードに接続されかつソースが前記
    第１の電圧供給線に接続されたＭＯＳトランジスタを有
    する帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記第１のノードとの間に挿入された
    他の複数のＭＯＳトランジスタで構成された第１のダイ
    オード手段とを備え、 前記第２の基準電位発生回路は、 互いの間に直流電圧が印加される第３及び第４の電圧供
    給線のうちの前記第２の基準電位線としての第３の電圧
    供給線と前記第２のノードとの間に大きい温度依存性を
    有する電位差を発生させるように、 前記第４の電圧供給線と前記第２のノードとの間に挿入
    された第２の抵抗手段と、 互いに直列接続され、かつ一端が前記第２のノードに接
    続され他端が前記第３の電圧供給線に直結された更に他
    の複数のＭＯＳトランジスタで構成された第２のダイオ
    ード手段とを備えたことを特徴とする温度検出回路。
  26. 【請求項２６】 請求項２５記載の温度検出回路におい
    て、 前記第１及び第２の抵抗手段のうちの少なくとも一方は
    抵抗値が制御信号に応じて変化するように構成されてお
    り、かつ前記コンパレータ回路の出力に応じて前記制御
    信号を生成することにより温度検出特性にヒステリシス
    をもたせるための制御回路を更に備えたことを特徴とす
    る温度検出回路。
  27. 【請求項２７】 請求項２５記載の温度検出回路におい
    て、 前記第１及び第２のダイオード手段の各々の複数のＭＯ
    Ｓトランジスタのうちの少なくとも１つのＭＯＳトラン
    ジスタのソース・ドレイン間を制御信号に応じて短絡さ
    せるための短絡手段と、 前記コンパレータ回路の出力に応じて前記短絡手段への
    制御信号を生成することにより温度検出特性にヒステリ
    シスをもたせるための制御回路とを更に備えたことを特
    徴とする温度検出回路。
  28. 【請求項２８】 論理回路の電源として用いられる安定
    化出力電圧としての出力線の電位を温度上昇に応じて上
    げることにより前記論理回路の遅延時間を一定に保つた
    めの電源回路であって、 温度を検出するための温度検出回路と、 温度上昇に応じて前記出力線の電位を上げるように、前
    記温度検出回路により検出された温度に応じて前記出力
    線の電位を変更するための定電圧発生回路とを備えたこ
    とを特徴とする電源回路。
  29. 【請求項２９】 請求項２８記載の電源回路において、 前記定電圧発生回路は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの基準電位線としての第１の電圧供給線と出
    力ノードとの間に一定の電位差を発生させるための基準
    電位発生回路と、 前記基準電位発生回路の出力ノードの電位と前記出力線
    の電位とを比較するためのコンパレータ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路と、 前記基準電位発生回路の出力ノードの電位を変更させる
    ことにより前記出力線の電位を変更するように該基準電
    位発生回路に制御信号を与えるための制御回路とを備
    え、 前記基準電位発生回路は、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段とを有し、 前記抵抗手段は、抵抗値が前記制御回路からの制御信号
    に応じて変化するように構成されていることを特徴とす
    る電源回路。
  30. 【請求項３０】 請求項２８記載の電源回路において、 前記定電圧発生回路は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの基準電位線としての第１の電圧供給線と出
    力ノードとの間に一定の電位差を発生させるための基準
    電位発生回路と、 前記基準電位発生回路の出力ノードの電位と前記出力線
    の電位とを比較するためのコンパレータ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路と、 前記基準電位発生回路の出力ノードの電位を変更させる
    ことにより前記出力線の電位を変更するように該基準電
    位発生回路に制御信号を与えるための制御回路とを備
    え、 前記基準電位発生回路は、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段と、 前記ダイオード手段の複数のＭＯＳトランジスタのうち
    の少なくとも１つのＭＯＳトランジスタのソース・ドレ
    イン間を前記制御回路からの制御信号に応じて短絡させ
    るための短絡手段とを有することを特徴とする電源回
    路。
  31. 【請求項３１】 請求項２８記載の電源回路において、 前記定電圧発生回路は、 第１の基準電位線と第１のノードとの間に一定の電位差
    を発生させるための第１の基準電位発生回路と、 第２の基準電位線としての前記出力線と第２のノードと
    の間に一定の電位差を発生させるための第２の基準電位
    発生回路と、 前記出力線と前記第２のノードとの間に挿入されたコン
    デンサ素子と、 前記第１のノードの電位と前記第２のノードの電位とを
    比較するためのコンパレータ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路と、 前記第１及び第２のノードのうちの少なくとも一方の電
    位を変更させることにより前記出力線の電位を変更する
    ように、前記第１及び第２の基準電位発生回路のうちの
    少なくとも一方に制御信号を与えるための制御回路とを
    備え、 前記第１及び第２の基準電位発生回路のうちの少なくと
    も一方は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの前記第１又は第２の基準電位線としての第
    １の電圧供給線と前記第１又は第２のノードとしての出
    力ノードとの間に一定の電位差を発生させるように、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段とを有し、 前記抵抗手段は、抵抗値が前記制御回路からの制御信号
    に応じて変化するように構成されていることを特徴とす
    る電源回路。
  32. 【請求項３２】 請求項２８記載の電源回路において、 前記定電圧発生回路は、 第１の基準電位線と第１のノードとの間に一定の電位差
    を発生させるための第１の基準電位発生回路と、 第２の基準電位線としての前記出力線と第２のノードと
    の間に一定の電位差を発生させるための第２の基準電位
    発生回路と、 前記出力線と前記第２のノードとの間に挿入されたコン
    デンサ素子と、 前記第１のノードの電位と前記第２のノードの電位とを
    比較するためのコンパレータ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路と、 前記第１及び第２のノードのうちの少なくとも一方の電
    位を変更させることにより前記出力線の電位を変更する
    ように、前記第１及び第２の基準電位発生回路のうちの
    少なくとも一方に制御信号を与えるための制御回路とを
    備え、 前記第１及び第２の基準電位発生回路のうちの少なくと
    も一方は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの前記第１又は第２の基準電位線としての第
    １の電圧供給線と前記第１又は第２のノードとしての出
    力ノードとの間に一定の電位差を発生させるように、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段と、 前記ダイオード手段の複数のＭＯＳトランジスタのうち
    の少なくとも１つのＭＯＳトランジスタのソース・ドレ
    イン間を前記制御回路からの制御信号に応じて短絡させ
    るための短絡手段とを有することを特徴とする電源回
    路。
  33. 【請求項３３】 請求項２８記載の電源回路において、 前記温度検出回路は、 第１の基準電位線と第１のノードとの間に小さい温度依
    存性を有する電位差を発生させるための第１の基準電位
    発生回路と、 第２の基準電位線と第２のノードとの間に大きい温度依
    存性を有する電位差を発生させるための第２の基準電位
    発生回路と、 前記第１のノードの電位と前記第２のノードの電位とを
    比較することにより検出すべき温度が所定の温度に達し
    たかどうかを判定し、該判定の結果に応じて前記定電圧
    発生回路の動作を制御するためのコンパレータ回路とを
    備え、 前記第１の基準電位発生回路は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの前記第１の基準電位線としての第１の電圧
    供給線と前記第１のノードとの間に小さい温度依存性を
    有する電位差を発生させるように、 前記第２の電圧供給線と前記第１のノードとの間に挿入
    された第１の抵抗手段と、 ゲートが前記第１のノードに接続されかつソースが前記
    第１の電圧供給線に接続されたＭＯＳトランジスタを有
    する帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記第１のノードとの間に挿入された
    他の複数のＭＯＳトランジスタで構成された第１のダイ
    オード手段とを有し、 前記第２の基準電位発生回路は、 互いの間に直流電圧が印加される第３及び第４の電圧供
    給線のうちの前記第２の基準電位線としての第３の電圧
    供給線と前記第２のノードとの間に大きい温度依存性を
    有する電位差を発生させるように、 前記第４の電圧供給線と前記第２のノードとの間に挿入
    された第２の抵抗手段と、 互いに直列接続され、かつ一端が前記第２のノードに接
    続され他端が前記第３の電圧供給線に直結された更に他
    の複数のＭＯＳトランジスタで構成された第２のダイオ
    ード手段とを有することを特徴とする電源回路。
  34. 【請求項３４】 論理回路の電源として用いられる安定
    化出力電圧としての出力線の電位を温度上昇に応じて上
    げることにより前記論理回路の遅延時間を一定に保つた
    めの電源回路であって、 パルス信号の遅延時間の温度依存性が小さい第１の遅延
    回路と、 基準温度におけるパルス信号の遅延時間が前記第１の遅
    延回路と一致するように設定された温度モニタとしての
    論理回路を有する第２の遅延回路と、 前記第１の遅延回路の遅延時間と前記第２の遅延回路の
    遅延時間との差を検出するための遅延時間差検出回路
    と、 前記第２の遅延回路の遅延時間が前記第１の遅延回路の
    遅延時間より大きくなった場合には前記出力線の電位を
    上昇させ、かつ前記第２の遅延回路の遅延時間が前記第
    １の遅延回路の遅延時間より小さくなった場合には前記
    出力線の電位を低下させるように、前記遅延時間差検出
    回路の出力に応じて前記出力線の電位を変更するための
    定電圧発生回路とを備え、 前記定電圧発生回路からの前記出力線上の安定化出力電
    圧は、前記第２の遅延回路へ電源として供給されている
    ことを特徴とする電源回路。
  35. 【請求項３５】 請求項３４記載の電源回路において、 前記第１の遅延回路は、抵抗素子とコンデンサ素子とで
    決定される時定数を利用するように構成されたことを特
    徴とする電源回路。
  36. 【請求項３６】 請求項３４記載の電源回路において、 前記遅延時間差検出回路は、前記第１の遅延回路の遅延
    時間と前記第２の遅延回路の遅延時間との差に応じて、
    前記第２の遅延回路の遅延時間が前記第１の遅延回路の
    遅延時間より大きくなった場合には促進信号を出力し、
    かつ前記第２の遅延回路の遅延時間が前記第１の遅延回
    路の遅延時間より小さくなった場合には抑制信号を出力
    する機能を有し、 前記定電圧発生回路は、前記遅延時間差検出回路からの
    促進信号を受け取る毎に前記出力線の電位を上昇させ、
    かつ前記遅延時間差検出回路からの抑制信号を受け取る
    毎に前記出力線の電位を低下させる機能を有することを
    特徴とする電源回路。
  37. 【請求項３７】 請求項３４記載の電源回路において、 前記定電圧発生回路は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの基準電位線としての第１の電圧供給線と出
    力ノードとの間に一定の電位差を発生させるための基準
    電位発生回路と、 前記基準電位発生回路の出力ノードの電位と前記出力線
    の電位とを比較するためのコンパレータ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路と、 前記基準電位発生回路の出力ノードの電位を変更させる
    ことにより前記出力線の電位を変更するように該基準電
    位発生回路に制御信号を与えるための制御回路とを備
    え、 前記基準電位発生回路は、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段とを有し、 前記抵抗手段は、抵抗値が前記制御回路からの制御信号
    に応じて変化するように構成されていることを特徴とす
    る電源回路。
  38. 【請求項３８】 請求項３４記載の電源回路において、 前記定電圧発生回路は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの基準電位線としての第１の電圧供給線と出
    力ノードとの間に一定の電位差を発生させるための基準
    電位発生回路と、 前記基準電位発生回路の出力ノードの電位と前記出力線
    の電位とを比較するためのコンパレータ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路と、 前記基準電位発生回路の出力ノードの電位を変更させる
    ことにより前記出力線の電位を変更するように該基準電
    位発生回路に制御信号を与えるための制御回路とを備
    え、 前記基準電位発生回路は、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段と、 前記ダイオード手段の複数のＭＯＳトランジスタのうち
    の少なくとも１つのＭＯＳトランジスタのソース・ドレ
    イン間を前記制御回路からの制御信号に応じて短絡させ
    るための短絡手段とを有することを特徴とする電源回
    路。
  39. 【請求項３９】 請求項３４記載の電源回路において、 前記定電圧発生回路は、 第１の基準電位線と第１のノードとの間に一定の電位差
    を発生させるための第１の基準電位発生回路と、 第２の基準電位線としての前記出力線と第２のノードと
    の間に一定の電位差を発生させるための第２の基準電位
    発生回路と、 前記出力線と前記第２のノードとの間に挿入されたコン
    デンサ素子と、 前記第１のノードの電位と前記第２のノードの電位とを
    比較するためのコンパレータ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路と、 前記第１及び第２のノードのうちの少なくとも一方の電
    位を変更させることにより前記出力線の電位を変更する
    ように、前記第１及び第２の基準電位発生回路のうちの
    少なくとも一方に制御信号を与えるための制御回路とを
    備え、 前記第１及び第２の基準電位発生回路のうちの少なくと
    も一方は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの前記第１又は第２の基準電位線としての第
    １の電圧供給線と前記第１又は第２のノードとしての出
    力ノードとの間に一定の電位差を発生させるように、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段とを有し、 前記抵抗手段は、抵抗値が前記制御回路からの制御信号
    に応じて変化するように構成されていることを特徴とす
    る電源回路。
  40. 【請求項４０】 請求項３４記載の電源回路において、 前記定電圧発生回路は、 第１の基準電位線と第１のノードとの間に一定の電位差
    を発生させるための第１の基準電位発生回路と、 第２の基準電位線としての前記出力線と第２のノードと
    の間に一定の電位差を発生させるための第２の基準電位
    発生回路と、 前記出力線と前記第２のノードとの間に挿入されたコン
    デンサ素子と、 前記第１のノードの電位と前記第２のノードの電位とを
    比較するためのコンパレータ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路と、 前記第１及び第２のノードのうちの少なくとも一方の電
    位を変更させることにより前記出力線の電位を変更する
    ように、前記第１及び第２の基準電位発生回路のうちの
    少なくとも一方に制御信号を与えるための制御回路とを
    備え、 前記第１及び第２の基準電位発生回路のうちの少なくと
    も一方は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの前記第１又は第２の基準電位線としての第
    １の電圧供給線と前記第１又は第２のノードとしての出
    力ノードとの間に一定の電位差を発生させるように、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段と、 前記ダイオード手段の複数のＭＯＳトランジスタのうち
    の少なくとも１つのＭＯＳトランジスタのソース・ドレ
    イン間を前記制御回路からの制御信号に応じて短絡させ
    るための短絡手段とを有することを特徴とする電源回
    路。
  41. 【請求項４１】 周辺回路と、該周辺回路の遅延時間を
    補正するための遅延時間補正回路とを備えた半導体集積
    回路であって、 前記遅延時間補正回路は、 パルス信号を遅延させるための第１の遅延回路と、 前記第１の遅延回路に供給されるパルス信号と同一のパ
    ルス信号を遅延させるための論理回路を有し、該論理回
    路は前記周辺回路と同一かつ前記第１の遅延回路とは異
    なる遅延時間温度依存性を有しかつ基準温度におけるパ
    ルス信号の遅延時間が前記第１の遅延回路と一致するよ
    うに設定された第２の遅延回路と、 前記第２の遅延回路及び周辺回路の各々への安定化電源
    電圧の供給線として用いられる出力線の電位を、制御信
    号に応じて変更可能な一定値に保持するための定電圧発
    生回路と、 前記第１及び第２の遅延回路の各々の出力信号に基づ
    き、前記第２の遅延回路の遅延時間が前記第１の遅延回
    路の遅延時間より大きくなった場合には促進信号を出力
    し、かつ前記第２の遅延回路の遅延時間が前記第１の遅
    延回路の遅延時間より小さくなった場合には抑制信号を
    出力するための遅延時間差検出回路と、 前記遅延時間差検出回路からの促進信号を受け取る毎に
    前記出力線の電位を上昇させるように、かつ前記遅延時
    間差検出回路からの抑制信号を受け取る毎に前記出力線
    の電位を低下させるように前記定電圧発生回路への制御
    信号を出力するための制御回路とを備えたことを特徴と
    する半導体集積回路。
  42. 【請求項４２】 請求項４１記載の半導体集積回路にお
    いて、 前記遅延時間補正回路は、前記第１及び第２の遅延回路
    に共通のパルス信号を供給するためのパルス発生回路を
    更に備えたことを特徴とする半導体集積回路。
  43. 【請求項４３】 請求項４１記載の半導体集積回路にお
    いて、 前記遅延時間差検出回路は、第１及び第２の検出信号を
    前記促進信号及び抑制信号として出力するための回路を
    備え、 前記第１及び第２の検出信号は各々同一時刻に遷移する
    パルスを有し、かつ前記第２の遅延回路の遅延時間が前
    記第１の遅延回路の遅延時間より大きい場合には前記第
    ２の検出信号のパルス幅が前記第１の検出信号のパルス
    幅より大きくされ、前記第２の遅延回路の遅延時間が前
    記第１の遅延回路の遅延時間より小さい場合には前記第
    ２の検出信号のパルス幅が前記第１の検出信号のパルス
    幅より小さくされることを特徴とする半導体集積回路。
  44. 【請求項４４】 請求項４３記載の半導体集積回路にお
    いて、 前記制御回路は、複数の論理信号を前記制御信号として
    出力するための回路を備え、 前記複数の論理信号のうち所定の論理レベルを有する論
    理信号の数は、前記遅延時間差検出回路から出力される
    第１及び第２の検出信号のパルス幅の差に応じて変更さ
    れることを特徴とする半導体集積回路。
  45. 【請求項４５】 請求項４４記載の半導体集積回路にお
    いて、 前記定電圧発生回路は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの基準電位線としての第１の電圧供給線と出
    力ノードとの間に一定の電位差を発生させるための基準
    電位発生回路と、 前記基準電位発生回路の出力ノードの電位と前記定電圧
    発生回路の出力線の電位とを比較するためのコンパレー
    タ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路とを備え、 前記基準電位発生回路は、 前記制御回路から制御信号として出力される複数の論理
    信号のうちの所定の論理レベルを有する論理信号の数に
    応じて抵抗値が変化するように前記第２の電圧供給線と
    前記出力ノードとの間に挿入された抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段とを有することを特徴とする半導体集積回路。
  46. 【請求項４６】 請求項４１記載の半導体集積回路にお
    いて、 前記第２の遅延回路は、基準温度における遅延時間が前
    記第１の遅延回路の出力信号と一致するように設定され
    た基準信号に対して遅れ位相を有する第１の出力信号
    と、前記基準信号に対して進み位相を有する第２の出力
    信号とを各々出力するための回路を備え、 前記遅延時間差検出回路は、前記第１の遅延回路の出力
    信号の入力タイミングに対する前記第２の遅延回路の第
    １及び第２の出力信号の入力タイミングに応じて、前記
    第１の遅延回路の遅延時間と前記第２の遅延回路の遅延
    時間との差の有無を示す第１の検出信号と、前記第１及
    び第２の遅延回路のうちのいずれの遅延時間が大きいか
    を示す第２の検出信号とを前記促進信号及び抑制信号と
    して出力するための回路を備え、 前記第２の遅延回路の遅延時間が前記第１の遅延回路の
    遅延時間より大きい場合には遅延時間差の存在を示す第
    １の検出信号と第１の論理レベルを有する第２の検出信
    号とが、前記第２の遅延回路の遅延時間が前記第１の遅
    延回路の遅延時間より小さい場合には遅延時間差の存在
    を示す第１の検出信号と第２の論理レベルを有する第２
    の検出信号とが各々前記遅延時間差検出回路から出力さ
    れることを特徴とする半導体集積回路。
  47. 【請求項４７】 請求項４６記載の半導体集積回路にお
    いて、 前記遅延時間差検出回路は、 前記第１の遅延回路の出力信号と前記第２の遅延回路の
    第１及び第２の出力信号とを各々入力信号とする論理和
    回路と、 前記論理和回路の出力信号をラッチすることにより前記
    第１の検出信号を出力するための第１のラッチ回路と、 前記第１のラッチ回路からの第１の検出信号の出力タイ
    ミングで前記第１の遅延回路の出力信号をラッチするこ
    とにより前記第２の検出信号を出力するための第２のラ
    ッチ回路とを備えたことを特徴とする半導体集積回路。
  48. 【請求項４８】 請求項４１記載の半導体集積回路にお
    いて、 前記遅延時間差検出回路は、 前記第１の遅延回路の出力信号の入力タイミングに対す
    る前記第２の遅延回路の出力信号の入力タイミングに応
    じて、前記第１及び第２の遅延回路のうちのいずれの遅
    延時間が大きいかを示す第１の検出信号と、前記第１の
    遅延回路の遅延時間と前記第２の遅延回路の遅延時間と
    の差の有無を示す第２の検出信号とを前記促進信号及び
    抑制信号として出力するための回路を備え、 前記第２の遅延回路の遅延時間が前記第１の遅延回路の
    遅延時間より大きい場合には第１の論理レベルを有する
    第１の検出信号と遅延時間差の存在を示す第２の検出信
    号とが、前記第２の遅延回路の遅延時間が前記第１の遅
    延回路の遅延時間より小さい場合には第２の論理レベル
    を有する第１の検出信号と遅延時間差の存在を示す第２
    の検出信号とが各々前記遅延時間差検出回路から出力さ
    れることを特徴とする半導体集積回路。
  49. 【請求項４９】 請求項４８記載の半導体集積回路にお
    いて、 前記遅延時間差検出回路は、 前記第１及び第２の遅延回路の各々の出力信号の電位差
    を増幅することにより前記第１の検出信号を出力するた
    めのフリップフロップと、 前記第１及び第２の遅延回路の各々の出力信号のうちの
    いずれか一方の遷移によりトリガされて一定パルス幅を
    有する前記第２の検出信号を出力するための単安定マル
    チバイブレータとを備えたことを特徴とする半導体集積
    回路。
  50. 【請求項５０】 請求項４１記載の半導体集積回路にお
    いて、 前記周辺回路は、ワード線を介してメモリセルを選択す
    るためのロウデコーダを備え、 前記定電圧発生回路の出力線は、前記第２の遅延回路及
    びロウデコーダの各々への電源電圧供給線として用いら
    れることを特徴とする半導体集積回路。
  51. 【請求項５１】 第１及び第２の電圧供給線を通して外
    部から印加される直流電圧から半導体基板に与えるべき
    基板電位を生成するための基板電位生成回路と、 前記基板電位生成回路により生成された基板電位を所定
    値に保持するように該基板電位に応じて前記基板電位生
    成回路の動作を制御するための基板電位制御回路とを備
    えた半導体集積回路であって、 前記基板電位制御回路は、 前記第１及び第２の電圧供給線のうちのいずれか一方を
    第１の電位線、他方を第２の電位線とし、前記第１の電
    位線と第１のノードとの間に一定の電位差を発生させる
    ための第１の基準電位発生回路と、 前記半導体基板と第２のノードとの間に一定の電位差を
    発生させるための第２の基準電位発生回路と、 前記第１のノードの電位と前記第２のノードの電位とを
    比較し、該比較の結果に応じて前記基板電位生成回路の
    動作を制御するためのコンパレータ回路とを有し、 前記第１の基準電位発生回路は、 前記第２の電位線と前記第１のノードとの間に挿入され
    た第１の抵抗手段と、 ゲートが前記第１のノードに接続されかつソースが前記
    第１の電位線に接続されたＭＯＳトランジスタを有する
    第１の帰還手段と、 互いに直列接続されかつ前記第１の帰還手段のＭＯＳト
    ランジスタのドレインと前記第１のノードとの間に挿入
    された他の複数のＭＯＳトランジスタで構成された第１
    のダイオード手段とを有し、 前記第２の基準電位発生回路は、 前記第１及び第２の電圧供給線のうちのいずれか一方と
    前記第２のノードとの間に挿入された第２の抵抗手段
    と、 ゲートが前記第２のノードに接続されかつソースに前記
    基板電位が与えられた更に他のＭＯＳトランジスタを有
    する第２の帰還手段と、 互いに直列接続されかつ前記第２の帰還手段のＭＯＳト
    ランジスタのドレインと前記第２のノードとの間に挿入
    された更に他の複数のＭＯＳトランジスタで構成された
    第２のダイオード手段とを有することを特徴とする半導
    体集積回路。
  52. 【請求項５２】 第１及び第２の電圧供給線を通して外
    部から印加される直流電圧から半導体基板上の特定の回
    路ブロックに与えるべき特定電位を特定電位線上に生成
    するための特定電位生成回路と、 前記特定電位生成回路により生成された特定電位を所定
    値に保持するように、前記特定電位線上の特定電位に応
    じて前記特定電位生成回路の動作を制御するための特定
    電位制御回路とを備えた半導体集積回路であって、 前記特定電位制御回路は、 前記第１及び第２の電圧供給線のうちのいずれか一方を
    第１の電位線、他方を第２の電位線とし、前記第１の電
    位線と第１のノードとの間に一定の電位差を発生させる
    ための第１の基準電位発生回路と、 前記特定電位線と第２のノードとの間に一定の電位差を
    発生させるための第２の基準電位発生回路と、 前記第１のノードの電位と前記第２のノードの電位とを
    比較し、該比較の結果に応じて前記特定電位生成回路の
    動作を制御するためのコンパレータ回路とを有し、 前記第１の基準電位発生回路は、 前記第２の電位線と前記第１のノードとの間に挿入され
    た第１の抵抗手段と、 ゲートが前記第１のノードに接続されかつソースが前記
    第１の電位線に接続されたＭＯＳトランジスタを有する
    第１の帰還手段と、 互いに直列接続されかつ前記第１の帰還手段のＭＯＳト
    ランジスタのドレインと前記第１のノードとの間に挿入
    された他の複数のＭＯＳトランジスタで構成された第１
    のダイオード手段とを有し、 前記第２の基準電位発生回路は、 前記第１及び第２の電圧供給線のうちのいずれか一方と
    前記第２のノードとの間に挿入された第２の抵抗手段
    と、 ゲートが前記第２のノードに接続されかつソースが前記
    特定電位線に接続された更に他のＭＯＳトランジスタを
    有する第２の帰還手段と、 互いに直列接続されかつ前記第２の帰還手段のＭＯＳト
    ランジスタのドレインと前記第２のノードとの間に挿入
    された更に他の複数のＭＯＳトランジスタで構成された
    第２のダイオード手段とを有することを特徴とする半導
    体集積回路。
  53. 【請求項５３】 半導体基板上の各々論理回路で構成さ
    れた複数の回路ブロックに共通の電源として用いられる
    安定化出力電圧としての出力線の電位を温度上昇に応じ
    て上げることにより前記複数の回路ブロックの各々の遅
    延時間を一定に保つことができるように構成された半導
    体集積回路であって、 パルス信号の遅延時間の温度依存性が小さい第１の遅延
    回路と、 基準温度におけるパルス信号の遅延時間が前記第１の遅
    延回路と一致するように設定された温度モニタとしての
    論理回路を有する第２の遅延回路と、 前記第１の遅延回路の遅延時間と前記第２の遅延回路の
    遅延時間との差に応じて、前記第２の遅延回路の遅延時
    間が前記第１の遅延回路の遅延時間より大きくなった場
    合には促進信号を出力し、かつ前記第２の遅延回路の遅
    延時間が前記第１の遅延回路の遅延時間より小さくなっ
    た場合には抑制信号を出力するための遅延時間差検出回
    路と、 前記遅延時間差検出回路からの促進信号を受け取る毎に
    前記出力線の電位を上昇させ、かつ前記遅延時間差検出
    回路からの抑制信号を受け取る毎に前記出力線の電位を
    低下させるための定電圧発生回路とを備え、 前記定電圧発生回路からの前記出力線上の安定化出力電
    圧は、前記第２の遅延回路へ電源として供給されている
    ことを特徴とする半導体集積回路。
  54. 【請求項５４】 請求項５３記載の半導体集積回路にお
    いて、 前記定電圧発生回路は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの基準電位線としての第１の電圧供給線と出
    力ノードとの間に一定の電位差を発生させるための基準
    電位発生回路と、 前記基準電位発生回路の出力ノードの電位と前記出力線
    の電位とを比較するためのコンパレータ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路と、 前記基準電位発生回路の出力ノードの電位を変更させる
    ことにより前記出力線の電位を変更するように該基準電
    位発生回路に制御信号を与えるための制御回路とを備
    え、 前記基準電位発生回路は、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段とを有し、 前記抵抗手段は、抵抗値が前記制御回路からの制御信号
    に応じて変化するように構成されていることを特徴とす
    る半導体集積回路。
  55. 【請求項５５】 請求項５３記載の半導体集積回路にお
    いて、 前記定電圧発生回路は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの基準電位線としての第１の電圧供給線と出
    力ノードとの間に一定の電位差を発生させるための基準
    電位発生回路と、 前記基準電位発生回路の出力ノードの電位と前記出力線
    の電位とを比較するためのコンパレータ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路と、 前記基準電位発生回路の出力ノードの電位を変更させる
    ことにより前記出力線の電位を変更するように該基準電
    位発生回路に制御信号を与えるための制御回路とを備
    え、 前記基準電位発生回路は、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段と、 前記ダイオード手段の複数のＭＯＳトランジスタのうち
    の少なくとも１つのＭＯＳトランジスタのソース・ドレ
    イン間を前記制御回路からの制御信号に応じて短絡させ
    るための短絡手段とを有することを特徴とする半導体集
    積回路。
  56. 【請求項５６】 請求項５３記載の半導体集積回路にお
    いて、 前記定電圧発生回路は、 第１の基準電位線と第１のノードとの間に一定の電位差
    を発生させるための第１の基準電位発生回路と、 第２の基準電位線としての前記出力線と第２のノードと
    の間に一定の電位差を発生させるための第２の基準電位
    発生回路と、 前記出力線と前記第２のノードとの間に挿入されたコン
    デンサ素子と、 前記第１のノードの電位と前記第２のノードの電位とを
    比較するためのコンパレータ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路と、 前記第１及び第２のノードのうちの少なくとも一方の電
    位を変更させることにより前記出力線の電位を変更する
    ように、前記第１及び第２の基準電位発生回路のうちの
    少なくとも一方に制御信号を与えるための制御回路とを
    備え、 前記第１及び第２の基準電位発生回路のうちの少なくと
    も一方は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの前記第１又は第２の基準電位線としての第
    １の電圧供給線と前記第１又は第２のノードとしての出
    力ノードとの間に一定の電位差を発生させるように、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段とを有し、 前記抵抗手段は、抵抗値が前記制御回路からの制御信号
    に応じて変化するように構成されていることを特徴とす
    る半導体集積回路。
  57. 【請求項５７】 請求項５３記載の半導体集積回路にお
    いて、 前記定電圧発生回路は、 第１の基準電位線と第１のノードとの間に一定の電位差
    を発生させるための第１の基準電位発生回路と、 第２の基準電位線としての前記出力線と第２のノードと
    の間に一定の電位差を発生させるための第２の基準電位
    発生回路と、 前記出力線と前記第２のノードとの間に挿入されたコン
    デンサ素子と、 前記第１のノードの電位と前記第２のノードの電位とを
    比較するためのコンパレータ回路と、 前記コンパレータ回路の出力による制御下で前記出力線
    を駆動するためのドライバ回路と、 前記第１及び第２のノードのうちの少なくとも一方の電
    位を変更させることにより前記出力線の電位を変更する
    ように、前記第１及び第２の基準電位発生回路のうちの
    少なくとも一方に制御信号を与えるための制御回路とを
    備え、 前記第１及び第２の基準電位発生回路のうちの少なくと
    も一方は、 互いの間に直流電圧が印加される第１及び第２の電圧供
    給線のうちの前記第１又は第２の基準電位線としての第
    １の電圧供給線と前記第１又は第２のノードとしての出
    力ノードとの間に一定の電位差を発生させるように、 前記第２の電圧供給線と前記出力ノードとの間に挿入さ
    れた抵抗手段と、 ゲートが前記出力ノードに接続されかつソースが前記第
    １の電圧供給線に接続されたＭＯＳトランジスタを有す
    る帰還手段と、 互いに直列接続されかつ前記帰還手段のＭＯＳトランジ
    スタのドレインと前記出力ノードとの間に挿入された他
    の複数のＭＯＳトランジスタで構成されたダイオード手
    段と、 前記ダイオード手段の複数のＭＯＳトランジスタのうち
    の少なくとも１つのＭＯＳトランジスタのソース・ドレ
    イン間を前記制御回路からの制御信号に応じて短絡させ
    るための短絡手段とを有することを特徴とする半導体集
    積回路。
  58. 【請求項５８】 請求項５３記載の半導体集積回路にお
    いて、 前記第１の遅延回路、第２の遅延回路及び遅延時間差検
    出回路は、前記半導体基板上に各々１個配置され、 前記定電圧発生回路は、前記複数の回路ブロックの各々
    に近接するように前記半導体基板上に分散して複数配置
    され、 前記複数の定電圧発生回路の各々と前記遅延時間差検出
    回路との間に、それぞれ前記促進信号及び抑制信号を伝
    送するための２本の信号線が設けられたことを特徴とす
    る半導体集積回路。
  59. 【請求項５９】 請求項５８記載の半導体集積回路にお
    いて、 前記第１及び第２の遅延回路は、前記半導体基板上のほ
    ぼ中央に配置されたことを特徴とする半導体集積回路。
  60. 【請求項６０】 請求項５８記載の半導体集積回路にお
    いて、 前記第１及び第２の遅延回路は、前記半導体基板上の発
    熱中心の近傍に配置されたことを特徴とする半導体集積
    回路。
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