JPH0676580A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0676580A JPH0676580A JP5193145A JP19314593A JPH0676580A JP H0676580 A JPH0676580 A JP H0676580A JP 5193145 A JP5193145 A JP 5193145A JP 19314593 A JP19314593 A JP 19314593A JP H0676580 A JPH0676580 A JP H0676580A
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- 239000004065 semiconductor Substances 0.000 title claims description 41
- 230000000295 complement effect Effects 0.000 claims abstract description 11
- 230000005669 field effect Effects 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 101150115778 DTR1 gene Proteins 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 書き込み、読みだし動作の切り替えを制御す
る回路の出力信号線の駆動負荷低減による高速書き込み
動作を実現する。 【構成】 差動増幅回路の活性／非活性を前記外部より
入力された書き込みデータに基づき発生される１対の相
補信号の状態で制御する手段を有したことを特徴とす
る。
る回路の出力信号線の駆動負荷低減による高速書き込み
動作を実現する。 【構成】 差動増幅回路の活性／非活性を前記外部より
入力された書き込みデータに基づき発生される１対の相
補信号の状態で制御する手段を有したことを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にその差動増幅回路の活性化を書き込みデータに基づ
き発生される１対の相補信号により制御される半導体記
憶装置に関する。
特にその差動増幅回路の活性化を書き込みデータに基づ
き発生される１対の相補信号により制御される半導体記
憶装置に関する。
【０００２】
【従来の技術】図４は従来技術の半導体記憶装置の構成
図で、図中１はセルアレイ、３はＩ／Ｏ制御回路１２を
介してセルアレイ１と結合されたカラムアドレスを有す
るカラムデコーダ、７はセルアレイ１と結合されたロウ
アドレスを有するロウデコーダ、１４はチップイネーブ
ル制御回路（ＣＳ）、１５は書き込み、読み出し動作の
切換えを制御する回路（ＷＥ）、１６はＩ／Ｏ制御回路
１２と結合された入出力回路（Ｉ／Ｏ ＢＵＦ）であ
る。データが入出力回路１６に入出力され、コントロー
ル信号が、チップイネーブル制御回路１４と制御回路１
５とに供給される。
図で、図中１はセルアレイ、３はＩ／Ｏ制御回路１２を
介してセルアレイ１と結合されたカラムアドレスを有す
るカラムデコーダ、７はセルアレイ１と結合されたロウ
アドレスを有するロウデコーダ、１４はチップイネーブ
ル制御回路（ＣＳ）、１５は書き込み、読み出し動作の
切換えを制御する回路（ＷＥ）、１６はＩ／Ｏ制御回路
１２と結合された入出力回路（Ｉ／Ｏ ＢＵＦ）であ
る。データが入出力回路１６に入出力され、コントロー
ル信号が、チップイネーブル制御回路１４と制御回路１
５とに供給される。
【０００３】図５は従来技術の半導体記憶装置のビット
線対に接続される入出力回路及びそれらを選択するため
のデコード回路の回路図で、図中ＢＬ１，ＢＬ２および
ＢＬｎはそれぞれビット線対で、ＢＬＳＡ１，ＢＬＳＡ
２およびＢＬＳＡｎはそれぞれビット線対ごとにそれぞ
れ対応して設けられ、その出力信号線対と負荷回路を共
通にした差動増幅回路で、ＬＤ１は前記差動増幅回路Ｂ
ＬＳＡ１，ＢＬＳＡ２およびＢＬＳＡｎに共通の負荷回
路で、ＲＢ１は前記差動増幅回路ＢＬＳＡ１，ＢＬＳＡ
２およびＢＬＳＡｎに共通の出力信号線対でＳＲ１，Ｓ
Ｒ２およびＳＲｎはそれぞれ前記差動増幅回路ＢＬＳＡ
１，ＢＬＳＡ２およびＢＬＳＡｎの第１選択信号線で、
ＤＴＲ１，ＤＴＲ２およびＤＴＲｎはビット線対ごとに
それぞれ対応して設けられ、対応するビット線対に書き
込みデータを伝達するためのトランスファゲート回路
で、ＷＢ１は書き込みデータ線対で、ＳＷ１，ＳＷ２お
よびＳＷｎはそれぞれ前記トランスファゲート回路ＤＴ
Ｒ１，ＤＴＲ２およびＤＴＲｎの第２選択信号線でＢＬ
Ｄ１，ＢＬＤ２およびＢＬＤｎは、ビット線対ごとにそ
れぞれ対応して設けられたビット線対選択用デコード回
路で、ＧＷＢはグローバルな書き込みデータ線対で、Ｂ
ＴＲは前記書き込みデータ線対ＷＢ１とＧＷＢを接続す
るためのトランスファゲート回路で、ＢＳＡは差動増幅
回路で、ＳＢＷは前記デコード回路ＢＬＤ１，ＢＬＤ２
およびＢＬＤｎならびにトランスファゲート回路ＢＴＲ
の第３選択信号線で、ＳＢＲは前記差動増幅回路ＢＳＡ
の第４選択信号線で、ＷＥＳは半導体記憶装置の書き込
み、読みだし動作の切換えを制御する回路の出力信号線
で、ＢＤは半導体記憶装置内の前述した全回路を含む複
数に分割されたメモリセルブロックを選択するためのデ
コード回路である。
線対に接続される入出力回路及びそれらを選択するため
のデコード回路の回路図で、図中ＢＬ１，ＢＬ２および
ＢＬｎはそれぞれビット線対で、ＢＬＳＡ１，ＢＬＳＡ
２およびＢＬＳＡｎはそれぞれビット線対ごとにそれぞ
れ対応して設けられ、その出力信号線対と負荷回路を共
通にした差動増幅回路で、ＬＤ１は前記差動増幅回路Ｂ
ＬＳＡ１，ＢＬＳＡ２およびＢＬＳＡｎに共通の負荷回
路で、ＲＢ１は前記差動増幅回路ＢＬＳＡ１，ＢＬＳＡ
２およびＢＬＳＡｎに共通の出力信号線対でＳＲ１，Ｓ
Ｒ２およびＳＲｎはそれぞれ前記差動増幅回路ＢＬＳＡ
１，ＢＬＳＡ２およびＢＬＳＡｎの第１選択信号線で、
ＤＴＲ１，ＤＴＲ２およびＤＴＲｎはビット線対ごとに
それぞれ対応して設けられ、対応するビット線対に書き
込みデータを伝達するためのトランスファゲート回路
で、ＷＢ１は書き込みデータ線対で、ＳＷ１，ＳＷ２お
よびＳＷｎはそれぞれ前記トランスファゲート回路ＤＴ
Ｒ１，ＤＴＲ２およびＤＴＲｎの第２選択信号線でＢＬ
Ｄ１，ＢＬＤ２およびＢＬＤｎは、ビット線対ごとにそ
れぞれ対応して設けられたビット線対選択用デコード回
路で、ＧＷＢはグローバルな書き込みデータ線対で、Ｂ
ＴＲは前記書き込みデータ線対ＷＢ１とＧＷＢを接続す
るためのトランスファゲート回路で、ＢＳＡは差動増幅
回路で、ＳＢＷは前記デコード回路ＢＬＤ１，ＢＬＤ２
およびＢＬＤｎならびにトランスファゲート回路ＢＴＲ
の第３選択信号線で、ＳＢＲは前記差動増幅回路ＢＳＡ
の第４選択信号線で、ＷＥＳは半導体記憶装置の書き込
み、読みだし動作の切換えを制御する回路の出力信号線
で、ＢＤは半導体記憶装置内の前述した全回路を含む複
数に分割されたメモリセルブロックを選択するためのデ
コード回路である。
【０００４】次に図５に示す従来技術の半導体記憶装置
の動作を説明する。メモリセルブロックを選択するため
のデコード回路ＢＤは、半導体記憶装置に入力されたア
ドレス信号のデコード信号を受けビット線対ＢＬＤ１，
ＢＬＤ２およびＢＬＤｎならびにトランスファゲート回
路ＢＴＲの選択信号線ＳＢＷを発生すると共に前記アド
レス信号のデコード信号と半導体記憶装置の書き込み、
読みだし動作の切換えを制御する回路の出力信号線ＷＥ
Ｓの論理を取って選択信号ＳＢＲを発生させる。また、
ビット線対ごとにそれぞれ対応して設けられたビット線
対選択用デコード回路ＢＬＤ１，ＢＬＤ２およびＢＬＤ
ｎは、半導体記憶装置に入力されたアドレス信号のデコ
ード信号及び選択信号ＳＢＷを受けビット線対ごとにそ
れぞれ対応して設けられ、対応するビット線対に書き込
みデータを伝達するためのトランスファゲート回路ＤＴ
Ｒ１，ＤＴＲ２およびＤＴＲｎの選択信号ＳＷ１，ＳＷ
２およびＳＷｎを発生すると共にアドレス信号のデコー
ド信号と選択信号ＳＢＷと半導体記憶装置の書き込み、
読みだし動作の切換えを制御する回路の出力信号線ＷＥ
Ｓの論理を取ってビット線対ごとにそれぞれ対応して設
けられ、その出力線対と負荷回路と共通にした差動増幅
回路選択信号（ＳＲ１，ＳＲ２，ＳＲｎ）を発生させ
る。
の動作を説明する。メモリセルブロックを選択するため
のデコード回路ＢＤは、半導体記憶装置に入力されたア
ドレス信号のデコード信号を受けビット線対ＢＬＤ１，
ＢＬＤ２およびＢＬＤｎならびにトランスファゲート回
路ＢＴＲの選択信号線ＳＢＷを発生すると共に前記アド
レス信号のデコード信号と半導体記憶装置の書き込み、
読みだし動作の切換えを制御する回路の出力信号線ＷＥ
Ｓの論理を取って選択信号ＳＢＲを発生させる。また、
ビット線対ごとにそれぞれ対応して設けられたビット線
対選択用デコード回路ＢＬＤ１，ＢＬＤ２およびＢＬＤ
ｎは、半導体記憶装置に入力されたアドレス信号のデコ
ード信号及び選択信号ＳＢＷを受けビット線対ごとにそ
れぞれ対応して設けられ、対応するビット線対に書き込
みデータを伝達するためのトランスファゲート回路ＤＴ
Ｒ１，ＤＴＲ２およびＤＴＲｎの選択信号ＳＷ１，ＳＷ
２およびＳＷｎを発生すると共にアドレス信号のデコー
ド信号と選択信号ＳＢＷと半導体記憶装置の書き込み、
読みだし動作の切換えを制御する回路の出力信号線ＷＥ
Ｓの論理を取ってビット線対ごとにそれぞれ対応して設
けられ、その出力線対と負荷回路と共通にした差動増幅
回路選択信号（ＳＲ１，ＳＲ２，ＳＲｎ）を発生させ
る。
【０００５】今、図５の回路を含む半導体記憶装置が書
き込み動作状態で、デコード回路ＢＤによって図５のメ
モリセルブロックおよびそれに含まれるビット線対ＢＬ
１，ＢＬ２およびＢＬｎの１つであるビット線対ＢＬ１
が選択されると、選択信号ＳＢＷ及びＳＷ１が“Ｈｉｇ
ｈ”電位となりトランスファゲート回路ＢＴＲ及びＤＴ
Ｒ１が“ＯＮ”状態となりデータ線対ＧＷＢと書き込み
データ線ＷＢ１とビット線対ＢＬ１が電気的に接続され
半導体記憶装置に入力された書き込みデータがデータ線
対ＧＷＢを通じて書き込みデータ線ＷＢ１に伝達され、
それがビット線対ＢＬ１に伝達される。また、半導体記
憶装置は書き込み状態であるから出力信号線ＷＥＳは、
“Ｈｉｇｈ”電位となり選択信号線ＳＢＲ及びＳＲ１が
“Ｌｏｗ”電位となり差動増幅回路ＢＬＳＡ１，ＢＳＡ
が非選択となり消費電力が低減される。
き込み動作状態で、デコード回路ＢＤによって図５のメ
モリセルブロックおよびそれに含まれるビット線対ＢＬ
１，ＢＬ２およびＢＬｎの１つであるビット線対ＢＬ１
が選択されると、選択信号ＳＢＷ及びＳＷ１が“Ｈｉｇ
ｈ”電位となりトランスファゲート回路ＢＴＲ及びＤＴ
Ｒ１が“ＯＮ”状態となりデータ線対ＧＷＢと書き込み
データ線ＷＢ１とビット線対ＢＬ１が電気的に接続され
半導体記憶装置に入力された書き込みデータがデータ線
対ＧＷＢを通じて書き込みデータ線ＷＢ１に伝達され、
それがビット線対ＢＬ１に伝達される。また、半導体記
憶装置は書き込み状態であるから出力信号線ＷＥＳは、
“Ｈｉｇｈ”電位となり選択信号線ＳＢＲ及びＳＲ１が
“Ｌｏｗ”電位となり差動増幅回路ＢＬＳＡ１，ＢＳＡ
が非選択となり消費電力が低減される。
【０００６】
【発明が解決しようとする課題】前述した従来の半導体
記憶装置のビット線対に接続される入出力回路及びそれ
らを選択するためのデコード回路では、ビット選対ごと
にそれぞれ対応して設けられ、その出力信号線対と負荷
回路を共通にした差動増幅回路と、ビット線対ごとにそ
れぞれ対応して設けられ、対応するビット線対に書き込
みデータを伝達するためのトランスファゲート回路を選
択する信号線を図５に示すように選択信号線ＳＲ１，Ｓ
Ｒ２およびＳＲｎと選択信号線ＳＷ１，ＳＷ２およびＳ
Ｗｎに分離し書き込み動作時に差動増幅回路を非選択に
することによって消費電力の低減を図るためにビット線
対ごとにそれぞれ対応して設けられたビット線対選択用
デコード回路ＢＬＤ１，ＢＬＤ２およびＢＬＤｎは、そ
の内部に選択信号線ＳＷ１，ＳＷ２およびＳＷｎを発生
するデコード回路と選択信号線ＳＷ１，ＳＷ２およびＳ
Ｗｎを発生させるデコード回路の２つの回路を有さなけ
ればならない。そのためビット線対ごとにそれぞれ対応
して設けられたビット線対選択用デコード回路の半導体
記憶装置内の占有面積が増大するという問題点と、書き
込み、読みだし動作の切換えを制御する回路の出力信号
線の駆動負荷が増大するという問題点があった。
記憶装置のビット線対に接続される入出力回路及びそれ
らを選択するためのデコード回路では、ビット選対ごと
にそれぞれ対応して設けられ、その出力信号線対と負荷
回路を共通にした差動増幅回路と、ビット線対ごとにそ
れぞれ対応して設けられ、対応するビット線対に書き込
みデータを伝達するためのトランスファゲート回路を選
択する信号線を図５に示すように選択信号線ＳＲ１，Ｓ
Ｒ２およびＳＲｎと選択信号線ＳＷ１，ＳＷ２およびＳ
Ｗｎに分離し書き込み動作時に差動増幅回路を非選択に
することによって消費電力の低減を図るためにビット線
対ごとにそれぞれ対応して設けられたビット線対選択用
デコード回路ＢＬＤ１，ＢＬＤ２およびＢＬＤｎは、そ
の内部に選択信号線ＳＷ１，ＳＷ２およびＳＷｎを発生
するデコード回路と選択信号線ＳＷ１，ＳＷ２およびＳ
Ｗｎを発生させるデコード回路の２つの回路を有さなけ
ればならない。そのためビット線対ごとにそれぞれ対応
して設けられたビット線対選択用デコード回路の半導体
記憶装置内の占有面積が増大するという問題点と、書き
込み、読みだし動作の切換えを制御する回路の出力信号
線の駆動負荷が増大するという問題点があった。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、行・列両方向にアレイ状に配置された複数のメモリ
セルと、これらメモリセルの各列ごとにそれぞれ対応し
て設けられ対応する列のメモリセルとそれぞれ接続する
複数のビット線対および前記メモリセルの各行ごとにそ
れぞれ対応して設けられ対応する行のメモリセルとそれ
ぞれ接続する複数のワード線とを含むメモリセルアレイ
と、前記複数のビット線対の幾つかに対応して供給され
る複数の第１の差動増幅回路と、前記複数のビット線対
の幾つかごとにそれぞれ対応して設けられ、活性化され
た時に書込みデータにより表示された真信号および相補
信号を対応するビット線対に伝達するための複数対のト
ランスファゲート回路と、選択された前記第１の差動増
幅回路の１つから得られた出力を受信し、増幅する第２
の差動増幅回路と、前記書込みデータにより表示された
真信号および相補信号に応答し前記第２の差動増幅回路
を非活性化する制御回路を有して構成される。
は、行・列両方向にアレイ状に配置された複数のメモリ
セルと、これらメモリセルの各列ごとにそれぞれ対応し
て設けられ対応する列のメモリセルとそれぞれ接続する
複数のビット線対および前記メモリセルの各行ごとにそ
れぞれ対応して設けられ対応する行のメモリセルとそれ
ぞれ接続する複数のワード線とを含むメモリセルアレイ
と、前記複数のビット線対の幾つかに対応して供給され
る複数の第１の差動増幅回路と、前記複数のビット線対
の幾つかごとにそれぞれ対応して設けられ、活性化され
た時に書込みデータにより表示された真信号および相補
信号を対応するビット線対に伝達するための複数対のト
ランスファゲート回路と、選択された前記第１の差動増
幅回路の１つから得られた出力を受信し、増幅する第２
の差動増幅回路と、前記書込みデータにより表示された
真信号および相補信号に応答し前記第２の差動増幅回路
を非活性化する制御回路を有して構成される。
【０００８】
【実施例】次に本発明について図面を参照し説明する。
【０００９】図１は本発明の半導体記憶装置の構成図
で、図中１はセルアレイ、２はＩ／Ｏ（入出力）制御回
路、３はＩ／Ｏ制御回路２を介してセルアレイ１と結合
されたカラムアドレスを有するカラムデコーダ、７はセ
ルアレイ１と結合されたロウアドレスを有するロウデコ
ーダ、４はチップイネーブル制御回路（ＣＳ）、５は書
き込み、読み出し動作の切換えを制御する回路（Ｗ
Ｅ），６はＩ／Ｏ制御回路２と結合された入出力回路
（Ｉ／Ｏ ＢＵＦ）である。データが入出力回路６に入
出力され、コントロール信号がチップイネーブル制御回
路４と前記制御回路５とに供給される。チップイネーブ
ル制御回路４は信号ＣＳＴをカラムデコーダ３と入出力
回路６とに出力し、制御回路５は信号ＷＥＴを入出力回
路６に出力する。
で、図中１はセルアレイ、２はＩ／Ｏ（入出力）制御回
路、３はＩ／Ｏ制御回路２を介してセルアレイ１と結合
されたカラムアドレスを有するカラムデコーダ、７はセ
ルアレイ１と結合されたロウアドレスを有するロウデコ
ーダ、４はチップイネーブル制御回路（ＣＳ）、５は書
き込み、読み出し動作の切換えを制御する回路（Ｗ
Ｅ），６はＩ／Ｏ制御回路２と結合された入出力回路
（Ｉ／Ｏ ＢＵＦ）である。データが入出力回路６に入
出力され、コントロール信号がチップイネーブル制御回
路４と前記制御回路５とに供給される。チップイネーブ
ル制御回路４は信号ＣＳＴをカラムデコーダ３と入出力
回路６とに出力し、制御回路５は信号ＷＥＴを入出力回
路６に出力する。
【００１０】図２は本発明の第１の実施例の半導体記憶
装置のビット線対に接続される入出力回路及びそれらを
選択するためのデコード回路の回路図で、図中ＢＬ１，
ＢＬ２，ＢＬｎはビット線対で、ＢＬＳＡ１，ＢＬＳＡ
２，ＢＬＳＡｎはビット線対ごとにそれぞれ対応して設
けられ、その出力信号線対と負荷回路を共通にした差動
増幅回路で、ＬＤ１は前記差動増幅回路ＢＬＳＡ１，Ｂ
ＬＳＡ２およびＢＬＳＡｎに共通の負荷回路でＰチャネ
ル型絶縁ゲート電界効果トランジスタで構成され、ＲＢ
は前記差動増幅回路ＢＬＳＡ１，ＢＬＳＡ２およびＢＬ
ＳＡｎに共通の出力信号線対で、ＤＴＲ１，ＤＴＲ２お
よびＤＴＲｎはビット線対ごとにそれぞれ対応して設け
られ、対応するビット線対に書き込みデータを伝達する
ためのトランスファゲート回路で、ＷＢ１は書き込みデ
ータ線対で、ＳＳ１，ＳＳ２およびＳＳｎはそれぞれ前
記差動増幅回路ＢＬＳＡ１，ＢＬＳＡ２およびＢＬＳＡ
ｎならびにトランスファゲート回路ＤＴＲ１，ＤＴＲ２
およびＤＴＲｎの選択信号線でＢＬＤ１，ＢＬＤ２およ
びＢＬＤｎは、ビット線対ごとにそれぞれ対応して設け
られたビット線対選択用デコード回路で、ＧＷＢはグロ
ーバルな書き込みデータ線対で、ＢＴＲは前記書き込み
データ線ＷＢ１とデータ線対ＧＷＢを接続するためのト
ランスファゲート回路で、ＢＳＡは差動増幅回路で、Ｓ
ＢＷ前記デコード回路ＢＬＤ１，ＢＬＤ２およびＢＬＤ
ｎならびにトランスファゲート回路ＢＴＲの第３選択信
号で、ＳＢＲは前記差動増幅回路ＢＳＡの第４選択信号
で、ＷＲＣは前記書き込みデータ線対ＧＷＢの状態によ
り半導体記憶装置が書き込み状態か、読みだし状態かを
判別するための判定回路で、ＢＤは半導体記憶装置内の
前述した前回路を含む複数に分割されたメモリセルブロ
ックを選択するためのデコード回路である。
装置のビット線対に接続される入出力回路及びそれらを
選択するためのデコード回路の回路図で、図中ＢＬ１，
ＢＬ２，ＢＬｎはビット線対で、ＢＬＳＡ１，ＢＬＳＡ
２，ＢＬＳＡｎはビット線対ごとにそれぞれ対応して設
けられ、その出力信号線対と負荷回路を共通にした差動
増幅回路で、ＬＤ１は前記差動増幅回路ＢＬＳＡ１，Ｂ
ＬＳＡ２およびＢＬＳＡｎに共通の負荷回路でＰチャネ
ル型絶縁ゲート電界効果トランジスタで構成され、ＲＢ
は前記差動増幅回路ＢＬＳＡ１，ＢＬＳＡ２およびＢＬ
ＳＡｎに共通の出力信号線対で、ＤＴＲ１，ＤＴＲ２お
よびＤＴＲｎはビット線対ごとにそれぞれ対応して設け
られ、対応するビット線対に書き込みデータを伝達する
ためのトランスファゲート回路で、ＷＢ１は書き込みデ
ータ線対で、ＳＳ１，ＳＳ２およびＳＳｎはそれぞれ前
記差動増幅回路ＢＬＳＡ１，ＢＬＳＡ２およびＢＬＳＡ
ｎならびにトランスファゲート回路ＤＴＲ１，ＤＴＲ２
およびＤＴＲｎの選択信号線でＢＬＤ１，ＢＬＤ２およ
びＢＬＤｎは、ビット線対ごとにそれぞれ対応して設け
られたビット線対選択用デコード回路で、ＧＷＢはグロ
ーバルな書き込みデータ線対で、ＢＴＲは前記書き込み
データ線ＷＢ１とデータ線対ＧＷＢを接続するためのト
ランスファゲート回路で、ＢＳＡは差動増幅回路で、Ｓ
ＢＷ前記デコード回路ＢＬＤ１，ＢＬＤ２およびＢＬＤ
ｎならびにトランスファゲート回路ＢＴＲの第３選択信
号で、ＳＢＲは前記差動増幅回路ＢＳＡの第４選択信号
で、ＷＲＣは前記書き込みデータ線対ＧＷＢの状態によ
り半導体記憶装置が書き込み状態か、読みだし状態かを
判別するための判定回路で、ＢＤは半導体記憶装置内の
前述した前回路を含む複数に分割されたメモリセルブロ
ックを選択するためのデコード回路である。
【００１１】図６は一般的な半導体記憶装置の入出力回
路の一部である入出力回路の論理回路図で、ＤＩＮは外
部入力端子で、ＧＷＢは前記外部入力端子より入力され
た書き込みデータに基づき発生される１対の相補信号を
出力するグローバルな書き込みデータ線対である。
路の一部である入出力回路の論理回路図で、ＤＩＮは外
部入力端子で、ＧＷＢは前記外部入力端子より入力され
た書き込みデータに基づき発生される１対の相補信号を
出力するグローバルな書き込みデータ線対である。
【００１２】次に、本発明の第１の実施例の半導体記憶
装置の動作を説明する。
装置の動作を説明する。
【００１３】メモリセルブロックを選択するためのデコ
ード回路ＢＤは、半導体記憶装置に入力されたアドレス
信号のデコード信号を受けデコード回路ＢＬＤ１，ＢＬ
Ｄ２およびＢＬＤｎならびにトランスファゲート回路Ｂ
ＴＲの選択信号線ＳＢＷを発生する。また、ビット線対
ごとにそれぞれ対応して設けられたビット線対選択用デ
コード回路ＢＬＤ１、ＢＬＤ２およびＢＬＤｎは、半導
体記憶装置に入力されたアドレス信号のデコード信号及
び選択信号ＳＢＷを受けビット線対ごとにそれぞれ対応
して設けられ、対応するビット線対に書き込みデータを
伝達するためのトランスファゲート回路ＤＴＲ１，ＤＴ
Ｒ２およびＤＴＲｎならびにビット線対ごとにそれぞれ
対応して設けられ、その出力信号線対と負荷回路を共通
にした差動増幅回路ＢＬＳＡ１，ＢＬＳＡ２，ＢＬＳＡ
ｎの選択信号ＳＳ１，ＳＳ２およびＳＳｎを発生する。
ード回路ＢＤは、半導体記憶装置に入力されたアドレス
信号のデコード信号を受けデコード回路ＢＬＤ１，ＢＬ
Ｄ２およびＢＬＤｎならびにトランスファゲート回路Ｂ
ＴＲの選択信号線ＳＢＷを発生する。また、ビット線対
ごとにそれぞれ対応して設けられたビット線対選択用デ
コード回路ＢＬＤ１、ＢＬＤ２およびＢＬＤｎは、半導
体記憶装置に入力されたアドレス信号のデコード信号及
び選択信号ＳＢＷを受けビット線対ごとにそれぞれ対応
して設けられ、対応するビット線対に書き込みデータを
伝達するためのトランスファゲート回路ＤＴＲ１，ＤＴ
Ｒ２およびＤＴＲｎならびにビット線対ごとにそれぞれ
対応して設けられ、その出力信号線対と負荷回路を共通
にした差動増幅回路ＢＬＳＡ１，ＢＬＳＡ２，ＢＬＳＡ
ｎの選択信号ＳＳ１，ＳＳ２およびＳＳｎを発生する。
【００１４】今、図２および図６の回路を含む半導体記
憶装置が書き込み動作状態で、デコード回路ＢＤによっ
て図４のメモリセルブロック及びそれに含まれるビット
線対ＢＬ１，ＢＬ２およびＢＬｎの１つであるビット線
対が選択され、外部書き込みデータ入力が入力端子ＤＩ
Ｎにあたえられると、書き込み動作状態なので、書き込
み、読みだし動作の切替えを制御する回路の出力信号Ｗ
ＥＴは“Ｌｏｗ”電位となり入力端子ＤＩＮに入力され
たデータに従ってデータ線対ＧＷＢに相補信号が出力さ
れ、また選択信号ＳＢＷ及びＳＳ１が“Ｈｉｇｈ”電位
となりトランスファゲート回路ＢＴＲ及びＤＴＲが“Ｏ
Ｎ”状態となりデータ線対ＧＷＢと書き込みデータ線Ｗ
Ｂ１とビット線対ＢＬ１が電気的に接続され半導体記憶
装置に入力された書き込みデータがデータ線対ＧＷＢを
通じて書き込みデータ線ＷＢ１に伝達され、それがビッ
ト線対ＢＬ１に伝達される。また、書き込み状態である
からデータ線対ＧＷＢの一方は“Ｈｉｇｈ”電位もしく
は“Ｌｏｗ”電位となり、他の一方は“Ｌｏｗ”電位も
しくは“Ｈｉｇｈ”電位となるため判定回路ＷＲＣの１
つの出力信号ＳＢＲＢが“Ｈｉｇｈ”電位となり他の一
方の出力信号ＳＢＲが“Ｌｏｗ”電位となり差動増幅回
路ＢＳＡが非選択となり消費電力が低減され、かつビッ
ト線対ごとにそれぞれ対応して設けられ、その出力信号
線対と負荷回路を共通にした差動増幅回路の共通の負荷
回路ＬＤ１を制御する信号線ＳＢＲＢ“Ｈｉｇｈ”電位
となり負荷回路ＬＤ１を“ＯＦＦ”状態にしビット線対
ごとにそれぞれ対応して設けられ、その出力信号線対と
負荷回路を共通にした差動増幅回路ＢＬＳＡ１，ＢＬＳ
Ａ２およびＢＬＳＡｎが非選択となり消費電力が低減さ
れる。
憶装置が書き込み動作状態で、デコード回路ＢＤによっ
て図４のメモリセルブロック及びそれに含まれるビット
線対ＢＬ１，ＢＬ２およびＢＬｎの１つであるビット線
対が選択され、外部書き込みデータ入力が入力端子ＤＩ
Ｎにあたえられると、書き込み動作状態なので、書き込
み、読みだし動作の切替えを制御する回路の出力信号Ｗ
ＥＴは“Ｌｏｗ”電位となり入力端子ＤＩＮに入力され
たデータに従ってデータ線対ＧＷＢに相補信号が出力さ
れ、また選択信号ＳＢＷ及びＳＳ１が“Ｈｉｇｈ”電位
となりトランスファゲート回路ＢＴＲ及びＤＴＲが“Ｏ
Ｎ”状態となりデータ線対ＧＷＢと書き込みデータ線Ｗ
Ｂ１とビット線対ＢＬ１が電気的に接続され半導体記憶
装置に入力された書き込みデータがデータ線対ＧＷＢを
通じて書き込みデータ線ＷＢ１に伝達され、それがビッ
ト線対ＢＬ１に伝達される。また、書き込み状態である
からデータ線対ＧＷＢの一方は“Ｈｉｇｈ”電位もしく
は“Ｌｏｗ”電位となり、他の一方は“Ｌｏｗ”電位も
しくは“Ｈｉｇｈ”電位となるため判定回路ＷＲＣの１
つの出力信号ＳＢＲＢが“Ｈｉｇｈ”電位となり他の一
方の出力信号ＳＢＲが“Ｌｏｗ”電位となり差動増幅回
路ＢＳＡが非選択となり消費電力が低減され、かつビッ
ト線対ごとにそれぞれ対応して設けられ、その出力信号
線対と負荷回路を共通にした差動増幅回路の共通の負荷
回路ＬＤ１を制御する信号線ＳＢＲＢ“Ｈｉｇｈ”電位
となり負荷回路ＬＤ１を“ＯＦＦ”状態にしビット線対
ごとにそれぞれ対応して設けられ、その出力信号線対と
負荷回路を共通にした差動増幅回路ＢＬＳＡ１，ＢＬＳ
Ａ２およびＢＬＳＡｎが非選択となり消費電力が低減さ
れる。
【００１５】一方、データ読出し動作時は信号ＷＥＴ
（図６）がハイレベルとなるので、書込みデータ線対Ｇ
ＷＢは共にハイレベルとなる。判別回路ＷＲＣの出力は
ハイレベルとなって差動回路ＢＳＡは活性化され、ま
た、同回路ＷＲＣ内のＮＡＮＤゲートはロウレベル出力
を発生するので、負荷回路ＬＤ１内のＰチャネル型絶縁
ゲート電界効果トランジスタがオンする。書込みデータ
線対ＧＷＢ、ＷＢ１は共にハイレベルであるから、トラ
ンスファゲートＢＴＲはオフ状態となる。
（図６）がハイレベルとなるので、書込みデータ線対Ｇ
ＷＢは共にハイレベルとなる。判別回路ＷＲＣの出力は
ハイレベルとなって差動回路ＢＳＡは活性化され、ま
た、同回路ＷＲＣ内のＮＡＮＤゲートはロウレベル出力
を発生するので、負荷回路ＬＤ１内のＰチャネル型絶縁
ゲート電界効果トランジスタがオンする。書込みデータ
線対ＧＷＢ、ＷＢ１は共にハイレベルであるから、トラ
ンスファゲートＢＴＲはオフ状態となる。
【００１６】一方、読出しアドレスにより図示しないワ
ード線が選択され、当該選択されたワード線に接続され
たメモリセルのストアデータはビット線対ＢＬ１，ＢＬ
２，．．．ＢＬｎ間の電位差として現われる。読み出し
アドレスによりデコーダＢＬＤ１がその出力ＳＳ１をア
クティブハイレベルにしたとする。トランスファゲート
ＤＴＲ１のゲートにもアクティブハイレベルが現われ、
書込みデータ線対ＷＢ１は共にハイレベルにあるが、ビ
ット線対ＢＬ１は図示しない負荷回路（負荷回路ＬＤ１
と同一構成）を介してＶｃｃに接続されているため、書
込みデータ線対ＷＢ１のハイレベルはビット線対ＢＬ１
上に現われるストアデータに基づく電位差に実質的に影
響は与えない。当該電位差は差動アンプＢＬＳＡ１で増
幅されて共通負荷ＬＤ１に現わされ、そして差動アンプ
ＢＳＡでさらに増幅されて読み出しデータとして得られ
る。
ード線が選択され、当該選択されたワード線に接続され
たメモリセルのストアデータはビット線対ＢＬ１，ＢＬ
２，．．．ＢＬｎ間の電位差として現われる。読み出し
アドレスによりデコーダＢＬＤ１がその出力ＳＳ１をア
クティブハイレベルにしたとする。トランスファゲート
ＤＴＲ１のゲートにもアクティブハイレベルが現われ、
書込みデータ線対ＷＢ１は共にハイレベルにあるが、ビ
ット線対ＢＬ１は図示しない負荷回路（負荷回路ＬＤ１
と同一構成）を介してＶｃｃに接続されているため、書
込みデータ線対ＷＢ１のハイレベルはビット線対ＢＬ１
上に現われるストアデータに基づく電位差に実質的に影
響は与えない。当該電位差は差動アンプＢＬＳＡ１で増
幅されて共通負荷ＬＤ１に現わされ、そして差動アンプ
ＢＳＡでさらに増幅されて読み出しデータとして得られ
る。
【００１７】次に、図３を参照して、本発明の第２の実
施例の半導体記憶装置を説明する。
施例の半導体記憶装置を説明する。
【００１８】本発明の第２の実施例の半導体記憶装置
は、ビット線対に接続される入出力回路及びそれらを選
択するためのデコード回路を有し、図中ＢＬ１，ＢＬ２
およびＢＬｎはビット線対ごとにそれぞれ対応して設け
られ、その出力信号線対と負荷回路を共通にした差動増
幅回路でＬＤ１は前記ＢＬＳＡ１，ＢＬＳＡ２，ＢＬＳ
Ａｎに共通の負荷回路でＮチャネル型絶縁ゲート電界効
果トランジスタで構成されている。本実施例と前述した
第１の実施例との相違点は負荷回路ＬＤ１を構成する絶
縁ゲート電界効果トランジスタがＰチャネル型絶縁ゲー
ト電界効果トランジスタからＮチャネル型絶縁ゲート電
界効果トランジスタに変わり、その制御信号ＳＢＲＢか
らその逆位相信号ＳＢＲに変わっただけで、各回路及び
信号線の働きや効果は図２に示す第１の実施例と同様で
あるので説明は省略する。
は、ビット線対に接続される入出力回路及びそれらを選
択するためのデコード回路を有し、図中ＢＬ１，ＢＬ２
およびＢＬｎはビット線対ごとにそれぞれ対応して設け
られ、その出力信号線対と負荷回路を共通にした差動増
幅回路でＬＤ１は前記ＢＬＳＡ１，ＢＬＳＡ２，ＢＬＳ
Ａｎに共通の負荷回路でＮチャネル型絶縁ゲート電界効
果トランジスタで構成されている。本実施例と前述した
第１の実施例との相違点は負荷回路ＬＤ１を構成する絶
縁ゲート電界効果トランジスタがＰチャネル型絶縁ゲー
ト電界効果トランジスタからＮチャネル型絶縁ゲート電
界効果トランジスタに変わり、その制御信号ＳＢＲＢか
らその逆位相信号ＳＢＲに変わっただけで、各回路及び
信号線の働きや効果は図２に示す第１の実施例と同様で
あるので説明は省略する。
【００１９】
【発明の効果】以上説明したように本発明は、外部入力
端子より入力された書き込みデータに基づき発生される
１対の相補信号を出力するグローバルな書き込みデータ
線ＧＷＢの状態により半導体記憶装置が書き込み状態
か、読みだし状態かを判定するための判定回路を有し、
その出力信号で差動増幅回路の活性，非活性を制御する
事により、読みだし動作の切り替えを制御する回路の出
力信号の駆動負荷を低減し回路動作の高速化を実現出来
るという効果がある。
端子より入力された書き込みデータに基づき発生される
１対の相補信号を出力するグローバルな書き込みデータ
線ＧＷＢの状態により半導体記憶装置が書き込み状態
か、読みだし状態かを判定するための判定回路を有し、
その出力信号で差動増幅回路の活性，非活性を制御する
事により、読みだし動作の切り替えを制御する回路の出
力信号の駆動負荷を低減し回路動作の高速化を実現出来
るという効果がある。
【図１】本発明の半導体記憶装置の概略の構成図であ
る。
る。
【図２】本発明の第１の実施例の半導体記憶装置のビッ
ト線対に接続される入出力回路およびそれらを選択する
ためのデコード回路の回路図である。
ト線対に接続される入出力回路およびそれらを選択する
ためのデコード回路の回路図である。
【図３】本発明の第２の実施例の半導体記憶装置のビッ
ト線対に接続される入出力回路およびそれらを選択する
ためのデコード回路の回路図である。
ト線対に接続される入出力回路およびそれらを選択する
ためのデコード回路の回路図である。
【図４】従来技術の半導体記憶装置の概略の構成図であ
る。
る。
【図５】従来技術の半導体記憶装置のビット線対に接続
される入出力回路およびそれらを選択するためのデコー
ド回路の回路図である。
される入出力回路およびそれらを選択するためのデコー
ド回路の回路図である。
【図６】一般的な半導体記憶装置の入出力回路の一部の
入力論理回路である。
入力論理回路である。
１ メモリセルアレイ ２，１２ Ｉ／Ｏ制御回路 ３ カラムデコーダ ４，１４，ＣＳ チップイネーブル制御回路 ５，１５，ＷＥ 書き込み／読み出し動作切換制御回路 ６，１６ Ｉ／ＯＢＵＦ ＢＬＤ１，ＢＬＤ２，ＢＬＤｎ ビット線対選択用デコ
ード回路 ＢＬ１，ＢＬ２，ＢＬｎ ビット線対 ＢＬＳＡ１，ＢＬＳＡ２，ＢＬＳＡｎ，ＢＳＡ 差動増
幅回路 ＢＤ デコード回路 ＤＴＲ１，ＤＴＲ２．ＤＴＲｎ トランスファゲート回
路 ＬＤ１ 負荷回路 ＳＳ１，ＳＳ２，ＳＳｎ，ＳＢＲ，ＳＢＷ，ＳＲ１，Ｓ
Ｒ２，ＳＲｎ，ＳＷ１，ＳＷ２，ＳＷｎ 選択信号線 ＷＲＣ 判定回路 ＷＥＳ 出力信号線 ＷＢ１ 書き込みデータ線
ード回路 ＢＬ１，ＢＬ２，ＢＬｎ ビット線対 ＢＬＳＡ１，ＢＬＳＡ２，ＢＬＳＡｎ，ＢＳＡ 差動増
幅回路 ＢＤ デコード回路 ＤＴＲ１，ＤＴＲ２．ＤＴＲｎ トランスファゲート回
路 ＬＤ１ 負荷回路 ＳＳ１，ＳＳ２，ＳＳｎ，ＳＢＲ，ＳＢＷ，ＳＲ１，Ｓ
Ｒ２，ＳＲｎ，ＳＷ１，ＳＷ２，ＳＷｎ 選択信号線 ＷＲＣ 判定回路 ＷＥＳ 出力信号線 ＷＢ１ 書き込みデータ線
Claims (4)
- 【請求項１】 行・列両方向にアレイ状に配置された複
数のメモリセルと、これらメモリセルの各列ごとにそれ
ぞれ対応して設けられ対応する列のメモリセルとそれぞ
れ接続する複数のビット線対および前記メモリセルの各
行ごとにそれぞれ対応して設けられ対応する行のメモリ
セルとそれぞれ接続する複数のワード線とを含むメモリ
セルアレイと、 前記複数のビット線対の幾つかに対応して供給される複
数の第１の差動増幅回路と、 前記複数のビット線対の幾つかごとにそれぞれ対応して
設けられ、活性化された時に書込みデータにより表示さ
れた真信号および相補信号を対応するビット線対に伝達
するための複数対のトランスファゲート回路と、 選択された前記第１の差動増幅回路の１つから得られた
出力を受信し、増幅する第２の差動増幅回路と、 前記書込みデータにより表示された真信号および相補信
号に応答し前記第２の差動増幅回路を非活性化する制御
回路を有することを特徴とする半導体記憶装置。 - 【請求項２】 前記第１の差動増幅回路が共通負荷回路
を有することを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記共通負荷回路が、前記第２の差動増
幅回路が非活性化された時に“ＯＦＦ”状態となる絶縁
ゲート電界効果トランジスタで構成されることを特徴と
する請求項２記載の半導体記憶装置。 - 【請求項４】 前記第１の差動増幅回路の１つと前記複
数対のトランスファゲートの１つがアドレス信号の１組
により同時に活性化されることを特徴とする請求項２記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193145A JP2606088B2 (ja) | 1992-07-09 | 1993-07-08 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-181991 | 1992-07-09 | ||
| JP18199192 | 1992-07-09 | ||
| JP5193145A JP2606088B2 (ja) | 1992-07-09 | 1993-07-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0676580A true JPH0676580A (ja) | 1994-03-18 |
| JP2606088B2 JP2606088B2 (ja) | 1997-04-30 |
Family
ID=26500958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5193145A Expired - Lifetime JP2606088B2 (ja) | 1992-07-09 | 1993-07-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606088B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930181A (en) * | 1997-01-31 | 1999-07-27 | Nec Corporation | Semiconductor memory device with write-switch signal output circuits using complementary write data signals |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57208690A (en) * | 1981-06-19 | 1982-12-21 | Hitachi Ltd | Semiconductor storage device |
| JPS61162892A (ja) * | 1985-01-10 | 1986-07-23 | Nec Corp | メモリ回路 |
| JPS6334793A (ja) * | 1986-07-29 | 1988-02-15 | Sumitomo Electric Ind Ltd | 半導体記憶装置 |
-
1993
- 1993-07-08 JP JP5193145A patent/JP2606088B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57208690A (en) * | 1981-06-19 | 1982-12-21 | Hitachi Ltd | Semiconductor storage device |
| JPS61162892A (ja) * | 1985-01-10 | 1986-07-23 | Nec Corp | メモリ回路 |
| JPS6334793A (ja) * | 1986-07-29 | 1988-02-15 | Sumitomo Electric Ind Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930181A (en) * | 1997-01-31 | 1999-07-27 | Nec Corporation | Semiconductor memory device with write-switch signal output circuits using complementary write data signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2606088B2 (ja) | 1997-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961210 |