JPH0677416A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPH0677416A JPH0677416A JP23004692A JP23004692A JPH0677416A JP H0677416 A JPH0677416 A JP H0677416A JP 23004692 A JP23004692 A JP 23004692A JP 23004692 A JP23004692 A JP 23004692A JP H0677416 A JPH0677416 A JP H0677416A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、ＭＯＳ構造の半導体集積回路におけ
る入力保護回路に関し、静電気など外部からの高電圧に
対し従来より高い電圧まで半導体素子を保護する。 【構成】電源系，グラウンド系がウェルや基板抵抗で分
離されている場合に、入力保護回路を構成するＰＭＯＳ
型トランジスタ、ＮＭＯＳ型トランジスタの各ゲート
を、内部回路側の電源、グラウンドにそれぞれ接続し
た。
る入力保護回路に関し、静電気など外部からの高電圧に
対し従来より高い電圧まで半導体素子を保護する。 【構成】電源系，グラウンド系がウェルや基板抵抗で分
離されている場合に、入力保護回路を構成するＰＭＯＳ
型トランジスタ、ＮＭＯＳ型トランジスタの各ゲート
を、内部回路側の電源、グラウンドにそれぞれ接続し
た。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ構造の半導体集
積回路における入力保護回路に関する。
積回路における入力保護回路に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体素子は入力に高い電圧が
かかると、非常に薄い酸化膜により形成されたゲートが
破壊され機能しなくなる場合がある。このため、ＭＯＳ
型半導体の場合、外部とのインターフェースをとる入出
力回路には外部からの高い電圧に対し素子を保護するた
めの保護回路が設けられている。
かかると、非常に薄い酸化膜により形成されたゲートが
破壊され機能しなくなる場合がある。このため、ＭＯＳ
型半導体の場合、外部とのインターフェースをとる入出
力回路には外部からの高い電圧に対し素子を保護するた
めの保護回路が設けられている。
【０００３】一方、近年半導体素子の微細化が進むにつ
れ、電源系、グラウンド系のノイズが大きな問題になっ
てきた。図５に、グラウンドが１系統の場合の出力バッ
ファのノイズが入力バッファのスイッチング電圧（しき
い値）Ｖthを変化させる例を示す。出力バッファ１０は
外部の巨大な容量を駆動する際に、外部の電荷を図に示
す電流のＩｎｏｉｓｅとして瞬時にグラウンドｇｎｄ１
に流し込む。そのためにグラウンドｇｎｄ１は瞬間的に
出力雑音ΔＶだけ電位が上がり、その電位上昇が入力バ
ッファ２０のグラウンドをも上昇させるため、入力バッ
ファのスイッチング電圧（しきい値）Ｖthがシフトし誤
動作を引き起こす。そこで高速な素子、または外部の大
負荷を駆動するように設計された素子では、出力バッフ
ァのノイズが入力バッファもしくは内部回路に回り込ま
ぬよう、電源またはグラウンド系を分離することが行わ
れる。
れ、電源系、グラウンド系のノイズが大きな問題になっ
てきた。図５に、グラウンドが１系統の場合の出力バッ
ファのノイズが入力バッファのスイッチング電圧（しき
い値）Ｖthを変化させる例を示す。出力バッファ１０は
外部の巨大な容量を駆動する際に、外部の電荷を図に示
す電流のＩｎｏｉｓｅとして瞬時にグラウンドｇｎｄ１
に流し込む。そのためにグラウンドｇｎｄ１は瞬間的に
出力雑音ΔＶだけ電位が上がり、その電位上昇が入力バ
ッファ２０のグラウンドをも上昇させるため、入力バッ
ファのスイッチング電圧（しきい値）Ｖthがシフトし誤
動作を引き起こす。そこで高速な素子、または外部の大
負荷を駆動するように設計された素子では、出力バッフ
ァのノイズが入力バッファもしくは内部回路に回り込ま
ぬよう、電源またはグラウンド系を分離することが行わ
れる。
【０００４】図６は、ＣＭＯＳ半導体素子の断面構造の
一例を示した図、図７は、図６に示す断面構造を備えた
ＣＭＯＳ半導体素子の電源系、グラウンド系の等価回路
図である。図６に示すようにＰ基板上にＣＭＯＳ半導体
回路を形成すると、図７に示すように電源はウェルによ
り完全に分離され、グラウンド系は基礎抵抗を介してつ
ながっている。しかし、基板抵抗は比較的高いため、一
般に系統を分離した効果は充分にある。
一例を示した図、図７は、図６に示す断面構造を備えた
ＣＭＯＳ半導体素子の電源系、グラウンド系の等価回路
図である。図６に示すようにＰ基板上にＣＭＯＳ半導体
回路を形成すると、図７に示すように電源はウェルによ
り完全に分離され、グラウンド系は基礎抵抗を介してつ
ながっている。しかし、基板抵抗は比較的高いため、一
般に系統を分離した効果は充分にある。
【０００５】図８，図９は、図６，図７に示すように電
源、グラウンド系が分離された場合の入力保護回路の例
である（「微細化にともなう半導体デバイスの静電破壊
現象」前田志 他 電子情報通信学会技術研究報告 Ｒ
９０−６５ ＣＰＭ９０−１２７参照）。図８に示す入
力保護回路と図９に示す入力保護回路は、回路図上では
トランジスタ群３０と抵抗４０の配列順序が相違するの
みである。
源、グラウンド系が分離された場合の入力保護回路の例
である（「微細化にともなう半導体デバイスの静電破壊
現象」前田志 他 電子情報通信学会技術研究報告 Ｒ
９０−６５ ＣＰＭ９０−１２７参照）。図８に示す入
力保護回路と図９に示す入力保護回路は、回路図上では
トランジスタ群３０と抵抗４０の配列順序が相違するの
みである。
【０００６】内部回路は、第１の電源ｖｄｄ１および第
１のグラウンドｇｎｄ１を用いて形成されており、入力
保護回路は、第１の電源ｖｄｄ１とは、例えばウェルで
分離された第２の電源ｖｄｄ２、および第１のグラウン
ドｇｎｄ１とは、例えば基板抵抗で分離された第２のグ
ラウンドｇｎｄ２を用いて形成されている。ここで、こ
の入力保護回路のトランジスタ群３０はＰＭＯＳ型トラ
ンジスタ３１とＮＭＯＳ型トランジスタ３２とからな
り、ＰＭＯＳトランジスタ３１のソースおよびゲートは
第２の電源ｖｄｄ２と接続され、ＰＭＯＳ型トランジス
タのドレインはＮＭＯＳ型トランジスタ３２のドレイン
と接続され、ＮＭＯＳ型トランジスタ３２のソースおよ
びゲートは第２のグラウンドｇｎｄ２と接続されてい
る。またこれらＰＭＯＳ型トランジスタ３１およびＮＭ
ＯＳ型トランジスタ３２のドレインは直接に（図８の場
合）もしくは抵抗４０を介して（図９の場合）入力端子
と接続されるとともに、直接に（図９の場合）もしくは
抵抗４０を介して（図８の場合）内部回路初段のトラン
ジスタ群５０の各ゲートに接続されている。またＰＭＯ
Ｓトランジスタ３１およびＮＭＯＳトランジスタ３２の
各ソース・ドレイン間には寄生ダイオードが存在し、こ
こではこの寄生ダイオードも明示されている。
１のグラウンドｇｎｄ１を用いて形成されており、入力
保護回路は、第１の電源ｖｄｄ１とは、例えばウェルで
分離された第２の電源ｖｄｄ２、および第１のグラウン
ドｇｎｄ１とは、例えば基板抵抗で分離された第２のグ
ラウンドｇｎｄ２を用いて形成されている。ここで、こ
の入力保護回路のトランジスタ群３０はＰＭＯＳ型トラ
ンジスタ３１とＮＭＯＳ型トランジスタ３２とからな
り、ＰＭＯＳトランジスタ３１のソースおよびゲートは
第２の電源ｖｄｄ２と接続され、ＰＭＯＳ型トランジス
タのドレインはＮＭＯＳ型トランジスタ３２のドレイン
と接続され、ＮＭＯＳ型トランジスタ３２のソースおよ
びゲートは第２のグラウンドｇｎｄ２と接続されてい
る。またこれらＰＭＯＳ型トランジスタ３１およびＮＭ
ＯＳ型トランジスタ３２のドレインは直接に（図８の場
合）もしくは抵抗４０を介して（図９の場合）入力端子
と接続されるとともに、直接に（図９の場合）もしくは
抵抗４０を介して（図８の場合）内部回路初段のトラン
ジスタ群５０の各ゲートに接続されている。またＰＭＯ
Ｓトランジスタ３１およびＮＭＯＳトランジスタ３２の
各ソース・ドレイン間には寄生ダイオードが存在し、こ
こではこの寄生ダイオードも明示されている。
【０００７】
【発明が解決しようとする課題】このような入力保護回
路の性能の評価には、図１０に示すような、ＥＩＡＪの
規格に則った試験法が採用される（「ＣＭＯＳ超ＬＳＩ
の設計」培風館 菅野卓雄監修、および前述した文献
参照）。ここでは試験下にある素子ＤＵＴの基準ピン
（電源ピンないしグラウンドピン）を接地しておき、先
ず電圧源により所定の電圧で容量を充電し、その後スイ
ッチを切り替え、試験下にある素子ＤＵＴに電圧を印加
する。この試験法には、電圧源にかける電圧の相違、容
量の相違、抵抗素子の有無等により人体モデル（ＨＢ
Ｍ）とマシンモデル（ＭＭ）とがある。
路の性能の評価には、図１０に示すような、ＥＩＡＪの
規格に則った試験法が採用される（「ＣＭＯＳ超ＬＳＩ
の設計」培風館 菅野卓雄監修、および前述した文献
参照）。ここでは試験下にある素子ＤＵＴの基準ピン
（電源ピンないしグラウンドピン）を接地しておき、先
ず電圧源により所定の電圧で容量を充電し、その後スイ
ッチを切り替え、試験下にある素子ＤＵＴに電圧を印加
する。この試験法には、電圧源にかける電圧の相違、容
量の相違、抵抗素子の有無等により人体モデル（ＨＢ
Ｍ）とマシンモデル（ＭＭ）とがある。
【０００８】図１１は、図１０に示す試験法を図８に示
す従来の入力保護回路に適用した場合の回路の挙動を示
した図である。ここではグラウンドが基準ピンとして接
地されているものとする。電源、ｖｄｄ１，ｖｄｄ２が
オープンの状態において入力端子に高電圧が印加される
と、この高電圧に起因するパルス状の電流Ｉｐｕｌｓｅ
は、図示のように初段の保護回路を経てグラウンドに流
れるが、その際電流がＮＭＯＳ型トランジスタ３２以外
に流れるところがないため、集中しＮＭＯＳ型トランジ
スタ３２の抵抗による電圧の上昇ｄＶが大きくなる。す
ると、それにつながる内部回路初段のトランジスタ群５
０のＮＭＯＳ型トランジスタ側のゲート酸化膜がその電
圧上昇に耐えられず破壊してしまうという問題点があっ
た。
す従来の入力保護回路に適用した場合の回路の挙動を示
した図である。ここではグラウンドが基準ピンとして接
地されているものとする。電源、ｖｄｄ１，ｖｄｄ２が
オープンの状態において入力端子に高電圧が印加される
と、この高電圧に起因するパルス状の電流Ｉｐｕｌｓｅ
は、図示のように初段の保護回路を経てグラウンドに流
れるが、その際電流がＮＭＯＳ型トランジスタ３２以外
に流れるところがないため、集中しＮＭＯＳ型トランジ
スタ３２の抵抗による電圧の上昇ｄＶが大きくなる。す
ると、それにつながる内部回路初段のトランジスタ群５
０のＮＭＯＳ型トランジスタ側のゲート酸化膜がその電
圧上昇に耐えられず破壊してしまうという問題点があっ
た。
【０００９】本発明は、上記問題点に鑑み、複数の電源
またはグラウンドの系統を持つＭＯＳ型半導体素子にお
いて、静電気など外部からの高電圧に対し従来より高い
電圧まで半導体素子を守ることのできる入力保護回路を
提供することを目的とする。
またはグラウンドの系統を持つＭＯＳ型半導体素子にお
いて、静電気など外部からの高電圧に対し従来より高い
電圧まで半導体素子を守ることのできる入力保護回路を
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成する本発
明の入力保護回路は、各ソースが、それぞれ、内部回路
側の第１の電源もしくは内部回路側の第１のグラウンド
とはウェル又は基板抵抗のうちの一方もしくは他方で分
離された第２の電源もしくは第２のグラウンドに接続さ
れるとともに各ドレインが互いに接続され、該ドレイン
が直接にあるいは回路素子を介して入力端子と接続され
るとともに該ドレインが直接にあるいは回路素子を介し
て内部回路と接続されてなるＰＭＯＳ型トランジスタお
よびＮＭＯＳ型トランジスタを備えた入力保護回路にお
いて、上記ＰＭＯＳ型トランジスタおよび上記ＮＭＯＳ
型トランジスタの各ゲートが、それぞれ、第１の電源も
しくは第１のグラウンドに接続されてなることを特徴と
するものである。
明の入力保護回路は、各ソースが、それぞれ、内部回路
側の第１の電源もしくは内部回路側の第１のグラウンド
とはウェル又は基板抵抗のうちの一方もしくは他方で分
離された第２の電源もしくは第２のグラウンドに接続さ
れるとともに各ドレインが互いに接続され、該ドレイン
が直接にあるいは回路素子を介して入力端子と接続され
るとともに該ドレインが直接にあるいは回路素子を介し
て内部回路と接続されてなるＰＭＯＳ型トランジスタお
よびＮＭＯＳ型トランジスタを備えた入力保護回路にお
いて、上記ＰＭＯＳ型トランジスタおよび上記ＮＭＯＳ
型トランジスタの各ゲートが、それぞれ、第１の電源も
しくは第１のグラウンドに接続されてなることを特徴と
するものである。
【００１１】
【作用】図８，図９に示す従来例の場合、入力保護回路
を構成するＰＭＯＳ型トランジスタ３１、ＮＭＯＳ型ト
ランジスタ３２の各ゲートは、それぞれ各ソースと同一
の第２の電源ｖｄｄ２、第２のグラウンドｇｎｄ２に接
続されているため、各トランジスタのゲートとソースは
確実に同一電位に保護され、したがって図１１に示すよ
うな電流パルスはトランジスタのパンチスルーに頼って
流れる以外に途がなく高電圧ｄＶが発生しゲート酸化膜
の破壊につながっていたものである。本発明は、この点
を考慮し完成されたものである。即ち、入力保護回路を
構成するＰＭＯＳ型トランジスタ，ＮＭＯＳ型トランジ
スタの各ゲートを内部回路側の第１の電源、第１のグラ
ウンドにそれぞれ接続し、これにより通常動作時は入力
保護回路を構成するＰＭＯＳ型トランジスタ，ＮＭＯＳ
型トランジスタの各ゲートは各ソースと同電位に保持さ
れ、したがってカットオフ状態にあって回路動作に何ら
の作用をおよぼさず、一方、高電圧パルスが入力された
場合には、ゲートがソースと分離された状態となり電流
パルスが流れやすくなり、従って内部回路の初段のトラ
ンジスタのゲートに印加される電圧の上昇が抑制され、
従来と比べゲート酸化膜の破壊が防止される。
を構成するＰＭＯＳ型トランジスタ３１、ＮＭＯＳ型ト
ランジスタ３２の各ゲートは、それぞれ各ソースと同一
の第２の電源ｖｄｄ２、第２のグラウンドｇｎｄ２に接
続されているため、各トランジスタのゲートとソースは
確実に同一電位に保護され、したがって図１１に示すよ
うな電流パルスはトランジスタのパンチスルーに頼って
流れる以外に途がなく高電圧ｄＶが発生しゲート酸化膜
の破壊につながっていたものである。本発明は、この点
を考慮し完成されたものである。即ち、入力保護回路を
構成するＰＭＯＳ型トランジスタ，ＮＭＯＳ型トランジ
スタの各ゲートを内部回路側の第１の電源、第１のグラ
ウンドにそれぞれ接続し、これにより通常動作時は入力
保護回路を構成するＰＭＯＳ型トランジスタ，ＮＭＯＳ
型トランジスタの各ゲートは各ソースと同電位に保持さ
れ、したがってカットオフ状態にあって回路動作に何ら
の作用をおよぼさず、一方、高電圧パルスが入力された
場合には、ゲートがソースと分離された状態となり電流
パルスが流れやすくなり、従って内部回路の初段のトラ
ンジスタのゲートに印加される電圧の上昇が抑制され、
従来と比べゲート酸化膜の破壊が防止される。
【００１２】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の入力保護回路の一実施例の回路図であ
る。ここでは、図８に示した従来例に対応する実施例が
示されており、したがって図８に示した従来例の回路要
素と同一の回路要素には、図８に付した番号，記号と同
一の番号，記号を付して示し、相違点についてのみ説明
する。
１は、本発明の入力保護回路の一実施例の回路図であ
る。ここでは、図８に示した従来例に対応する実施例が
示されており、したがって図８に示した従来例の回路要
素と同一の回路要素には、図８に付した番号，記号と同
一の番号，記号を付して示し、相違点についてのみ説明
する。
【００１３】図１に示す実施例は、図８に示す従来例と
比べ、入力保護回路を構成するＰＭＯＳ型トランジスタ
３１，ＮＭＯＳ型トランジスタ３２の各ゲートが、それ
ぞれ、第１の電源ｖｄｄ１、第１のグラウンドｇｎｄ
１、即ち内部回路側の電源，グラウンドと接続されてい
る点が異なっている。通常の回路動作時においては第１
の電源ｖｄｄ１と第２の電源ｖｄｄ２、第１のグラウン
ドｇｎｄ１と第２のグラウンドｇｎｄ２はそれぞれほぼ
同電位に保たれており、したがって入力保護回路を構成
するＰＭＯＳ型トランジスタ３１，ＮＭＯＳ型トランジ
スタ３２はいずれもカットオフ状態にあり、回路動作に
は作用を及ぼさない。
比べ、入力保護回路を構成するＰＭＯＳ型トランジスタ
３１，ＮＭＯＳ型トランジスタ３２の各ゲートが、それ
ぞれ、第１の電源ｖｄｄ１、第１のグラウンドｇｎｄ
１、即ち内部回路側の電源，グラウンドと接続されてい
る点が異なっている。通常の回路動作時においては第１
の電源ｖｄｄ１と第２の電源ｖｄｄ２、第１のグラウン
ドｇｎｄ１と第２のグラウンドｇｎｄ２はそれぞれほぼ
同電位に保たれており、したがって入力保護回路を構成
するＰＭＯＳ型トランジスタ３１，ＮＭＯＳ型トランジ
スタ３２はいずれもカットオフ状態にあり、回路動作に
は作用を及ぼさない。
【００１４】図２は、図１に示す回路において、入力に
高電圧が印加された場合の電流経路を示した図、図３
は、入力に高電圧が印加された場合の回路動作説明図で
ある。図３に示すように、第１のグラウンドｇｎｄ１と
第２のグラウンドｇｎｄ２は寄生的な抵抗６１，寄生的
なインダクタンス６２，及び基板抵抗Ｒsub ６３を経由
して接続されているため、ＮＭＯＳ型トランジスタ３２
のゲートとソースはある程度分離された状態にある。ま
たゲートとドレインとの間にはカップリング容量が存在
する。
高電圧が印加された場合の電流経路を示した図、図３
は、入力に高電圧が印加された場合の回路動作説明図で
ある。図３に示すように、第１のグラウンドｇｎｄ１と
第２のグラウンドｇｎｄ２は寄生的な抵抗６１，寄生的
なインダクタンス６２，及び基板抵抗Ｒsub ６３を経由
して接続されているため、ＮＭＯＳ型トランジスタ３２
のゲートとソースはある程度分離された状態にある。ま
たゲートとドレインとの間にはカップリング容量が存在
する。
【００１５】そこで、図２に示す入力端子に高電圧パル
スが印加されることにより、ＮＭＯＳ型トランジスタ３
２のドレインに、例えば図３に示すような高電圧パルス
Ｖes d が印加されると、ゲートとドレインとの間のカッ
プリング容量によりゲート電位がソース電位に対し一時
的に上昇して電位Ｖcoupleとなり、これによりこのＮＭ
ＯＳ型トランジスタ３２が軽い導通状態となる。
スが印加されることにより、ＮＭＯＳ型トランジスタ３
２のドレインに、例えば図３に示すような高電圧パルス
Ｖes d が印加されると、ゲートとドレインとの間のカッ
プリング容量によりゲート電位がソース電位に対し一時
的に上昇して電位Ｖcoupleとなり、これによりこのＮＭ
ＯＳ型トランジスタ３２が軽い導通状態となる。
【００１６】このＮＭＯＳ型トランジスタ３２が導通状
態になって抵抗が下がると、引込電流による電位上昇を
抑えることができ、従来より高い電圧まで次段のゲート
酸化膜を守る効果が得られる。従来方式の場合、前述し
たようにソースとゲートが同一系統の電源及びグラウン
ドに接続されていたため、高電圧印加時にも入力保護回
路を構成するＰＭＯＳ型トランジスタ３１およびＮＭＯ
Ｓ型トランジスタ３２は強いオフ状態を維持してしまう
こととなる。そのため、引込電流による電位上昇が過大
になり比較的低い電圧で酸化膜が破壊される。
態になって抵抗が下がると、引込電流による電位上昇を
抑えることができ、従来より高い電圧まで次段のゲート
酸化膜を守る効果が得られる。従来方式の場合、前述し
たようにソースとゲートが同一系統の電源及びグラウン
ドに接続されていたため、高電圧印加時にも入力保護回
路を構成するＰＭＯＳ型トランジスタ３１およびＮＭＯ
Ｓ型トランジスタ３２は強いオフ状態を維持してしまう
こととなる。そのため、引込電流による電位上昇が過大
になり比較的低い電圧で酸化膜が破壊される。
【００１７】図４は、図１に示す回路構成を採用したＭ
ＯＳデバイスと図８に示す従来の回路構成を採用したＭ
ＯＳデバイスについて、図１０における容量の容量値と
して２００ｐＦ、抵抗素子の抵抗値として０Ωを採用し
たマシンモデルについて試験を行った結果を示したグラ
フである。基準ピンはグラウンドピンである。横軸は印
加した電圧、縦軸はその印加電圧で破壊が生じたサンプ
ルの数を示している。
ＯＳデバイスと図８に示す従来の回路構成を採用したＭ
ＯＳデバイスについて、図１０における容量の容量値と
して２００ｐＦ、抵抗素子の抵抗値として０Ωを採用し
たマシンモデルについて試験を行った結果を示したグラ
フである。基準ピンはグラウンドピンである。横軸は印
加した電圧、縦軸はその印加電圧で破壊が生じたサンプ
ルの数を示している。
【００１８】このグラフに示すように、本発明を採用し
た回路構成の場合、従来と比べ電圧が約５０ボルト上昇
している。尚、ここではグラウンドピンを基準ピンとし
て接地した場合の例を示したが、電源ピンを基準ピンと
した場合、図１に示すＰＭＯＳ型トランジスタ３１が上
記のＮＭＯＳ型トランジスタ３２と同様の作用をなし、
この場合も同様に耐圧が上昇する。
た回路構成の場合、従来と比べ電圧が約５０ボルト上昇
している。尚、ここではグラウンドピンを基準ピンとし
て接地した場合の例を示したが、電源ピンを基準ピンと
した場合、図１に示すＰＭＯＳ型トランジスタ３１が上
記のＮＭＯＳ型トランジスタ３２と同様の作用をなし、
この場合も同様に耐圧が上昇する。
【００１９】
【発明の効果】以上説明したように、本発明の入力保護
回路は、電源系、グラウンド系が分離されている場合
に、入力保護回路を構成するＰＭＯＳ型トランジスタ、
ＮＭＯＳ型トランジスタの各ゲートを、それぞれ内部回
路側の電源、グラウンドに接続したため、静電気等の高
電圧が印加されるとソースに対するゲートの電位が変化
して導通状態なって抵抗が下がり、引込電流による電位
上昇が押えられ、したがって従来より高い電圧まで半導
体素子を破壊から守ることができる。
回路は、電源系、グラウンド系が分離されている場合
に、入力保護回路を構成するＰＭＯＳ型トランジスタ、
ＮＭＯＳ型トランジスタの各ゲートを、それぞれ内部回
路側の電源、グラウンドに接続したため、静電気等の高
電圧が印加されるとソースに対するゲートの電位が変化
して導通状態なって抵抗が下がり、引込電流による電位
上昇が押えられ、したがって従来より高い電圧まで半導
体素子を破壊から守ることができる。
【図１】本発明の入力保護回路の一実施例の回路図であ
る。
る。
【図２】図１に示す回路において、入力に高電圧が印加
された場合の電流経路を示した図である。
された場合の電流経路を示した図である。
【図３】図１に示す回路において、入力に高電圧が印加
された場合の回路動作説明図である。
された場合の回路動作説明図である。
【図４】マシンモデルについて試験を行った結果を示し
たグラフである。
たグラフである。
【図５】グラウンド系が１系統の場合の回路の挙動を示
した図である。
した図である。
【図６】ＣＭＯＳ半導体素子の断面構造の一例を示した
図である。
図である。
【図７】図６に示す断面構造を備えたＣＭＯＳ半導体素
子の電源系、グラウンド系の等価回路図である。
子の電源系、グラウンド系の等価回路図である。
【図８】電源、グラウンド系が分離された場合の入力保
護回路の例である。
護回路の例である。
【図９】電源、グラウンド系が分離された場合の入力保
護回路の例である。
護回路の例である。
【図１０】入力保護回路の試験法を示した図である。
【図１１】図１０に示す試験法を図８に示す従来の入力
保護回路に適用した場合の回路の挙動を示した図であ
る。
保護回路に適用した場合の回路の挙動を示した図であ
る。
３０ トランジスタ群 ３１ ＰＭＯＳ型トランジスタ ３２ ＮＭＯＳ型トランジスタ ４０ 抵抗 ５０ 内部回路初段のトランジスタ群
Claims (1)
- 【請求項１】 各ソースが、それぞれ、内部回路側の第
１の電源もしくは内部回路側の第１のグラウンドとはウ
ェル又は基板抵抗のうちの一方もしくは他方で分離され
た第２の電源もしくは第２のグラウンドに接続されると
ともに各ドレインが互いに接続され、該ドレインが直接
にあるいは回路素子を介して入力端子と接続されるとと
もに該ドレインが直接にあるいは回路素子を介して内部
回路と接続されてなるＰＭＯＳ型トランジスタおよびＮ
ＭＯＳ型トランジスタを備えた入力保護回路において、 前記ＰＭＯＳ型トランジスタおよび前記ＮＭＯＳ型トラ
ンジスタの各ゲートが、それぞれ、前記第１の電源もし
くは前記第１のグラウンドに接続されてなることを特徴
とする入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23004692A JPH0677416A (ja) | 1992-08-28 | 1992-08-28 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23004692A JPH0677416A (ja) | 1992-08-28 | 1992-08-28 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677416A true JPH0677416A (ja) | 1994-03-18 |
Family
ID=16901718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23004692A Pending JPH0677416A (ja) | 1992-08-28 | 1992-08-28 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677416A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515337B1 (en) * | 1999-02-18 | 2003-02-04 | Oki Electric Industry Co., Ltd. | Input protection circuit connected to projection circuit power source potential line |
| JP2020046225A (ja) * | 2018-09-14 | 2020-03-26 | 横河電機株式会社 | 電流入力回路及び電力測定器 |
-
1992
- 1992-08-28 JP JP23004692A patent/JPH0677416A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515337B1 (en) * | 1999-02-18 | 2003-02-04 | Oki Electric Industry Co., Ltd. | Input protection circuit connected to projection circuit power source potential line |
| US7061052B2 (en) | 1999-02-18 | 2006-06-13 | Oki Electric Industry Co., Ltd. | Input protection circuit connected to protection circuit power source potential line |
| JP2020046225A (ja) * | 2018-09-14 | 2020-03-26 | 横河電機株式会社 | 電流入力回路及び電力測定器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991102 |