JPH0677798A - 遅延型半導体リレー - Google Patents
遅延型半導体リレーInfo
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- JPH0677798A JPH0677798A JP4226640A JP22664092A JPH0677798A JP H0677798 A JPH0677798 A JP H0677798A JP 4226640 A JP4226640 A JP 4226640A JP 22664092 A JP22664092 A JP 22664092A JP H0677798 A JPH0677798 A JP H0677798A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000008033 biological extinction Effects 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 abstract description 10
- 238000007599 discharging Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】負荷の種類や使用条件に応じて遅延時間を最適
値に設定できるようにした遅延型半導体リレーを提供す
る。 【構成】発光素子１および光電素子２は対置してある。
光電素子２の両端間にゲート・ドレイン間を接続したデ
プレッション型のＭＯＳＦＥＴよりなる補助スイッチ素
子４を設ける。補助スイッチ素子４のゲート・ソース間
に可変抵抗ＶＲ1を接続する。また、可変抵抗ＶＲ2 を
補助スイッチ素子４のドレイン・ソース間と直列接続
し、この直列回路をＭＯＳＦＥＴよりなる主スイッチ素
子３のゲート・ソース間に接続する。主スイッチ要素３
の容量成分の充電経路および放電経路に可変抵抗Ｖ
Ｒ1 ，ＶＲ2 を挿入しているから、主スイッチ要素３の
立ち上がり期間や立ち下がり期間を負荷に応じて調節す
ることができる。
値に設定できるようにした遅延型半導体リレーを提供す
る。 【構成】発光素子１および光電素子２は対置してある。
光電素子２の両端間にゲート・ドレイン間を接続したデ
プレッション型のＭＯＳＦＥＴよりなる補助スイッチ素
子４を設ける。補助スイッチ素子４のゲート・ソース間
に可変抵抗ＶＲ1を接続する。また、可変抵抗ＶＲ2 を
補助スイッチ素子４のドレイン・ソース間と直列接続
し、この直列回路をＭＯＳＦＥＴよりなる主スイッチ素
子３のゲート・ソース間に接続する。主スイッチ要素３
の容量成分の充電経路および放電経路に可変抵抗Ｖ
Ｒ1 ，ＶＲ2 を挿入しているから、主スイッチ要素３の
立ち上がり期間や立ち下がり期間を負荷に応じて調節す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、発光素子と光電素子と
を光結合し、光電素子の出力によってＭＯＳＦＥＴより
なるスイッチ素子をオン・オフさせる遅延型半導体リレ
ーに関するものである。
を光結合し、光電素子の出力によってＭＯＳＦＥＴより
なるスイッチ素子をオン・オフさせる遅延型半導体リレ
ーに関するものである。
【０００２】
【従来の技術】従来より、この種の半導体リレーとし
て、図７に示すように、発光ダイオードのような発光素
子１と、フォトダイオードや太陽電池などを複数個直列
に接続した光電素子２とを対置し、光電素子２の光起電
力を用いて主スイッチ素子３をオン・オフさせる構成の
ものが提案されている。主スイッチ素子３はＭＯＳＦＥ
Ｔよりなる２個のスイッチ素子Ｑ1 ，Ｑ2 のソース同士
を接続して、各スイッチ素子Ｑ1 ，Ｑ2 のドレインを出
力端子Ｔｏとするように接続されている。すなわち、両
出力端子Ｔｏの間で通電方向に方向性が生じないよう
に、２個のスイッチ素子Ｑ1 ，Ｑ2 を対称に接続してい
るのである。
て、図７に示すように、発光ダイオードのような発光素
子１と、フォトダイオードや太陽電池などを複数個直列
に接続した光電素子２とを対置し、光電素子２の光起電
力を用いて主スイッチ素子３をオン・オフさせる構成の
ものが提案されている。主スイッチ素子３はＭＯＳＦＥ
Ｔよりなる２個のスイッチ素子Ｑ1 ，Ｑ2 のソース同士
を接続して、各スイッチ素子Ｑ1 ，Ｑ2 のドレインを出
力端子Ｔｏとするように接続されている。すなわち、両
出力端子Ｔｏの間で通電方向に方向性が生じないよう
に、２個のスイッチ素子Ｑ1 ，Ｑ2 を対称に接続してい
るのである。
【０００３】ところで、主スイッチ素子３のゲート・ソ
ース間には、光電素子２と２個の抵抗Ｒ1 ，Ｒ2 の直列
回路が接続される。また、両抵抗Ｒ1 ，Ｒ2 の接続点と
光電素子２の正極との間にはデプレッション型のＭＯＳ
ＦＥＴよりなる補助スイッチ素子４のドレイン・ソース
間が接続される。抵抗Ｒ1 は補助スイッチ素子４のゲー
ト・ソース間に接続されているのであって、抵抗Ｒ1 の
両端電圧によって補助スイッチ素子４にゲート電圧を与
えるようになっている。
ース間には、光電素子２と２個の抵抗Ｒ1 ，Ｒ2 の直列
回路が接続される。また、両抵抗Ｒ1 ，Ｒ2 の接続点と
光電素子２の正極との間にはデプレッション型のＭＯＳ
ＦＥＴよりなる補助スイッチ素子４のドレイン・ソース
間が接続される。抵抗Ｒ1 は補助スイッチ素子４のゲー
ト・ソース間に接続されているのであって、抵抗Ｒ1 の
両端電圧によって補助スイッチ素子４にゲート電圧を与
えるようになっている。
【０００４】このような接続関係では、発光素子１の両
端に接続された入力端子Ｔｉに通電して発光素子１を点
灯させると、光電素子２の起電力によって補助スイッチ
素子４に電流が流れ、抵抗Ｒ1 の両端電圧によって補助
スイッチ素子４にゲート電圧が印加されることにより補
助スイッチ素子４はオフになり、主スイッチ素子３に光
電素子２の光起電力によるゲート電圧が印加されて主ス
イッチ素子３がオンになるのである。ここに、主スイッ
チ素子３はエンハンスメント型のＭＯＳＦＥＴにより構
成されているものとする。
端に接続された入力端子Ｔｉに通電して発光素子１を点
灯させると、光電素子２の起電力によって補助スイッチ
素子４に電流が流れ、抵抗Ｒ1 の両端電圧によって補助
スイッチ素子４にゲート電圧が印加されることにより補
助スイッチ素子４はオフになり、主スイッチ素子３に光
電素子２の光起電力によるゲート電圧が印加されて主ス
イッチ素子３がオンになるのである。ここに、主スイッ
チ素子３はエンハンスメント型のＭＯＳＦＥＴにより構
成されているものとする。
【０００５】ところで、主スイッチ素子３および補助ス
イッチ素子４はＭＯＳＦＥＴにより構成されているか
ら、ゲート・ソース間に容量成分が存在している。ま
た、主スイッチ素子３は補助スイッチ素子４に比較して
扱う電力が大きいから容量成分も大きいものである。し
たがって、光電素子２から起電力が得られて抵抗Ｒ1 を
通して電流が流れると、まず補助スイッチ素子４の容量
成分が抵抗Ｒ1 を通して充電されてゲート・ソース間の
電位が上昇し、この電位の上昇につれて補助スイッチ素
子４のドレイン・ソース間がオフ方向に移行することに
なる。補助スイッチ４のドレイン・ソース間のインピー
ダンスが十分に高くなると、主スイッチ素子３のゲート
・ソース間にも電流が流れ出し、両抵抗Ｒ1 ，Ｒ2 を通
して主スイッチ素子３のゲート・ソース間の容量成分が
充電されることになる。したがって、主スイッチ素子３
は、ゲート・ソース間の電位の上昇に伴ってオン方向に
移行する。ゲート・ソース間の容量成分が十分に充電さ
れると、主スイッチ素子３は完全にオン状態になる。主
スイッチ素子３がオンである期間には、抵抗Ｒ1 の両端
に生じる電圧によって補助スイッチ素子４にゲート電圧
が印加され、補助スイッチ素子４はオフ状態に保たれ
る。
イッチ素子４はＭＯＳＦＥＴにより構成されているか
ら、ゲート・ソース間に容量成分が存在している。ま
た、主スイッチ素子３は補助スイッチ素子４に比較して
扱う電力が大きいから容量成分も大きいものである。し
たがって、光電素子２から起電力が得られて抵抗Ｒ1 を
通して電流が流れると、まず補助スイッチ素子４の容量
成分が抵抗Ｒ1 を通して充電されてゲート・ソース間の
電位が上昇し、この電位の上昇につれて補助スイッチ素
子４のドレイン・ソース間がオフ方向に移行することに
なる。補助スイッチ４のドレイン・ソース間のインピー
ダンスが十分に高くなると、主スイッチ素子３のゲート
・ソース間にも電流が流れ出し、両抵抗Ｒ1 ，Ｒ2 を通
して主スイッチ素子３のゲート・ソース間の容量成分が
充電されることになる。したがって、主スイッチ素子３
は、ゲート・ソース間の電位の上昇に伴ってオン方向に
移行する。ゲート・ソース間の容量成分が十分に充電さ
れると、主スイッチ素子３は完全にオン状態になる。主
スイッチ素子３がオンである期間には、抵抗Ｒ1 の両端
に生じる電圧によって補助スイッチ素子４にゲート電圧
が印加され、補助スイッチ素子４はオフ状態に保たれ
る。
【０００６】一方、発光素子１を消灯させると、光電素
子２から起電力が発生しなくなり、抵抗Ｒ1 の両端に電
圧が生じなくなるから、補助スイッチ素子４のゲート・
ソース間の容量成分による残留電荷は抵抗Ｒ1 を通して
放電される。残留電荷が放電されると補助スイッチ素子
４はオンになり、以後、主スイッチ素子３のゲート・ソ
ース間の容量成分による残留電荷は補助スイッチ素子４
および抵抗Ｒ2 を通して放電される。したがって、主ス
イッチ素子３は残留電荷の放電が進む間にオフ方向に移
行し、十分に放電されると主スイッチ素子３は完全にオ
フになる。
子２から起電力が発生しなくなり、抵抗Ｒ1 の両端に電
圧が生じなくなるから、補助スイッチ素子４のゲート・
ソース間の容量成分による残留電荷は抵抗Ｒ1 を通して
放電される。残留電荷が放電されると補助スイッチ素子
４はオンになり、以後、主スイッチ素子３のゲート・ソ
ース間の容量成分による残留電荷は補助スイッチ素子４
および抵抗Ｒ2 を通して放電される。したがって、主ス
イッチ素子３は残留電荷の放電が進む間にオフ方向に移
行し、十分に放電されると主スイッチ素子３は完全にオ
フになる。
【０００７】要するに、図８（ａ）に示すように発光素
子１が時刻ｔ1 で点灯してから主スイッチ素子３が完全
にオン状態になるまでの間には、図８（ｂ）のような時
間遅れ（以後、オン遅延時間Ｔonと呼ぶ）があり、オン
遅延時間Ｔonのうち補助スイッチ素子４がオフになって
からの立ち上がり期間Ｔｒに、主スイッチ素子３はオフ
からオン方向に移行するのである。また、図８（ａ）に
示すように発光素子１が時刻ｔ2 で消灯してから主スイ
ッチ素子３が完全にオフ状態になるまでの間には、図８
（ｂ）のような時間遅れ（以後、オフ遅延時間Ｔoff と
呼ぶ）があり、オフ遅延時間Ｔoff のうち補助スイッチ
素子４がオンになってからの立ち下がり期間Ｔｆに、主
スイッチ素子３はオンからオフ方向に移行するのであ
る。
子１が時刻ｔ1 で点灯してから主スイッチ素子３が完全
にオン状態になるまでの間には、図８（ｂ）のような時
間遅れ（以後、オン遅延時間Ｔonと呼ぶ）があり、オン
遅延時間Ｔonのうち補助スイッチ素子４がオフになって
からの立ち上がり期間Ｔｒに、主スイッチ素子３はオフ
からオン方向に移行するのである。また、図８（ａ）に
示すように発光素子１が時刻ｔ2 で消灯してから主スイ
ッチ素子３が完全にオフ状態になるまでの間には、図８
（ｂ）のような時間遅れ（以後、オフ遅延時間Ｔoff と
呼ぶ）があり、オフ遅延時間Ｔoff のうち補助スイッチ
素子４がオンになってからの立ち下がり期間Ｔｆに、主
スイッチ素子３はオンからオフ方向に移行するのであ
る。
【０００８】このように、オン、オフについて立ち上が
り期間Ｔｒと立ち下がり期間Ｔｆとがあり、この期間に
は主スイッチ素子３の両端間のインピーダンスが徐々に
変化するから、出力端子Ｔｏに接続される負荷に突入電
流が流れたり逆起電圧が生じたりするのを抑制するよう
な用途に利用できる可能性がある。
り期間Ｔｒと立ち下がり期間Ｔｆとがあり、この期間に
は主スイッチ素子３の両端間のインピーダンスが徐々に
変化するから、出力端子Ｔｏに接続される負荷に突入電
流が流れたり逆起電圧が生じたりするのを抑制するよう
な用途に利用できる可能性がある。
【０００９】
【発明が解決しようとする課題】しかしながら、突入電
流や逆起電圧は、負荷の種類や使用条件によって変化す
るから、負荷の種類や負荷の電力容量に応じて抵抗
Ｒ1 ，Ｒ2 の値を変えることが必要になり、上述した従
来構成ものをこの用途に用いようとすれば、生産段階で
負荷に合わせて抵抗値を設定することになるものである
から、負荷の種類や使用条件に応じて一品ごとに抵抗値
を設定しなければならず、品種管理が面倒になるという
問題がある。また、多品種を用意するとしても、抵抗Ｒ
1 ，Ｒ2 の値は複数段階に設定することしかできないか
ら、負荷の種類や使用条件に応じて最適値にもっとも近
い遅延時間を有するものを選択することしかできず、結
局は十分に目的が達成できないという問題がある。
流や逆起電圧は、負荷の種類や使用条件によって変化す
るから、負荷の種類や負荷の電力容量に応じて抵抗
Ｒ1 ，Ｒ2 の値を変えることが必要になり、上述した従
来構成ものをこの用途に用いようとすれば、生産段階で
負荷に合わせて抵抗値を設定することになるものである
から、負荷の種類や使用条件に応じて一品ごとに抵抗値
を設定しなければならず、品種管理が面倒になるという
問題がある。また、多品種を用意するとしても、抵抗Ｒ
1 ，Ｒ2 の値は複数段階に設定することしかできないか
ら、負荷の種類や使用条件に応じて最適値にもっとも近
い遅延時間を有するものを選択することしかできず、結
局は十分に目的が達成できないという問題がある。
【００１０】本発明は上記問題点の解決を目的とするも
のであり、負荷の種類や使用条件に応じて遅延時間を最
適値に設定できるようにした遅延型半導体リレーを提供
しようとするものである。
のであり、負荷の種類や使用条件に応じて遅延時間を最
適値に設定できるようにした遅延型半導体リレーを提供
しようとするものである。
【００１１】
【課題を解決するための手段】請求項１の発明では、上
記目的を達成するために、対置された発光素子および光
電素子と、ＭＯＳＦＥＴよりなり光電素子の光起電力が
ゲート・ソース間に印加されることによって発光素子の
点灯・消灯に応じてオン・オフされる主スイッチ素子
と、光電素子の両端間にゲート・ドレイン間が接続され
たデプレッション型のＭＯＳＦＥＴよりなる補助スイッ
チ素子と、補助スイッチ素子のゲート・ソース間に接続
された第１の時間設定用抵抗と、補助スイッチ素子のド
レイン・ソース間との直列回路が主スイッチ素子のゲー
ト・ソース間に接続された第２の時間設定用抵抗とをパ
ッケージ内に備え、第１の時間設定用抵抗および第２の
時間設定用抵抗は可変抵抗であって調節つまみがパッケ
ージの外面に露出しているのである。
記目的を達成するために、対置された発光素子および光
電素子と、ＭＯＳＦＥＴよりなり光電素子の光起電力が
ゲート・ソース間に印加されることによって発光素子の
点灯・消灯に応じてオン・オフされる主スイッチ素子
と、光電素子の両端間にゲート・ドレイン間が接続され
たデプレッション型のＭＯＳＦＥＴよりなる補助スイッ
チ素子と、補助スイッチ素子のゲート・ソース間に接続
された第１の時間設定用抵抗と、補助スイッチ素子のド
レイン・ソース間との直列回路が主スイッチ素子のゲー
ト・ソース間に接続された第２の時間設定用抵抗とをパ
ッケージ内に備え、第１の時間設定用抵抗および第２の
時間設定用抵抗は可変抵抗であって調節つまみがパッケ
ージの外面に露出しているのである。
【００１２】請求項２の発明では、第１の時間設定用抵
抗は固定抵抗である第１の抵抗と可変抵抗である第２の
抵抗との直列回路であって、発光素子、光電素子、補助
スイッチ素子、第１の抵抗を収納した第１のパッケージ
と、主スイッチ素子を収納した第２のパッケージと、第
２の抵抗および第２の時間設定用抵抗とを収納した第３
のパッケージとを備え、第２の抵抗および第２の時間設
定用抵抗の調節つまみが第３のパッケージの外面に露出
しているのである。
抗は固定抵抗である第１の抵抗と可変抵抗である第２の
抵抗との直列回路であって、発光素子、光電素子、補助
スイッチ素子、第１の抵抗を収納した第１のパッケージ
と、主スイッチ素子を収納した第２のパッケージと、第
２の抵抗および第２の時間設定用抵抗とを収納した第３
のパッケージとを備え、第２の抵抗および第２の時間設
定用抵抗の調節つまみが第３のパッケージの外面に露出
しているのである。
【００１３】
【作用】請求項１の構成では、遅延時間を決定する時間
設定用抵抗をそれぞれ可変抵抗と、各可変抵抗の調節つ
まみをパッケージの外面に露出させているので、負荷の
種類や使用条件に合うように遅延時間を最適値に調節す
ることができ、突入電流や逆起電圧を抑制することがで
きるのである。
設定用抵抗をそれぞれ可変抵抗と、各可変抵抗の調節つ
まみをパッケージの外面に露出させているので、負荷の
種類や使用条件に合うように遅延時間を最適値に調節す
ることができ、突入電流や逆起電圧を抑制することがで
きるのである。
【００１４】請求項２の構成では、第１の時間設定用抵
抗を固定抵抗である第１の抵抗と可変抵抗である第２の
抵抗との直列回路とし、発光素子、光電素子、補助スイ
ッチ素子、第１の抵抗を第１のパッケージに収納し、主
スイッチ素子を第２のパッケージに収納し、第２の抵抗
と第２の時間設定用抵抗とを第３のパッケージに収納し
ているので、３つのパッケージを用いて請求項１の構成
のような接続関係で接続すれば遅延動作が可能になり、
第１のパッケージと第２のパッケージとのみを用いれば
遅延動作を行わない半導体リレーとして使用することが
可能になるのである。すなわち、３種類のパッケージの
組み合わせによって、複数種類の使用方法が可能にな
り、使用用途が拡大するのである。また、故障時には全
体を交換するのではなく、一部のパッケージを交換すれ
ばよいから、従来構成に比較して交換費用が低減される
ものである。
抗を固定抵抗である第１の抵抗と可変抵抗である第２の
抵抗との直列回路とし、発光素子、光電素子、補助スイ
ッチ素子、第１の抵抗を第１のパッケージに収納し、主
スイッチ素子を第２のパッケージに収納し、第２の抵抗
と第２の時間設定用抵抗とを第３のパッケージに収納し
ているので、３つのパッケージを用いて請求項１の構成
のような接続関係で接続すれば遅延動作が可能になり、
第１のパッケージと第２のパッケージとのみを用いれば
遅延動作を行わない半導体リレーとして使用することが
可能になるのである。すなわち、３種類のパッケージの
組み合わせによって、複数種類の使用方法が可能にな
り、使用用途が拡大するのである。また、故障時には全
体を交換するのではなく、一部のパッケージを交換すれ
ばよいから、従来構成に比較して交換費用が低減される
ものである。
【００１５】
【実施例】（実施例１）本実施例は、図１に示すよう
に、図７に示した従来構成の抵抗Ｒ1 ，Ｒ2 をそれぞれ
可変抵抗ＶＲ1 ，ＶＲ2 に置き換えたものである。図７
の従来構成では、主スイッチ素子３の立ち上がり期間Ｔ
ｒは抵抗Ｒ1 と抵抗Ｒ2 とにより決定され、また主スイ
ッチ素子３の立ち下がり期間Ｔｄは抵抗Ｒ2 によって決
定されていたから、抵抗Ｒ1 ，Ｒ2 を可変抵抗ＶＲ1 ，
ＶＲ2 に置き換えた本実施例では、可変抵抗ＶＲ1 ，Ｖ
Ｒ2 を調節することによって、立ち上がり期間Ｔｒおよ
び立ち下がり期間Ｔｄを調節することができる。
に、図７に示した従来構成の抵抗Ｒ1 ，Ｒ2 をそれぞれ
可変抵抗ＶＲ1 ，ＶＲ2 に置き換えたものである。図７
の従来構成では、主スイッチ素子３の立ち上がり期間Ｔ
ｒは抵抗Ｒ1 と抵抗Ｒ2 とにより決定され、また主スイ
ッチ素子３の立ち下がり期間Ｔｄは抵抗Ｒ2 によって決
定されていたから、抵抗Ｒ1 ，Ｒ2 を可変抵抗ＶＲ1 ，
ＶＲ2 に置き換えた本実施例では、可変抵抗ＶＲ1 ，Ｖ
Ｒ2 を調節することによって、立ち上がり期間Ｔｒおよ
び立ち下がり期間Ｔｄを調節することができる。
【００１６】すなわち、図２（ａ）に示すような信号が
発光素子１に入力されて、発光素子１が点灯（ＯＮ）・
消灯（ＯＦＦ）したときに、主スイッチ素子３が図２
（ｂ）に示す動作をするように可変抵抗ＶＲ1 ，ＶＲ2
が設定されているものとする。ここで、可変抵抗ＶＲ1
の抵抗値を大きくすれば、図２（ｃ）のように立ち上が
り期間Ｔｒが長くなり、可変抵抗ＶＲ2 の抵抗値を大き
くすれば、図２（ｄ）のように立ち下がり期間Ｔｄが長
くなるのである。
発光素子１に入力されて、発光素子１が点灯（ＯＮ）・
消灯（ＯＦＦ）したときに、主スイッチ素子３が図２
（ｂ）に示す動作をするように可変抵抗ＶＲ1 ，ＶＲ2
が設定されているものとする。ここで、可変抵抗ＶＲ1
の抵抗値を大きくすれば、図２（ｃ）のように立ち上が
り期間Ｔｒが長くなり、可変抵抗ＶＲ2 の抵抗値を大き
くすれば、図２（ｄ）のように立ち下がり期間Ｔｄが長
くなるのである。
【００１７】このようにして立ち上がり期間Ｔｒおよび
立ち下がり期間Ｔｄを調節すれば、突入電流や逆起電圧
を抑制することが可能になる。ここにおいて、突入電流
や逆起電圧を抑制するように立ち上がり期間Ｔｒおよび
立ち下がり期間Ｔｄを設定する際には、オシロスコープ
などで負荷電流の波形を確認しながら可変抵抗ＶＲ1，
ＶＲ2 を調節すればよい。このような回路構成を有する
遅延型半導体リレーは、集積回路用のＤＩＰ型のパッケ
ージに収納され、可変抵抗ＶＲ1 ，ＶＲ2 の調節つまみ
はパッケージの上面から突出する。動作については従来
の技術と同様である。
立ち下がり期間Ｔｄを調節すれば、突入電流や逆起電圧
を抑制することが可能になる。ここにおいて、突入電流
や逆起電圧を抑制するように立ち上がり期間Ｔｒおよび
立ち下がり期間Ｔｄを設定する際には、オシロスコープ
などで負荷電流の波形を確認しながら可変抵抗ＶＲ1，
ＶＲ2 を調節すればよい。このような回路構成を有する
遅延型半導体リレーは、集積回路用のＤＩＰ型のパッケ
ージに収納され、可変抵抗ＶＲ1 ，ＶＲ2 の調節つまみ
はパッケージの上面から突出する。動作については従来
の技術と同様である。
【００１８】上述のように、可変抵抗ＶＲ2 は、主スイ
ッチ素子３の立ち下がり期間Ｔｄを決定するものであっ
て、残留電荷の放電経路に挿入されていればよいから、
図１のＡ点やＢ点に挿入してもよい。これらの場所に挿
入すれば、主スイッチ素子３の容量成分への充電経路に
可変抵抗ＶＲ2 が挿入されないから、立ち上がり期間Ｔ
ｒを可変抵抗ＶＲ1 のみで設定し、立ち下がり期間Ｔｄ
を可変抵抗ＶＲ2 のみで設定することが可能になって、
調節が容易になるのである。
ッチ素子３の立ち下がり期間Ｔｄを決定するものであっ
て、残留電荷の放電経路に挿入されていればよいから、
図１のＡ点やＢ点に挿入してもよい。これらの場所に挿
入すれば、主スイッチ素子３の容量成分への充電経路に
可変抵抗ＶＲ2 が挿入されないから、立ち上がり期間Ｔ
ｒを可変抵抗ＶＲ1 のみで設定し、立ち下がり期間Ｔｄ
を可変抵抗ＶＲ2 のみで設定することが可能になって、
調節が容易になるのである。
【００１９】（実施例２）本実施例は、図３に示すよう
に、発光素子１、光電素子２、補助スイッチ素子４と、
２つの可変抵抗ＶＲ1 ，ＶＲ2 と、主スイッチ素子３と
をそれぞれ別のパッケージＰ1 ，Ｐ2 ，Ｐ3 に収納した
ものである。すなわち、実施例１では１つのパッケージ
に全回路を収納していたのに対して、本実施例では３個
のパッケージＰ1 ，Ｐ2 ，Ｐ3 を用いている。各パッケ
ージＰ1 ，Ｐ2 ，Ｐ3 は、それぞれ６端子を有するＤＩ
Ｐ型に形成されている。
に、発光素子１、光電素子２、補助スイッチ素子４と、
２つの可変抵抗ＶＲ1 ，ＶＲ2 と、主スイッチ素子３と
をそれぞれ別のパッケージＰ1 ，Ｐ2 ，Ｐ3 に収納した
ものである。すなわち、実施例１では１つのパッケージ
に全回路を収納していたのに対して、本実施例では３個
のパッケージＰ1 ，Ｐ2 ，Ｐ3 を用いている。各パッケ
ージＰ1 ，Ｐ2 ，Ｐ3 は、それぞれ６端子を有するＤＩ
Ｐ型に形成されている。
【００２０】パッケージＰ1 は、発光素子１への入力端
子Ｔｉである２つの端子と、補助スイッチ素子４のソー
ス、ゲート、ドレインにそれぞれ接続された３つの端子
とを備え、残りの１つの端子には何も接続されていな
い。パッケージＰ2 では、両可変抵抗ＶＲ1 ，ＶＲ2 の
直列回路の両端と両可変抵抗ＶＲ1 ，ＶＲ2 の接続点と
の３箇所にそれぞれ接続された３つの端子と、互いに電
気的に接続されている２つの端子と、何も接続されてい
ない１つの端子とを備える。さらに、パッケージＰ
3 は、ゲートに接続された１つの端子と、各スイッチ素
子Ｑ1 ，Ｑ2 のドレインにそれぞれ接続され出力端子Ｔ
ｏとなる２個の端子と、ソースに共通接続された３つの
端子とを備える。図３では端子を白丸で表してある。こ
のように３個のパッケージＰ1 ，Ｐ2 ，Ｐ3 にそれぞれ
上述したような端子を設けたことによって、端子間の接
続によって、図３のように、実施例１と同じ回路を構成
することができるのである。ここにおいて、パッケージ
Ｐ2 の上面には、図４に示すように、可変抵抗ＶＲ1 ，
ＶＲ2 の調節つまみｖ1 ，ｖ2 が突設される。
子Ｔｉである２つの端子と、補助スイッチ素子４のソー
ス、ゲート、ドレインにそれぞれ接続された３つの端子
とを備え、残りの１つの端子には何も接続されていな
い。パッケージＰ2 では、両可変抵抗ＶＲ1 ，ＶＲ2 の
直列回路の両端と両可変抵抗ＶＲ1 ，ＶＲ2 の接続点と
の３箇所にそれぞれ接続された３つの端子と、互いに電
気的に接続されている２つの端子と、何も接続されてい
ない１つの端子とを備える。さらに、パッケージＰ
3 は、ゲートに接続された１つの端子と、各スイッチ素
子Ｑ1 ，Ｑ2 のドレインにそれぞれ接続され出力端子Ｔ
ｏとなる２個の端子と、ソースに共通接続された３つの
端子とを備える。図３では端子を白丸で表してある。こ
のように３個のパッケージＰ1 ，Ｐ2 ，Ｐ3 にそれぞれ
上述したような端子を設けたことによって、端子間の接
続によって、図３のように、実施例１と同じ回路を構成
することができるのである。ここにおいて、パッケージ
Ｐ2 の上面には、図４に示すように、可変抵抗ＶＲ1 ，
ＶＲ2 の調節つまみｖ1 ，ｖ2 が突設される。
【００２１】本実施例の構成では、立ち上がり期間Ｔｒ
や立ち下がり期間Ｔｄを調節する必要がなければ、パッ
ケージＰ2 を用いる代わりに固定抵抗を用いることが可
能である。また、パッケージＰ2 を用いずに補助スイッ
チ素子４をオンにするための抵抗を外部に接続すれば、
遅延動作を行わない半導体リレーを構成することも可能
である。すなわち、組み合わせ方を変えれば複数種類の
使い方が可能になるのである。他の構成は、実施例１と
同様である。
や立ち下がり期間Ｔｄを調節する必要がなければ、パッ
ケージＰ2 を用いる代わりに固定抵抗を用いることが可
能である。また、パッケージＰ2 を用いずに補助スイッ
チ素子４をオンにするための抵抗を外部に接続すれば、
遅延動作を行わない半導体リレーを構成することも可能
である。すなわち、組み合わせ方を変えれば複数種類の
使い方が可能になるのである。他の構成は、実施例１と
同様である。
【００２２】（実施例３）本実施例は、図５に示すよう
に、パッケージＰ1 について補助スイッチ素子４のゲー
トに抵抗Ｒ3 を接続した点が実施例２とは異なってい
る。すなわち、図７に示した従来構成の抵抗Ｒ1 を可変
抵抗ＶＲ1 と抵抗Ｒ3 との直列回路に置き換えたもので
ある。
に、パッケージＰ1 について補助スイッチ素子４のゲー
トに抵抗Ｒ3 を接続した点が実施例２とは異なってい
る。すなわち、図７に示した従来構成の抵抗Ｒ1 を可変
抵抗ＶＲ1 と抵抗Ｒ3 との直列回路に置き換えたもので
ある。
【００２３】この構成では、図５に示すような接続関係
によって実施例１と同様に動作することになる。また、
図６に示すように、パッケージＰ2 を用いなければ、遅
延動作を行わない半導体リレーを構成することが可能に
なる。ここに、補助スイッチ素子４にバイアスを与える
ための抵抗Ｒ3 がパッケージＰ1 に内蔵されているから
別途に抵抗Ｒ3 を用いる必要がなく、遅延動作を行わな
い場合に、実施例２の構成に比較して外付抵抗が不要に
なるという利点がある。要するに、パッケージＰ2 を用
いるか否かの選択によって、遅延型と、非遅延型とのど
ちらの半導体リレーでも構成することができるのであ
る。他の構成は実施例２と同様である。
によって実施例１と同様に動作することになる。また、
図６に示すように、パッケージＰ2 を用いなければ、遅
延動作を行わない半導体リレーを構成することが可能に
なる。ここに、補助スイッチ素子４にバイアスを与える
ための抵抗Ｒ3 がパッケージＰ1 に内蔵されているから
別途に抵抗Ｒ3 を用いる必要がなく、遅延動作を行わな
い場合に、実施例２の構成に比較して外付抵抗が不要に
なるという利点がある。要するに、パッケージＰ2 を用
いるか否かの選択によって、遅延型と、非遅延型とのど
ちらの半導体リレーでも構成することができるのであ
る。他の構成は実施例２と同様である。
【００２４】
【発明の効果】請求項１の発明は、遅延時間を決定する
時間設定用抵抗をそれぞれ可変抵抗としているのであっ
て、各可変抵抗の調節つまみをパッケージの外面に露出
させているので、負荷の種類や使用条件に合うように遅
延時間を最適値に調節することができ、突入電流や逆起
電圧を抑制することができるという効果を奏する。
時間設定用抵抗をそれぞれ可変抵抗としているのであっ
て、各可変抵抗の調節つまみをパッケージの外面に露出
させているので、負荷の種類や使用条件に合うように遅
延時間を最適値に調節することができ、突入電流や逆起
電圧を抑制することができるという効果を奏する。
【００２５】請求項２の発明は、第１の時間設定用抵抗
を固定抵抗である第１の抵抗と可変抵抗である第２の抵
抗との直列回路とし、発光素子、光電素子、補助スイッ
チ素子、第１の抵抗を第１のパッケージに収納し、主ス
イッチ素子を第２のパッケージに収納し、第２の抵抗と
第２の時間設定用抵抗とを第３のパッケージに収納して
いるので、３つのパッケージを用いて請求項１の構成の
ような接続関係で接続すれば遅延動作が可能になり、第
１のパッケージと第２のパッケージとのみを用いれば遅
延動作を行わない半導体リレーとして使用することが可
能になるという効果がある。すなわち、３種類のパッケ
ージの組み合わせによって、複数種類の使用方法が可能
になり、使用用途が拡大するという利点がある。
を固定抵抗である第１の抵抗と可変抵抗である第２の抵
抗との直列回路とし、発光素子、光電素子、補助スイッ
チ素子、第１の抵抗を第１のパッケージに収納し、主ス
イッチ素子を第２のパッケージに収納し、第２の抵抗と
第２の時間設定用抵抗とを第３のパッケージに収納して
いるので、３つのパッケージを用いて請求項１の構成の
ような接続関係で接続すれば遅延動作が可能になり、第
１のパッケージと第２のパッケージとのみを用いれば遅
延動作を行わない半導体リレーとして使用することが可
能になるという効果がある。すなわち、３種類のパッケ
ージの組み合わせによって、複数種類の使用方法が可能
になり、使用用途が拡大するという利点がある。
【図１】実施例１を示す回路図である。
【図２】実施例１の動作説明図である。
【図３】実施例２を示す回路図である。
【図４】実施例２に用いる可変抵抗を収納したパッケー
ジの斜視図である。
ジの斜視図である。
【図５】実施例３の使用形態を示す回路図である。
【図６】実施例３の他の使用形態を示す回路図である。
【図７】従来例を示す回路図である。
【図８】従来例の動作説明図である。
１ 発光素子 ２ 光電素子 ３ 主スイッチ素子 ４ 補助スイッチ素子 Ｐ1 パッケージ Ｐ2 パッケージ Ｐ3 パッケージ Ｔｉ 入力端子 Ｔｏ 出力端子 ＶＲ1 可変抵抗 ＶＲ2 可変抵抗 ｖ1 調節つまみ ｖ2 調節つまみ
Claims (2)
- 【請求項１】 対置された発光素子および光電素子と、
ＭＯＳＦＥＴよりなり光電素子の光起電力がゲート・ソ
ース間に印加されることによって発光素子の点灯・消灯
に応じてオン・オフされる主スイッチ素子と、光電素子
の両端間にゲート・ドレイン間が接続されたデプレッシ
ョン型のＭＯＳＦＥＴよりなる補助スイッチ素子と、補
助スイッチ素子のゲート・ソース間に接続された第１の
時間設定用抵抗と、補助スイッチ素子のドレイン・ソー
ス間との直列回路が主スイッチ素子のゲート・ソース間
に接続された第２の時間設定用抵抗とをパッケージ内に
備え、第１の時間設定用抵抗および第２の時間設定用抵
抗は可変抵抗であって調節つまみがパッケージの外面に
露出して成ることを特徴とする遅延型半導体リレー。 - 【請求項２】 第１の時間設定用抵抗は固定抵抗である
第１の抵抗と可変抵抗である第２の抵抗との直列回路で
あって、発光素子、光電素子、補助スイッチ素子、第１
の抵抗を収納した第１のパッケージと、主スイッチ素子
を収納した第２のパッケージと、第２の抵抗および第２
の時間設定用抵抗とを収納した第３のパッケージとを備
え、第２の抵抗および第２の時間設定用抵抗の調節つま
みが第３のパッケージの外面に露出して成ることを特徴
とする請求項１記載の遅延型半導体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226640A JPH0677798A (ja) | 1992-08-26 | 1992-08-26 | 遅延型半導体リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226640A JPH0677798A (ja) | 1992-08-26 | 1992-08-26 | 遅延型半導体リレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677798A true JPH0677798A (ja) | 1994-03-18 |
Family
ID=16848353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4226640A Withdrawn JPH0677798A (ja) | 1992-08-26 | 1992-08-26 | 遅延型半導体リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677798A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918320A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | ソリッドステートリレー |
| JP2016502304A (ja) * | 2012-10-17 | 2016-01-21 | コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． | デューティサイクル不均衡補償を備えた線対用のデジタル通信受信器インターフェース回路 |
-
1992
- 1992-08-26 JP JP4226640A patent/JPH0677798A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918320A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | ソリッドステートリレー |
| JP2016502304A (ja) * | 2012-10-17 | 2016-01-21 | コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． | デューティサイクル不均衡補償を備えた線対用のデジタル通信受信器インターフェース回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |