JPH0679054B2 - 論理回路 - Google Patents
論理回路Info
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- JPH0679054B2 JPH0679054B2 JP60213814A JP21381485A JPH0679054B2 JP H0679054 B2 JPH0679054 B2 JP H0679054B2 JP 60213814 A JP60213814 A JP 60213814A JP 21381485 A JP21381485 A JP 21381485A JP H0679054 B2 JPH0679054 B2 JP H0679054B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は論理回路に関し、特に動作試験を容易にした論
理回路に関するものである。
理回路に関するものである。
第２図は一般的な論理回路１の機能を示すブロック図で
ある。このように、一般に論理回路１は入力した論理状
態Ｐのみに基づいて論理演算を行い、演算結果としての
論理状態Ｑを出力する。
ある。このように、一般に論理回路１は入力した論理状
態Ｐのみに基づいて論理演算を行い、演算結果としての
論理状態Ｑを出力する。
これに対して、一般に順序回路と称される論理回路の場
合、ＱがＰに基づいて一義的には定まらず、論理回路１
の内部状態にも依存することになる。この内部状態は、
当該順序回路が行った前回までの論理演算の内容によっ
て決定される。
合、ＱがＰに基づいて一義的には定まらず、論理回路１
の内部状態にも依存することになる。この内部状態は、
当該順序回路が行った前回までの論理演算の内容によっ
て決定される。
このように出力が内部状態にも依存するような順序回路
を形成している論理回路１は、通常、第３図に示すよう
に、レジスタ回路２と演算回路３とから構成されてい
る。この例ではレジスタ回路２はレジスタ2a〜2cによっ
て構成され、それぞれクロック入力CLを受けて動作す
る。そして、演算回路３の各部位からは、レジスタ2a〜
2cに向けて登録信号線4a〜4cが出力されており、逆に、
レジスタ2a〜2cからは、演算回路３の各部位に向けて応
答信号線5a〜5cが出力されている。従って、レジスタ回
路２の論理状態Ｒが常に一定の状態R1となっていれば、
ある入力P1について常に同じ出力Q1が得られるが、論理
状態Ｒが次々と変化するため、ある入力P1について様々
な出力Ｑが得られることになる。
を形成している論理回路１は、通常、第３図に示すよう
に、レジスタ回路２と演算回路３とから構成されてい
る。この例ではレジスタ回路２はレジスタ2a〜2cによっ
て構成され、それぞれクロック入力CLを受けて動作す
る。そして、演算回路３の各部位からは、レジスタ2a〜
2cに向けて登録信号線4a〜4cが出力されており、逆に、
レジスタ2a〜2cからは、演算回路３の各部位に向けて応
答信号線5a〜5cが出力されている。従って、レジスタ回
路２の論理状態Ｒが常に一定の状態R1となっていれば、
ある入力P1について常に同じ出力Q1が得られるが、論理
状態Ｒが次々と変化するため、ある入力P1について様々
な出力Ｑが得られることになる。
通常、このような論理回路を有するデバイスの製造工程
においては、この論理回路の機能試験が行われる。この
機能試験では、論理回路を構成する各トランジスタが正
常に動作するか否かがチエックされる。
においては、この論理回路の機能試験が行われる。この
機能試験では、論理回路を構成する各トランジスタが正
常に動作するか否かがチエックされる。
図２に示したような論理回路（すなわち、入力Ｐのみに
基づいて論理演算が行われ、出力Ｑが内部状態に依存し
ない論理回路）においては、入力Ｐがとるべき論理状態
を順次入力して、これに応じて出力された論理状態Ｑが
期待したもの一致するか否かを調べればよい。ここで、
論理状態Ｐの桁数をｋ（図２ではｋ＝４）とすると、論
理状態Ｐは2kとおりとなる。したがって、すべてのトラ
ンジスタの動作をチェックするためには、最大でも2k回
の試験を繰り返せばよい。ただし、論理回路１の回路構
成によっては、必ずしも2k回の試験を行わなくても全ト
ランジスタの動作をチェックすることは可能であるの
で、この繰り返し数「2k」は最も多い場合の値である。
基づいて論理演算が行われ、出力Ｑが内部状態に依存し
ない論理回路）においては、入力Ｐがとるべき論理状態
を順次入力して、これに応じて出力された論理状態Ｑが
期待したもの一致するか否かを調べればよい。ここで、
論理状態Ｐの桁数をｋ（図２ではｋ＝４）とすると、論
理状態Ｐは2kとおりとなる。したがって、すべてのトラ
ンジスタの動作をチェックするためには、最大でも2k回
の試験を繰り返せばよい。ただし、論理回路１の回路構
成によっては、必ずしも2k回の試験を行わなくても全ト
ランジスタの動作をチェックすることは可能であるの
で、この繰り返し数「2k」は最も多い場合の値である。
図２の論理回路において、ある１つの入力P1を与えてか
ら出力Q1が得られるまでの応答時間をΔｔとすると、図
２に示したような論理回路１の機能試験に要する時間T0
は、 T0≦2kΔｔ ・・・（１） となる。実際の機能試験の繰り返し数は、この機能試験
に使用する論理状態Ｐの選び方によっても異なるが、一
般には、論理回路１の回路構成が複雑になるほど（すな
わち2kが大きくなるほど）大きくなる。
ら出力Q1が得られるまでの応答時間をΔｔとすると、図
２に示したような論理回路１の機能試験に要する時間T0
は、 T0≦2kΔｔ ・・・（１） となる。実際の機能試験の繰り返し数は、この機能試験
に使用する論理状態Ｐの選び方によっても異なるが、一
般には、論理回路１の回路構成が複雑になるほど（すな
わち2kが大きくなるほど）大きくなる。
これに対し、図３に示したような論理回路（順序回路）
の機能試験では、図２の場合とは異なり、入力信号がと
るべき論理状態Ｐのみによって出力信号の論理状態Ｑが
決定されるわけではない。すなわち、出力信号の論理状
態Ｑは、入力信号の論理状態Ｐのみならず、論理回路の
内部状態（すなわち各レジスタ２の状態）Ｒにも依存す
る。ここで、論理状態Ｐの桁数をｋ（図３ではＰの入力
端子が４本なのでｋ＝４）とし、レジスタ２を個数をｎ
（図３ではｎ＝３）とすると、論理状態Ｐは2kとおりと
なり、また、論理状態Ｒは2nとおりとなる。これによ
り、全試験時間T1は、 T1≦（2k×2n）Δｔ ・・・（２） で与えられる。
の機能試験では、図２の場合とは異なり、入力信号がと
るべき論理状態Ｐのみによって出力信号の論理状態Ｑが
決定されるわけではない。すなわち、出力信号の論理状
態Ｑは、入力信号の論理状態Ｐのみならず、論理回路の
内部状態（すなわち各レジスタ２の状態）Ｒにも依存す
る。ここで、論理状態Ｐの桁数をｋ（図３ではＰの入力
端子が４本なのでｋ＝４）とし、レジスタ２を個数をｎ
（図３ではｎ＝３）とすると、論理状態Ｐは2kとおりと
なり、また、論理状態Ｒは2nとおりとなる。これによ
り、全試験時間T1は、 T1≦（2k×2n）Δｔ ・・・（２） で与えられる。
ここで、上述したように、機能試験では論理回路内のト
ランジスタの動作がチェックできればよいので、論理状
態P,Rについてのすべての組み合わせについて試験を行
う必要はない。しかし、一般的には、図３に示したよう
な論理回路では機能試験で使用する論理状態Ｐを決定す
る際に論理状態Ｒも考慮しなければならないので（論理
状態Ｒの考慮は、実際には論理状態Ｐの内容および入力
順として行われる）、その分、効率的な機能試験を行う
こと、すなわち少ない繰り返し数で全トランジスタのチ
ェックができるようなＰの組み合わせを得ることは、困
難になる。したがって、論理試験の繰り返し数は一般的
には多くなり、全試験時間はT1は図２の場合よりも長く
なる。
ランジスタの動作がチェックできればよいので、論理状
態P,Rについてのすべての組み合わせについて試験を行
う必要はない。しかし、一般的には、図３に示したよう
な論理回路では機能試験で使用する論理状態Ｐを決定す
る際に論理状態Ｒも考慮しなければならないので（論理
状態Ｒの考慮は、実際には論理状態Ｐの内容および入力
順として行われる）、その分、効率的な機能試験を行う
こと、すなわち少ない繰り返し数で全トランジスタのチ
ェックができるようなＰの組み合わせを得ることは、困
難になる。したがって、論理試験の繰り返し数は一般的
には多くなり、全試験時間はT1は図２の場合よりも長く
なる。
このように、図３に示したような順序回路には、機能試
験に要する時間が非常に長くなってしまうという欠点が
あった。
験に要する時間が非常に長くなってしまうという欠点が
あった。
このような欠点を解決する方法としては、スキャンパス
法という試験法が提案されている。
法という試験法が提案されている。
第４図に、このスキャンパス法を行うための試験装置を
備えた論理回路の一例を示す。ここで第３図に示す論理
回路と同一構成要素については同一符号を付し説明を省
略する。この回路の特徴は、登録信号線4a〜4cがセレク
タ6a〜6cを介してレジスタ2a〜2cに与えられるという点
である。そして、セレクタ6aには外部からの信号を伝え
るスキャンイン入力Sinが、また、セレクタ6b,6cには、
レジスタ5a,5bからの応答信号線5a,5bが、それぞれ入力
として与えられている。セレクタ6a〜6cは、制御線CTRL
から与えられる制御信号に基づいて、どちらか一方の入
力を選択し、レジスタ2a〜2cに与える。また、レジスタ
2cから出力される応答信号線5cは、スキャンアウト出力
Soutとして外部へも取出される。
備えた論理回路の一例を示す。ここで第３図に示す論理
回路と同一構成要素については同一符号を付し説明を省
略する。この回路の特徴は、登録信号線4a〜4cがセレク
タ6a〜6cを介してレジスタ2a〜2cに与えられるという点
である。そして、セレクタ6aには外部からの信号を伝え
るスキャンイン入力Sinが、また、セレクタ6b,6cには、
レジスタ5a,5bからの応答信号線5a,5bが、それぞれ入力
として与えられている。セレクタ6a〜6cは、制御線CTRL
から与えられる制御信号に基づいて、どちらか一方の入
力を選択し、レジスタ2a〜2cに与える。また、レジスタ
2cから出力される応答信号線5cは、スキャンアウト出力
Soutとして外部へも取出される。
このような論理回路の通常作動時には、セレクタ6a〜6c
が登録信号線4a〜4cを選択するようにしておけば、全体
的な回路構成は第３図に示す回路と等価になる。
が登録信号線4a〜4cを選択するようにしておけば、全体
的な回路構成は第３図に示す回路と等価になる。
一方、試験時には、セレクタ6a〜6cが逆側を選択するよ
うにする。これにより、レジスタ2a〜2cはセレクタ6a〜
6cを介して直列接続され、クロックCLの周期で動作する
シフトレジスタを構成するようになるので、各レジスタ
2a〜2cにはスキャンイン入力Sinを介して外部から与え
たデータをセットできることになる。
うにする。これにより、レジスタ2a〜2cはセレクタ6a〜
6cを介して直列接続され、クロックCLの周期で動作する
シフトレジスタを構成するようになるので、各レジスタ
2a〜2cにはスキャンイン入力Sinを介して外部から与え
たデータをセットできることになる。
ここで、一般的には、スキャンパス法を用いた場合に
は、所定種類の論理状態Ｐを順次入力させる動作を、ス
キャンイン入力Sinをレジスタ2a〜2cで一段シフトさせ
るたびに繰り返すことにより、全トランジスタのチェッ
クを行うことができる場合が多い。したがって、論理状
態Ｐの桁数をｋ（図４ではＰの入力端子が４本なのでｋ
＝４）とすると論理状態Ｐは2kとおりであるので、レジ
スタの個数をｎ（図４ではｎ＝３）とおくと、一般的に
は機能試験に必要な繰り返し数は最大でも2k・ｎとな
る。
は、所定種類の論理状態Ｐを順次入力させる動作を、ス
キャンイン入力Sinをレジスタ2a〜2cで一段シフトさせ
るたびに繰り返すことにより、全トランジスタのチェッ
クを行うことができる場合が多い。したがって、論理状
態Ｐの桁数をｋ（図４ではＰの入力端子が４本なのでｋ
＝４）とすると論理状態Ｐは2kとおりであるので、レジ
スタの個数をｎ（図４ではｎ＝３）とおくと、一般的に
は機能試験に必要な繰り返し数は最大でも2k・ｎとな
る。
また、この方法では、シフトレジスタ自身の試験を別個
に行わねばならないが、これは単に所定のデータ列をス
キャンイン入力Sinから入れて、順次シフトさせ、これ
をスキャンアウト出力Soutから取出して調べるだけでよ
い。
に行わねばならないが、これは単に所定のデータ列をス
キャンイン入力Sinから入れて、順次シフトさせ、これ
をスキャンアウト出力Soutから取出して調べるだけでよ
い。
したがって、スキャンパス法を採った場合の全試験時間
T2は、通常、 T2≦（2kｎ＋ｎ）Δｔ ・・・（３） となる。
T2は、通常、 T2≦（2kｎ＋ｎ）Δｔ ・・・（３） となる。
このように、図４に示した論理回路では、機能試験の際
に、外部レジスタ回路２の内容をセットすることができ
るので、図３の論理回路と比較して機能試験の繰り返し
数の最大値が小さくなる。そして、一般的には、その分
だけ、少ない繰り返し数で全トランジスタのチェックが
できるようなＰの組み合わせを得ることが出来るように
なり、これにより機能試験の効率を向上させ易くなる。
に、外部レジスタ回路２の内容をセットすることができ
るので、図３の論理回路と比較して機能試験の繰り返し
数の最大値が小さくなる。そして、一般的には、その分
だけ、少ない繰り返し数で全トランジスタのチェックが
できるようなＰの組み合わせを得ることが出来るように
なり、これにより機能試験の効率を向上させ易くなる。
しかしながら、近年論理回路の機能は複雑化する一方で
あり、これに伴いレジスタの数ｎも増加する傾向にあ
る。ｎが100や1000といった数になるものも少なくな
い。したがって、第４図に示す論理回路の全試験時間
も、かなり大きなものとなってしまう。
あり、これに伴いレジスタの数ｎも増加する傾向にあ
る。ｎが100や1000といった数になるものも少なくな
い。したがって、第４図に示す論理回路の全試験時間
も、かなり大きなものとなってしまう。
そこで本発明はより試験時間を短縮することができる論
理回路の試験方法および試験装置を提供することを目的
とする。
理回路の試験方法および試験装置を提供することを目的
とする。
本発明の特徴は、任意の論理状態Ｒを保持するレジスタ
回路と、任意の論理状態Ｐを入力し、この入力時にレジ
スタ回路に保持されている論理状態Ｒを参照し、この参
照した論理状態Ｒと入力した論理状態Ｐとに基づいて一
義的に定まる論理状態Ｑを出力する演算回路と、を備え
る論理回路の試験装置において、演算回路からレジスタ
回路へ向けて出力される登録信号線と、外部からの信号
を伝える外部信号線と、のどちらか一方を選択してレジ
スタ回路に与える第１の切換手段と、レジスタ回路から
演算回路へ向けて出力される応答信号線と、登録信号線
と、のどちらか一方を選択して演算回路に与える第２の
切換手段と、を設け、第１および第２の切換手段を切換
えることにより、演算回路をレジスタ回路と切離して別
個に試験できるようにし、試験時間を短縮できるように
した点にある。
回路と、任意の論理状態Ｐを入力し、この入力時にレジ
スタ回路に保持されている論理状態Ｒを参照し、この参
照した論理状態Ｒと入力した論理状態Ｐとに基づいて一
義的に定まる論理状態Ｑを出力する演算回路と、を備え
る論理回路の試験装置において、演算回路からレジスタ
回路へ向けて出力される登録信号線と、外部からの信号
を伝える外部信号線と、のどちらか一方を選択してレジ
スタ回路に与える第１の切換手段と、レジスタ回路から
演算回路へ向けて出力される応答信号線と、登録信号線
と、のどちらか一方を選択して演算回路に与える第２の
切換手段と、を設け、第１および第２の切換手段を切換
えることにより、演算回路をレジスタ回路と切離して別
個に試験できるようにし、試験時間を短縮できるように
した点にある。
〔発明の実施例〕 以下本発明を図示する実施例に基づいて説明する。第１
図は本発明に係る試験装置を備えた論理回路の一例を示
す。ここで第４図に示す論理回路と同一構成要素につい
ては同一符号を付し説明を省略する（説明の便宣上、レ
ジスタの数ｎは２個とした）。この回路は第１のセレク
タ7a,7bと第２のセレクタ8a,8bとを有する。第１のセレ
クタ7a,7bは第４図の回路におけるセレクタ6a,6bと等価
であり、説明を省略する。第２のセレクタ8a,8bは、演
算回路３からの登録信号線4a,4bと、レジスタ2a,2bから
の応答信号線5a,5bとを入力とし、これらのどちらか一
方を選択して演算回路３に与える。第１のセレクタ7a,7
bは制御線CTRL1から与えられる制御信号に基づいて、ま
た、第２のセレクタ8a,8bは制御線CTRL2から与えられる
制御信号に基づいて、それぞれ選択動作を行う。
図は本発明に係る試験装置を備えた論理回路の一例を示
す。ここで第４図に示す論理回路と同一構成要素につい
ては同一符号を付し説明を省略する（説明の便宣上、レ
ジスタの数ｎは２個とした）。この回路は第１のセレク
タ7a,7bと第２のセレクタ8a,8bとを有する。第１のセレ
クタ7a,7bは第４図の回路におけるセレクタ6a,6bと等価
であり、説明を省略する。第２のセレクタ8a,8bは、演
算回路３からの登録信号線4a,4bと、レジスタ2a,2bから
の応答信号線5a,5bとを入力とし、これらのどちらか一
方を選択して演算回路３に与える。第１のセレクタ7a,7
bは制御線CTRL1から与えられる制御信号に基づいて、ま
た、第２のセレクタ8a,8bは制御線CTRL2から与えられる
制御信号に基づいて、それぞれ選択動作を行う。
次にこの回路の動作の説明を行う。いま、第１のセレク
タ7a,7bは、制御線CTRL1が“0"のとき登録信号線4a,4b
を選択し、“1"のときスキャンイン入力Sin'応答信号線
5aを選択するものとし、第２のセレクタ8a,8bは制御線C
TRL2が“0"のとき登録信号線4a,4bを選択し、“1"のと
き応答信号線5a,5bを選択するものとする。これは例え
ば第５図に示すような論理ゲートの組合せによって各セ
レクタを構成すればよい。
タ7a,7bは、制御線CTRL1が“0"のとき登録信号線4a,4b
を選択し、“1"のときスキャンイン入力Sin'応答信号線
5aを選択するものとし、第２のセレクタ8a,8bは制御線C
TRL2が“0"のとき登録信号線4a,4bを選択し、“1"のと
き応答信号線5a,5bを選択するものとする。これは例え
ば第５図に示すような論理ゲートの組合せによって各セ
レクタを構成すればよい。
まずこの論理回路の通常作動時は、CTRL1を“0"に、CTR
L2を“1"にする。これにより第１図の論理回路は第３図
の論理回路と等価になり、クロックCLを与えれば通常動
作することがわかる。
L2を“1"にする。これにより第１図の論理回路は第３図
の論理回路と等価になり、クロックCLを与えれば通常動
作することがわかる。
次に試験を行う場合であるが、これは演算回路３自身の
試験とレジスタ回路２自身の試験とを別個に行うことに
なる。演算回路３自身の試験を行う場合は、CTRL1を
“φ”（“0"または“1"のDon't Care Condition）に、
CTRL2を“0"にする。これにより演算回路３からの登録
信号線4a,4bは第２のセレクタ8a,8bを介して、そのまま
演算回路３に戻されることになる。即ち、演算回路３は
レジスタ回路２に保持されている論理状態Ｒを参照する
かわりに内部の論理状態Ｓを参照して演算を行うことに
なる。したがって、本実施例に係わる論理回路の演算回
路３では、内部の論理状態Ｓは、そのときの入力Ｐのみ
によって一義的に定まり、前回までに行われた機能試験
での入力Ｐやレジスタ2a,2bり状態と関連して定まるの
でない。したがっても、出力信号の論理状態Ｑも、その
ときの入力信号の論理状態Ｐのみに基づいて一義的に定
まることりなる。従って、演算回路３では、論理状態Ｐ
のとりうる状態数（すなわち演算回路３の機能試験に必
要な繰り返し数の最大値）は、論理状態Ｐの桁数をｋ
（図１ではＰの入力端子が４本なのでｋ＝４）とすると
2kとなり、図２に示した論理回路の場合と同じとなる。
このように、本実施例では、少ない繰り返し数で演算回
路３内の全トランジスタの操作チェックが行えるような
論理状態Ｐの組み合わせを検討する際に、前回までの試
験で入力したＰの値やレジスタ2a,2bの状態を考慮する
必要が全くないので、このような論理状態Ｐの組み合わ
せを得ることができる。なお、内部状態Ｓが決定される
際には、第２のセレクタ8a,8bが介在することにより、
演算回路３内に一定の遅延時間が生じるが、演算回路３
全体の動作時間に比べれば非常に短いので、試験の繰り
返しサイクルの時間を適当に設定することにより、その
影響を排除することができる。また、この試験中にはレ
ジスタを使用しないので、クロック入力CLは必要ない。
試験とレジスタ回路２自身の試験とを別個に行うことに
なる。演算回路３自身の試験を行う場合は、CTRL1を
“φ”（“0"または“1"のDon't Care Condition）に、
CTRL2を“0"にする。これにより演算回路３からの登録
信号線4a,4bは第２のセレクタ8a,8bを介して、そのまま
演算回路３に戻されることになる。即ち、演算回路３は
レジスタ回路２に保持されている論理状態Ｒを参照する
かわりに内部の論理状態Ｓを参照して演算を行うことに
なる。したがって、本実施例に係わる論理回路の演算回
路３では、内部の論理状態Ｓは、そのときの入力Ｐのみ
によって一義的に定まり、前回までに行われた機能試験
での入力Ｐやレジスタ2a,2bり状態と関連して定まるの
でない。したがっても、出力信号の論理状態Ｑも、その
ときの入力信号の論理状態Ｐのみに基づいて一義的に定
まることりなる。従って、演算回路３では、論理状態Ｐ
のとりうる状態数（すなわち演算回路３の機能試験に必
要な繰り返し数の最大値）は、論理状態Ｐの桁数をｋ
（図１ではＰの入力端子が４本なのでｋ＝４）とすると
2kとなり、図２に示した論理回路の場合と同じとなる。
このように、本実施例では、少ない繰り返し数で演算回
路３内の全トランジスタの操作チェックが行えるような
論理状態Ｐの組み合わせを検討する際に、前回までの試
験で入力したＰの値やレジスタ2a,2bの状態を考慮する
必要が全くないので、このような論理状態Ｐの組み合わ
せを得ることができる。なお、内部状態Ｓが決定される
際には、第２のセレクタ8a,8bが介在することにより、
演算回路３内に一定の遅延時間が生じるが、演算回路３
全体の動作時間に比べれば非常に短いので、試験の繰り
返しサイクルの時間を適当に設定することにより、その
影響を排除することができる。また、この試験中にはレ
ジスタを使用しないので、クロック入力CLは必要ない。
次にレジスタ回路２自身の試験を行う場合は、CTRL1は
“1"に、CTRL2を“φ”にする。これによりレジスタ2a
とレジスタ2bとが直列接続され、シフトレジスタが構成
される。従ってクロック入力CLを与え、スキャンイン入
力Sinを介して外部からデータを与え、これをスキャン
アウト出力Soutから取出して調べれば、レジスタ回路２
自身の試験を行うことができる。
“1"に、CTRL2を“φ”にする。これによりレジスタ2a
とレジスタ2bとが直列接続され、シフトレジスタが構成
される。従ってクロック入力CLを与え、スキャンイン入
力Sinを介して外部からデータを与え、これをスキャン
アウト出力Soutから取出して調べれば、レジスタ回路２
自身の試験を行うことができる。
したがって、本実施例の回路における全試験時間T3は、 T3≦（2k＋ｎ）Δｔ ・・・（４） となる。
ここで、2k・Δｔは演算回路３自身の試験に必要な時
間、ｎ・Δｔはレジスタ回路２自身の試験に必要な時間
を示している。式（４）を式（２）および（３）と比較
すると、レジスタの数ｎが増加した場合、本発明に係る
試験方法を採れば、機能試験に必要な時間の最大値が非
常に短縮されることがわかる。
間、ｎ・Δｔはレジスタ回路２自身の試験に必要な時間
を示している。式（４）を式（２）および（３）と比較
すると、レジスタの数ｎが増加した場合、本発明に係る
試験方法を採れば、機能試験に必要な時間の最大値が非
常に短縮されることがわかる。
そして、一般的には、その分だけ、少ない繰り返し数で
全トランジスタのチェックができるようなＰの組み合わ
せを得ることが出来るようになり、これにより機能試験
の効率を向上させ易くなる。
全トランジスタのチェックができるようなＰの組み合わ
せを得ることが出来るようになり、これにより機能試験
の効率を向上させ易くなる。
以上のとおり本発明によれば、レジスタ回路と演算回路
とを備える論理回路において、両者を切離して別個に試
験するようにしたため、少ない繰り返し数で全トランジ
スタのチェックができるようなＰの組み合わせを得るこ
とが可能になり、これにより機能試験の効率を向上させ
易くなる。したがって、本発明によれば、試験時間を短
縮することが可能となる。
とを備える論理回路において、両者を切離して別個に試
験するようにしたため、少ない繰り返し数で全トランジ
スタのチェックができるようなＰの組み合わせを得るこ
とが可能になり、これにより機能試験の効率を向上させ
易くなる。したがって、本発明によれば、試験時間を短
縮することが可能となる。
第１図は本発明に係る試験装置を備えた論理回路の回路
図、第２図は一般的な論理回路の機能を示すブロック
図、第３図はレジスタ回路と演算回路とを備えた従来の
一般的な論理回路の回路図、第４図はスキャンパス法に
よる試験機能を備えた従来の論理回路の回路図、第５図
は本発明に係る試験装置に用いるセレクタの一例を示す
回路図である。 １…論理回路、２…レジスタ回路、2a〜2c…レジスタ、
３…演算回路、4a〜4c…登録信号線、5a〜5c…応答信号
線、6a〜6c…セレクタ、7a,7b…第１のセレクタ、8a,8b
…第２のセレクタ、CL…クロック入力、Sin…スキャン
イン入力、Sout…スキャンアウト出力、CTRL,CTRL1,CTR
L2…制御線。
図、第２図は一般的な論理回路の機能を示すブロック
図、第３図はレジスタ回路と演算回路とを備えた従来の
一般的な論理回路の回路図、第４図はスキャンパス法に
よる試験機能を備えた従来の論理回路の回路図、第５図
は本発明に係る試験装置に用いるセレクタの一例を示す
回路図である。 １…論理回路、２…レジスタ回路、2a〜2c…レジスタ、
３…演算回路、4a〜4c…登録信号線、5a〜5c…応答信号
線、6a〜6c…セレクタ、7a,7b…第１のセレクタ、8a,8b
…第２のセレクタ、CL…クロック入力、Sin…スキャン
イン入力、Sout…スキャンアウト出力、CTRL,CTRL1,CTR
L2…制御線。
Claims (2)
- 【請求項１】任意の論理状態Ｒを保持するレジスタ回路
と、任意の論理状態Ｐを入力し、この入力時に前記レジ
スタ回路に保持されている論理状態Ｒを参照し、この参
照した論理状態Ｒと入力した前記論理状態Ｐとに基づい
て一義的に定まる論理状態Ｑを出力する演算回路と、を
備える論理回路であって、 前記演算回路から前記レジスタ回路へ向けて出力される
登録信号線と外部からの信号を伝える外部信号線とのど
ちらか一方を選択して前記レジスタ回路に与える第１の
切換手段と、 前記レジスタ回路から前記演算回路へ向けて出力される
応答信号線と前記登録信号線とのどちらか一方を選択し
て前記演算回路に与える第２の切換手段と、 をさらに備えることを特徴とする論理回路。 - 【請求項２】ｎ個のレジスタから構成されたレジスタ回
路に対応して、第１の切換手段および第２の切換手段が
それぞれｎ個のセレクタから構成され、かつ、前記第１
の切換手段を構成するｎ個のセレクタによって前記ｎ個
のレジスタが直列接続されて、全体としてシフトレジス
タを構成していることを特徴とする特許請求の範囲第１
項記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213814A JPH0679054B2 (ja) | 1985-09-27 | 1985-09-27 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213814A JPH0679054B2 (ja) | 1985-09-27 | 1985-09-27 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273173A JPS6273173A (ja) | 1987-04-03 |
| JPH0679054B2 true JPH0679054B2 (ja) | 1994-10-05 |
Family
ID=16645469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213814A Expired - Fee Related JPH0679054B2 (ja) | 1985-09-27 | 1985-09-27 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0679054B2 (ja) |
-
1985
- 1985-09-27 JP JP60213814A patent/JPH0679054B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6273173A (ja) | 1987-04-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |