JPH0680645B2 - 少なくとも反応性イオンエッチング段階を含む半導体デバイスの製造方法 - Google Patents

少なくとも反応性イオンエッチング段階を含む半導体デバイスの製造方法

Info

Publication number
JPH0680645B2
JPH0680645B2 JP1159805A JP15980589A JPH0680645B2 JP H0680645 B2 JPH0680645 B2 JP H0680645B2 JP 1159805 A JP1159805 A JP 1159805A JP 15980589 A JP15980589 A JP 15980589A JP H0680645 B2 JPH0680645 B2 JP H0680645B2
Authority
JP
Japan
Prior art keywords
metal layer
substrate
layer
thickness
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1159805A
Other languages
English (en)
Other versions
JPH0244721A (ja
Inventor
フィリップ・オティエ
ジャン‐マルク・オジェ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPH0244721A publication Critical patent/JPH0244721A/ja
Publication of JPH0680645B2 publication Critical patent/JPH0680645B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/20Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/24Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
    • H10P50/246Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group III-V materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/69Etching of wafers, substrates or parts of devices using masks for semiconductor materials
    • H10P50/691Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
    • H10P50/692Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their composition, e.g. multilayer masks or materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/69Etching of wafers, substrates or parts of devices using masks for semiconductor materials
    • H10P50/691Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
    • H10P50/693Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane
    • H10P50/695Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks or sidewalls or to modify the mask
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/051Etching
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/131Reactive ion etching rie
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/945Special, e.g. metal
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/948Radiation resist
    • Y10S438/951Lift-off

Landscapes

  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】 (産業上の利用分野) この発明は、 −一般式Ga1-xInxAs1-yPyを有する半導体化合物のソリ
ッドウェーハと、 −一般式Ga1-xInxAs1-yPyを各有する半導体化合物の層
の連続体とから選ばれ、ここで前記式中のx及びYが濃
度を示し、0〜1である配置で構成される基板の反応性
イオンエッチング段階を少なくとも含み、このエッチン
グ段階を行うために反応性ガス流と協同する前記基板の
マスキングシステムを設ける半導体デバイスの製造方法
に関する。
この発明は、AIII-BV材料上の集積デバイス及び特にIn
元素を含むIII-V化合物上のオプトエレクトロニクデバ
イスの製造に使用される。
(従来の技術) 実際、材料InP及び他のIII-V化合物、特にIn元素を含有
するIII-V化合物は、電気通信における実際的標準規格
である1.3μm及び1.55μmのような大波長で動作する
集積オプトエレクトロニクデバイスの製造に対して極め
て魅力的な材料と考えられる。前記集積デバイスを製造
するためには、ミクロン又はサブミクロンパターンを得
るのにただ一つ適するドライエッチング技術を用いるこ
とが必要であることが分かる。
このようなドライエッチング法は、高解像度のパターン
を再現性をもって与えなければならない。エッチング
は、すべての結晶学的方向におけるエッチングの異方性
と表面形態の保持が要求される。
反応性イオンエッチングに基づくドライエッチング法
(以下RIEという。)は、従来技術で知られている。
一般に、これらの既知の方法において、マスクの開口で
エッチングパターンをつくるマスクを形成し、選択的エ
ッチングを実現するため、すなわち、マスクを劣化させ
ることなくマスクされた材料、代表的にはInを含有する
III-V材料のエッチングを実現するためにマスクを構成
する材料の選択と協同する反応性ガス混合物又は反応性
ガスを使用する。
オプトエレクトロニクスにおいて、実際に起こる問題
は、一般に大きな深さ、少なくとも3μmを超え、最も
しばしば7μm程度の深さに渡ってエッチングしたサブ
ミクロンパターンを形成する試みである。
前記問題は、彎曲部に横方向閉込めのために用いられる
エッチングされた溝を有する彎曲埋込み形導波路を得る
必要のある場合に起こる。更に、これらの問題は、埋込
み形光導波路の断面により形成される平行面を有するプ
レートを形成する溝により構成される鏡を得る必要があ
る場合に起こる。この場合には、完全に平坦で、なめら
かで、かつ導波路の軸に、すなわち基板に垂直な縁を有
するエッチングされた溝を得ることが特に重要である。
このようなデバイスは、「2213 フレクェンツ(2213 F
requenz)第35巻(1981年)、9月、第9号、西独国ベ
ルリン」においてカール−ハインツ・ティートゲン(Ka
rl-Heinz Tietgen)による題名「トポグラフィー光集積
回路の問題(Rroblemeder Topographie Integriert-Opt
ischer Schaltungen)」の刊行物に記載されている。し
かし、前記刊行物には、前記デバイスの製造方法の記載
はない。
また、前記問題は、デバイスの深い層へのアクセス、例
えば基板が所定数のエピタキシャル層で覆われる場合、
基板へのアクセスを得る必要がある埋込み形オプトエレ
クトロニク又は電子デバイスの製造の場合にも起こる。
この場合には、平坦な底部が一般に新しいエピタキシャ
ル層のためのベースとして役立つように意図されている
ので、極めて平坦で、かつ極めてなめらかな底部を有す
る穴を得ることが特に重要である。
最後にIII-V化合物は、多くの類似点を有するが、また
ドライエッチングに使用しうる反応性ガスに関して、特
に化合物の元素の一つが関連した反応性ガスにより揮発
性化合物を生成しうるという事実による化学的性質の多
くの相違点をも有する。
したがって、特定のIII-V化合物に適用しうる従来技術
から得られる教示を系統的に他のIII-V化合物に当ては
めることはできない。
上記のすべての特性を得るためにRIE型のドライエッチ
ング段階を用いる製造方法は、1985年軽井沢で開催され
た「GaAs及び関連化合物に関する国際シンポジウム(In
t.Symp.GaAs and Related Compounds)で発表された論
文、Inst.Phys.Conf.Ser.No.79、第6章」における、ユ
ー・ニゲブリュッゲ(U.Niggebrgge)、エム・クルー
グ(M.Klug)及びジー・ガルス(G.Garus)による「CH4
/H2を用いるInPへのRIEの新規方法(A Novel Process f
or RIE on InP,using CH4/H2)」と題する刊行物から知
られている。この文献は、反応性ガスとしてCH4及びH2
の混合物を用いるInP化合物のRIEによるドライエッチン
グを得る方法を述べている。この混合物は、真空系の腐
食の問題を避けるために、また特にこれらのガスがInP
材料の適当なエッチング速度を得ることを可能にするた
め使用される。ガス混合物及びそれらの作業条件の最適
パラメータによって、前記方法は、リボン導波路(ribb
on guide)の製造中荒さがほとんどなく85%の傾斜(in
clination)を有するエッチング縁を得ることを可能に
する。
これらの結果は、反応性ガスCH4/H2の選択と、深いエッ
チング段階に対してはSiO2層を形成し、(これをフォト
レジストで覆うこともできる。)浅いエッチング段階に
対しては単一のフォトレジスト層を形成するというマス
キング工程の選択との間の協同により得られた。この刊
行物は、マスク表面において水素化物及び重合体の層が
形成され、これによりマスクが硬化され、その浸食抵抗
が増加するという、ガスとマスク間の協同効果を述べて
いる。
最適の条件及びマスクへの効果にもかかわらず、既知方
法により得られる結果は、少なくとも7μmのエッチン
グ深さと基板に絶対的に垂直なエッチング縁がインジウ
ム(In)を含むIII-V化合物におけるサブミクロンパタ
ーンに必要である電子デバイスの製造に適用するには十
分満足ではない。特に、この刊行物に従う場合、85%
の、得られるエッチング縁の傾斜は、7μmの深さに渡
ってエッチングされるサブミクロンパターンに適用する
場合、余りにも大き過ぎる。これは、7μmの深さが得
られるのと同じ期間のエッチング段階の間に誘電体のマ
スクが水素化物層の形成にもかかわらず横方向にかなり
強い攻撃を受け確実にエッチング縁の傾斜が100%と異
なるようになるという事実によるのである。更に、前記
文献により示される方法に従ってエッチングされた穴の
底部は、例えば引き続き他の層を堆積させることができ
る程に十分なめらかではないことを確かめた。
(発明が解決しようとする課題) したがって、この発明の目的は、少なくとも7μmの深
いエッチングと、なめらかで基板に完全に垂直なエッチ
ング縁と、ミクロンパターン及び更にはGaAsのようなII
I-V化合物並びにInPのようなインジウム元素を含有する
III-V化合物に適用しうるサブミクロンパターン(0.7μ
m)をまでも得ることもできる、冒頭に述べた方法を提
供することである。
(課題を解決するための手段) この発明に従えば、方法は、マスキングシステムが厚さ
の小さいチタン(Ti)の第1金属層と、その上に設けた
約8〜12倍の厚さのニッケル(Ni)の第2金属層とで形
成され、反応性ガス流がガス混合物Cl2/CH4/H2/Arによ
り形成され、エッチング室内の分圧に関する限り前記混
合物中にCl2がCH4及びArの各量の約1/4の量で存在する
ことを特徴とする。
この発明を添付図面を参照して例によっていっそう詳細
に説明する。
この発明に従う方法は、以下に述べる段階により行われ
る: a)エッチングする基板のウェーハSの調製。このウェ
ーハは、一般式Ga1-xInxAs1-yPy(式中のX及びYは0
〜1の範囲内の濃度である。)を有するIII-V族の半導
体化合物の任意のウェーハでよい(第1a図参照)。ま
た、ウェーハは、例えばエピタクシーと同質構造又は異
質構造の形成により得られるこれらの材料の交互層の連
続体でもよい。
b)反応性イオンエッチング段階中保護しなければなら
ない基板領域の表面に配置した開口を有するマスクMを
感光性樹脂により形成すること;したがって、これらの
開口は、後にRIEに対してマスクされる領域に配置され
る(第1b図参照)。
感光性樹脂としてAz 4070又はAz 5214(商品名、シプレ
ー社(Shipley)製)又はRB 2000 N(商品名、ヒタチレ
イキャスト社(Hitachi-Raycast)製)を使用すること
ができる。この目的に対して、ウェスト(West)ら、Jo
ur.Vac.Sci.-Technol.B5(1),1987年、449〜453頁の
刊行物の参照が有益である。このような樹脂を用い業界
で知られるフォトリトグラフィ法により0.5〜1μmの
寸法を有するパターンを画成することがてきる。
例えば、実験で0.7μmの厚さを有する壁により互いに
隔てられる、1.3μm幅の溝を有する格子、又は逆の格
子、又は各1μm程度の溝と壁が交互の格子、及び一般
的な仕方でその1要素が2μm程度のピッチでミクロン
又はサブミクロンの寸法である格子を実現することが可
能である。
集積オプトエレクトロニク回路に適用する場合、獲得性
能により任意の形のミクロン又はサブミクロンパターン
を得ることができる。
したがって、断面図1a〜1fによって説明する例において
は、WS=0.7μmの溝とWM=1.3μmの壁とを有する格子
の形成を選択している。
第2図の斜視図で説明する例においては、反対にWS=1.
3μmの溝とWM=0.7μmの壁が形成される。壁が90°の
角度で曲がる複雑なパターンさえ得られる。
一方及び他方のこれらの例において、エッチング深さp
=7μmである。
このパターンは、この段階では第1b図に示すように選択
樹脂によってネガ型で得られる。サブミクロンパターン
をエッチングする場合、堆積樹脂の厚さeMは、eM0.7
μmでなければならない。
c)30〜50μmの範囲の厚さe1を有するチタン(Ti)の
第1金属層1を電子銃による真空蒸着によって堆積し、
次いで同一蒸着室において、単にターゲットを変更する
ことにより200〜500nmの範囲の厚さe2を有する、すなわ
ち、第1金属層1の約8〜12倍の厚さの、ニッケル(N
i)の第2金属層2を堆積すること(第1c図参照)。
しかし、次の段階で層Mが容易に攻撃されるように厚さ
e1及びe2を合計厚さe1+e2<eMとなるように選ぶ(第1c
図参照)。
2つの金属層1及び2の重ね合せがこの発明に従う反応
性イオンエッチング段階のマスキングシステムを構成す
る。このマスキングシステムの利点は、 −その実現の単純性、すなわち通常使用される2種の金
属の単一操作での単純な真空蒸着及び −任意の反応性ガスに対するその耐性。下層として配設
したチタン層は、その機能については後に述べるが、チ
タンが塩素によって揮発性TiCl2化合物を発生するの
で、極めて薄い厚さに限定される。上層として配設した
ニッケル層は、その厚さがチタン層の厚さの約8〜12倍
であるので、厚さがはるかに大きく、チタンと反対に浸
食、特に塩素による浸食、また垂直浸食及び横方向浸食
に極めて高い耐性を有する。
d)樹脂層Mを、例えば沸騰アセトンにより除去し、層
Mの部分の表面に堆積された層1および2の不要部のリ
フトオフ(離昇:lift-off)を可能にすること(第1d図
参照)。
e)基板Sで示す半導体材料を重ね合せ層1及び2によ
り形成されるマスクの開口でエッチングすること。この
エッチング処理は、この発明に従って次の混合物:Cl2/
CH4/H2/Arとして選ばれ、これらのガスが混合物中でそ
れぞれそれらの各々に対する1−4−24−4の分圧で作
用するガスによってそれ自体は当業者に知られているRI
E形のエッチング段階によりこの発明に従って行う。
電力は、120Wである。
全圧は、40ミリトールである。
このガス混合物は、この発明の目的を達成するために層
1及び2の形成と協同するように特に選ばれた。
実際、分かるようにIn元素を含有する化合物をエッチン
グする必要がある場合、純塩素の使用は、除かれる。こ
のガスの使用は、純粋状態では、従来技術として述べた
第2の文献に示されるようにGaAsのエッチングにのみ適
する。
他方、InPのエッチングガスとしてのCH4/H2の選択は、
前記第1文献から知られるが工業的使用にはエッチング
速度が小さ過ぎる。加工時、エッチング速度は、製造の
迅速性が品質に悪い影響を及ぼすことがなくて高くなけ
ればならない。反応性ガスの濃度、すなわち分圧の、こ
の発明に従って行う選択により高いエッチング速度とと
もにすぐれた製造品質が得られ、これにより高い製造効
率がもたらされることが分かる。
エッチング段階は、期待される品質に悪い影響を及ぼす
ことなく7μmの深さに渡って行うことができ(第1e図
及び第2図参照)。
f)RIEエッチング段階前に適用したマスキングシステ
ムを形成する金属層1及び2のリフトオフ。このリフト
オフ段階において、チタン層1が役割を果たす。実際、
層2を形成するニッケルは、基板表面を劣化させないよ
うに選んだ別の酸で大変苦労して除去することができる
に過ぎないが、他方、ニッケルの厚い層によりそれ自体
被覆されたチタン層は、純粋の又はわずかに希釈したフ
ッ化水素酸中室温で3〜10分て除去される。チタン層1
の除去は、したがってニッケル層2の除去をもたらす
(第1f図参照)。
チタン層の機能から見て、この発明は、チタン層1に代
えて、同じ特性を有する任意の金属、すなわち、単純な
堆積を示し、基板を攻撃しないフッ化水素酸又は他の酸
の中で容易に除去され、かつ反応性イオンエッチング
(RIE)段階に使用されるCl2/CH4/H2/Arガス混合物に十
分な耐性を有する任意の金属を使用することにより実施
することができる。
同様に、ニッケルは、これと同じ特性、すなわち、堆積
の単純さと選ばれた混合物による浸食に対する高い耐性
とを有する任意の金属により第2金属層を形成するよう
に置換することができる。
【図面の簡単な説明】
第1a〜1f図は、この発明に従う製造の異なる段階におけ
るデバイスの部分断面略図、 第2図は、この発明に従う方法の性能を明らかにする実
施例の斜視図である。 1……第1金属層(チタン) 2……第2金属層(ニッケル) M……樹脂層、S……基板 WS……溝幅、WM……壁厚さ

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】一般式Ga1-xInxAs1-yPyを有する半導体化
    合物のソリッドウェーハと、一般式Ga1-xInxAs1-yPy
    各有する半導体化合物の層の連続体とから選ばれ、ここ
    で前記式中のx及びYが濃度を示し、0〜1である配置
    で構成される基板の反応性イオンエッチング段階を少な
    くとも含み、このエッチング段階を行うために反応性ガ
    ス流と協同する前記基板のマスキングシステムを設ける
    半導体デバイスの製造方法において、マスキングシステ
    ムが厚さの小さいチタン(Ti)の第1金属層と、その上
    に設けた約8〜12倍の厚さのニッケル(Ni)の第2金属
    層とで形成され、反応性ガス流がガス混合物Cl2/CH4/H2
    /Arにより形成され、エッチング室内の分圧に関する限
    り前記混合物中にCl2がCH4及びArの各量の約1/4の量で
    存在することを特徴とする少なくとも反応性イオンエッ
    チング段階を含む半導体デバイスの製造方法。
  2. 【請求項2】次の段階: a)化合物Ga1-xInxAs1-yPyのウェーハと、この上に更
    にこのような化合物のエピタキシャル層を設けたウェー
    ハとから選ばれ、この一般式のx及びyが0〜1の範囲
    の濃度を示す半導体基板を形成すること; b)前記基板表面にネガ型樹脂層Mを堆積し、所定のパ
    ターンを構成するためにエッチング処理中に保護しなけ
    ればならない基板Sの領域に合わせて配置した開口をフ
    オトリトグラフィによりこの樹脂中に形成し、層Mの厚
    さを0.7μm程度とすること; c)約30〜50nmの厚さを有するチタンの第1金属層を真
    空蒸着により堆積し、次いで例えば同一室内で第1金属
    層の厚さの約8〜12倍の厚さ、すなわち約200〜500nmの
    厚さを有するニッケル(Ni)の第2金属層を真空蒸着に
    より堆積すること; d)樹脂層Mを、例えば沸騰アセトンにより除去し、こ
    れと共に第1金属層及び第2金属層の不要部分を取り去
    り、エッチングしなければならない基板領域に合わせて
    配置した開口を二つの金属層の重ね合わせにより形成し
    た系中に出現させ、これにより反応性イオンエッチング
    処理のための、前記基板Sのマスキングシステムを構成
    すること; e)前記基板Sを、このようにして構成したマスキング
    システムの開口を通してガス混合物Cl2/CH4/H2/Ar(塩
    素、メタン、水素、アルゴン)により、それらの分圧が
    それそれ比1:4:24:4の条件でそれ自体知られるいわゆる
    反応性イオンエッチング法によりエッチングすること;
    及び f)チタン(Ti)の第1金属層を純粋の又はわずかに希
    釈したフッ化水素酸(HF)によって周囲温度で3〜10分
    間攻撃し、第1金属層の除去が同時に第2金属層の除去
    をもたらすいわゆるリフトオフ法によりマスキングシス
    テムを形成する前記第1及び第2金属層を除去すること
    の継続によりマスキングシステムとガス混合物が得られ
    る請求項1記載の方法。
JP1159805A 1988-06-24 1989-06-23 少なくとも反応性イオンエッチング段階を含む半導体デバイスの製造方法 Expired - Lifetime JPH0680645B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8808504 1988-06-24
FR8808504A FR2633451B1 (fr) 1988-06-24 1988-06-24 Procede de realisation de dispositifs semiconducteurs incluant au moins une etape de gravure ionique reactive

Publications (2)

Publication Number Publication Date
JPH0244721A JPH0244721A (ja) 1990-02-14
JPH0680645B2 true JPH0680645B2 (ja) 1994-10-12

Family

ID=9367677

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1159805A Expired - Lifetime JPH0680645B2 (ja) 1988-06-24 1989-06-23 少なくとも反応性イオンエッチング段階を含む半導体デバイスの製造方法

Country Status (6)

Country Link
US (1) US4925813A (ja)
EP (1) EP0347992B1 (ja)
JP (1) JPH0680645B2 (ja)
KR (1) KR0139541B1 (ja)
DE (1) DE68915619T2 (ja)
FR (1) FR2633451B1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053105A (en) * 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template
US5068007A (en) * 1990-09-24 1991-11-26 Motorola, Inc. Etching of materials in a noncorrosive environment
EP0503473A3 (en) * 1991-03-12 1992-10-28 Texas Instruments Incorporated Method of dry etching ina1as and ingaas lattice matched to inp
DE4317722C2 (de) * 1993-05-27 1996-12-05 Siemens Ag Verfahren zum anisotropen Ätzen einer aluminiumhaltigen Schicht und Verwendung einer hierzu geeigneten Ätzgasmischung
US5946594A (en) 1996-01-02 1999-08-31 Micron Technology, Inc. Chemical vapor deposition of titanium from titanium tetrachloride and hydrocarbon reactants
JPH09326298A (ja) * 1996-04-01 1997-12-16 Denso Corp ドライエッチング方法及びel素子の製造方法
KR100374228B1 (ko) * 2001-03-28 2003-03-03 주식회사 하이닉스반도체 금속배선 형성 방법
JP4030982B2 (ja) * 2004-05-10 2008-01-09 ユーディナデバイス株式会社 半導体装置および半導体装置の製造方法
KR100759808B1 (ko) * 2005-12-08 2007-09-20 한국전자통신연구원 Iii-v 족 반도체 다층구조의 식각 방법 및 이를이용한 수직공진형 표면방출 레이저 제조 방법
US20070161529A1 (en) * 2005-12-22 2007-07-12 Tosoh Corporation Cleaning composition for semiconductor device-manufacturing apparatus and cleaning method
JP2008098456A (ja) * 2006-10-13 2008-04-24 Eudyna Devices Inc 半導体装置の製造方法
CN102110592A (zh) * 2010-12-02 2011-06-29 南京大学扬州光电研究院 用于干法刻蚀的蓝宝石衬底表面加工前期生产方法
DE102013100035B4 (de) 2012-05-24 2019-10-24 Universität Kassel Ätzverfahren für III-V Halbleitermaterialien
CN113053744B (zh) * 2019-12-27 2024-03-22 株式会社日立高新技术 半导体装置的制造方法
US11756793B2 (en) * 2019-12-27 2023-09-12 Hitachi High-Tech Corporation Semiconductor device manufacturing method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5914893B2 (ja) * 1975-09-08 1984-04-06 ソニー株式会社 ガリウム砒素系化合物半導体用エツチング液
US4467521A (en) * 1983-08-15 1984-08-28 Sperry Corporation Selective epitaxial growth of gallium arsenide with selective orientation
JPS64785A (en) * 1986-07-29 1989-01-05 Ricoh Co Ltd Manufacture of mask semiconductor laser
FR2613381B1 (fr) * 1987-04-01 1989-06-23 Cit Alcatel Procede d'attaque d'une surface d'une piece en phosphure d'indium
US4771017A (en) * 1987-06-23 1988-09-13 Spire Corporation Patterning process

Also Published As

Publication number Publication date
EP0347992B1 (fr) 1994-06-01
US4925813A (en) 1990-05-15
DE68915619T2 (de) 1994-12-22
JPH0244721A (ja) 1990-02-14
FR2633451A1 (fr) 1989-12-29
DE68915619D1 (de) 1994-07-07
KR0139541B1 (ko) 1998-07-15
FR2633451B1 (fr) 1990-10-05
EP0347992A1 (fr) 1989-12-27
KR910001871A (ko) 1991-01-31

Similar Documents

Publication Publication Date Title
JPH0680645B2 (ja) 少なくとも反応性イオンエッチング段階を含む半導体デバイスの製造方法
US5838055A (en) Trench sidewall patterned by vapor phase etching
US4637129A (en) Selective area III-V growth and lift-off using tungsten patterning
EP0649169A2 (en) Etching MoSi2 using SF6, HBr and 02
US4992137A (en) Dry etching method and method for prevention of low temperature post etch deposit
US20020136990A1 (en) Method of manufacturing high aspect ratio photolithographic features
EP0443348B1 (en) Fine processing method using oblique metal deposition
US5033816A (en) Method for making a diffraction lattice on a semiconductor material
GB2186424A (en) Method for producing integrated circuit interconnects
EP0363547B1 (en) Method for etching mirror facets of III-V semiconductor structures
US5567659A (en) Method of etching patterns in III-V material with accurate depth control
Schattenburg et al. Reactive‐ion etching of 0.2 μm period gratings in tungsten and molybdenum using CBrF3
EP4290556B1 (en) Method for dry-etching lithium niobate
KR20090063131A (ko) 반도체 장치의 제조 방법
CN111370995B (zh) 表面光栅半导体激光器及其制作方法
US6204189B1 (en) Fabrication of precision high quality facets on molecular beam epitaxy material
US5478437A (en) Selective processing using a hydrocarbon and hydrogen
JP2887878B2 (ja) レジストパターンの保護膜の形成方法
JP3123914B2 (ja) 半導体装置の製造方法
JP2932441B2 (ja) 半導体光導波路の製造方法
JPH02254720A (ja) 微細エッチング方法
Boche A novel technique for multiple-level dry etching (MULDE) featuring self-aligned etch masks
JPWO2003067293A1 (ja) 光導波路の製造方法
JPH065585A (ja) 半導体装置の製造方法
JPH0684841A (ja) シリコン基板の溝形成方法