JPH0681146B2 - デ−タバス回路 - Google Patents
デ−タバス回路Info
- Publication number
- JPH0681146B2 JPH0681146B2 JP62100519A JP10051987A JPH0681146B2 JP H0681146 B2 JPH0681146 B2 JP H0681146B2 JP 62100519 A JP62100519 A JP 62100519A JP 10051987 A JP10051987 A JP 10051987A JP H0681146 B2 JPH0681146 B2 JP H0681146B2
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- JP
- Japan
- Prior art keywords
- data
- clock signal
- configuration
- data bus
- enable signals
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路によるデータバス回路に関し、
特にCMOS回路によるデータバス回路に関する。
特にCMOS回路によるデータバス回路に関する。
従来、複数のクロックに同期したデータ転送を単一のデ
ータバスを共有して行なう場合、そのデータバスはスタ
ティックバスとして構成されていた。第５図はそのデー
タバス回路の一例を示す回路図であり、第６図はその動
作タイミングの一例を示す図である。第５図に示した回
路はデータバス１ビット分に相当するものである。デー
タＡは出力イネーブル信号EAがクロックΦＡに同期化さ
れた信号53によりデータバスDBに出力され、またデータ
Ｂは出力イネーブル信号EBがクロックΦＢに同期化され
た信号54によりデータバスDBに出力される。クロックΦ
ＡとΦＢは互いに非同期であるが、データバスDB上でデ
ータA,Bが競合しないようにEA,EBのアービトレイション
がとられている。53,54の信号が双方ともインアクティ
ブの時はDBはフローティングとなる。51,52の回路は、
一般によく用いられる３ステート出力バッファである。
ータバスを共有して行なう場合、そのデータバスはスタ
ティックバスとして構成されていた。第５図はそのデー
タバス回路の一例を示す回路図であり、第６図はその動
作タイミングの一例を示す図である。第５図に示した回
路はデータバス１ビット分に相当するものである。デー
タＡは出力イネーブル信号EAがクロックΦＡに同期化さ
れた信号53によりデータバスDBに出力され、またデータ
Ｂは出力イネーブル信号EBがクロックΦＢに同期化され
た信号54によりデータバスDBに出力される。クロックΦ
ＡとΦＢは互いに非同期であるが、データバスDB上でデ
ータA,Bが競合しないようにEA,EBのアービトレイション
がとられている。53,54の信号が双方ともインアクティ
ブの時はDBはフローティングとなる。51,52の回路は、
一般によく用いられる３ステート出力バッファである。
上述したスタティックバス構成は比較的動作が安定して
おり設計が容易なのが特徴であるが、第５図51,52に示
されるように出力バッファ部の回路規模が大きくなるう
えにバスの負荷容量が大きくなり高速動作には向かない
という欠点がある。
おり設計が容易なのが特徴であるが、第５図51,52に示
されるように出力バッファ部の回路規模が大きくなるう
えにバスの負荷容量が大きくなり高速動作には向かない
という欠点がある。
上述した従来のスタティックバス構成のデータバス回路
に対し、本発明は複数の非同期クロックに同期したデー
タ転送においてもダイナミック転送を可能とするデータ
バス回路を提供するという独創的内容を有する。
に対し、本発明は複数の非同期クロックに同期したデー
タ転送においてもダイナミック転送を可能とするデータ
バス回路を提供するという独創的内容を有する。
本発明のデータバス回路は、単一のデータバスの電位を
ハイレベルにするプリチャージ手段とあらかじめ定めた
所定のクロック信号に同期して所定のデータを前記デー
タバスへ転送するデータ転送手段とを有し、前記データ
転送手段が複数用いられるとともにデータ出力可否制御
用であって互に非同期かつ所定の信号間隔がとられた複
数の出力イネーブル信号にそれぞれ応答して前記データ
の転送を行なうデータバス回路において； 前記プリチャージ手段は、高位電源電位および前記デー
タバス間に接続されたMOSトランジスタを有しかつ複数
の互に非同期の前記クロック信号と複数の前記イネーブ
ル信号とがそれぞれ供給され、これらイネーブル信号が
それぞれ所定の前記クロック信号を選択するとともに前
記クロック信号の第１のレベル期間のみ前記MOSトラン
ジスタを導通させるようにした第１の構成、および高位
電源電位および前記データバス間に接続されたMOSトラ
ンジスタを有しかつ前記複数のクロック信号のうちの単
一のクロック信号とこのクロック信号以外の前記クロッ
ク信号により同期化された複数の前記イネーブル信号と
がそれぞれ供給され、これら複数のイネーブル信号が前
記単一のクロック信号の前記第１のレベル期間のみ選択
されて前記MOSトランジスタを導通させるようにした第
２の構成のうちの一方を含み、 前記データ出力手段は、前記データバスおよび低位電源
電位間に直列接続された２つのMOSトランジスタの一方
のゲートには複数のデータのうちの一つが供給され、他
方には複数の前記イネーブル信号のうちの１つが所定の
前記クロック信号の前記第１のレベルの反転レベル期間
に供給されるようにした第１の構成、および高位電源電
位と低位電源電位との間に接続されたMOSトランジスタ
のゲートには、前記単一のクロック信号とこのクロック
信号により同期化された複数の前記イネーブル信号のう
ちの１つとの論理が一致したときに前記複数のデータの
うち１つが供給されるようにした第２の構成のうち一方
を含み、前記プリチャージ手段の第１の構成と前記デー
タ出力手段の第１の構成との組み合せ、前記プリチャー
ジ手段の第２の構成と前記データ出力手段の第２の構成
との組み合せ、および前記プリチャージ手段の第２の構
成と前記データ出力手段の第１の構成との組み合せのう
ち一方を備えることを特徴とする。
ハイレベルにするプリチャージ手段とあらかじめ定めた
所定のクロック信号に同期して所定のデータを前記デー
タバスへ転送するデータ転送手段とを有し、前記データ
転送手段が複数用いられるとともにデータ出力可否制御
用であって互に非同期かつ所定の信号間隔がとられた複
数の出力イネーブル信号にそれぞれ応答して前記データ
の転送を行なうデータバス回路において； 前記プリチャージ手段は、高位電源電位および前記デー
タバス間に接続されたMOSトランジスタを有しかつ複数
の互に非同期の前記クロック信号と複数の前記イネーブ
ル信号とがそれぞれ供給され、これらイネーブル信号が
それぞれ所定の前記クロック信号を選択するとともに前
記クロック信号の第１のレベル期間のみ前記MOSトラン
ジスタを導通させるようにした第１の構成、および高位
電源電位および前記データバス間に接続されたMOSトラ
ンジスタを有しかつ前記複数のクロック信号のうちの単
一のクロック信号とこのクロック信号以外の前記クロッ
ク信号により同期化された複数の前記イネーブル信号と
がそれぞれ供給され、これら複数のイネーブル信号が前
記単一のクロック信号の前記第１のレベル期間のみ選択
されて前記MOSトランジスタを導通させるようにした第
２の構成のうちの一方を含み、 前記データ出力手段は、前記データバスおよび低位電源
電位間に直列接続された２つのMOSトランジスタの一方
のゲートには複数のデータのうちの一つが供給され、他
方には複数の前記イネーブル信号のうちの１つが所定の
前記クロック信号の前記第１のレベルの反転レベル期間
に供給されるようにした第１の構成、および高位電源電
位と低位電源電位との間に接続されたMOSトランジスタ
のゲートには、前記単一のクロック信号とこのクロック
信号により同期化された複数の前記イネーブル信号のう
ちの１つとの論理が一致したときに前記複数のデータの
うち１つが供給されるようにした第２の構成のうち一方
を含み、前記プリチャージ手段の第１の構成と前記デー
タ出力手段の第１の構成との組み合せ、前記プリチャー
ジ手段の第２の構成と前記データ出力手段の第２の構成
との組み合せ、および前記プリチャージ手段の第２の構
成と前記データ出力手段の第１の構成との組み合せのう
ち一方を備えることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図であり、データ
バス１ビット分について示したものである。第２図はそ
の動作タイミングの一例を示した図である。信号EA,EB
はそれそれの非同期クロックΦA,ΦＢの立下り同期した
信号であるが、データ及びの転送サイクルが重複し
ないようにアービトレイションがとられているものとす
る。まず、EAがアクティブになると、制御回路17によっ
てEAと重なるΦＡのハイレベル（以下“H"とする）期間
だけ がアクティブになる。この時出力バッファ回路11,12の
出力値はハイインピーダンス（“Hi−z"）となってい
る。11の出力値“Hi−z"は回路13に入力しているΦＡに
よるもので、12の出力値“Hi−z"は回路14に入力してい
る信号EBがインアクティブになっていることによる。し
たがって、この期間データバスDBは のアクティブを受けたＰ−チャンネル型MOSトランジス
タ18により“H"にプリチャージされる。次にΦＡがロー
レベル（以下“L"とする）になるとトランジスタ18がOF
Fし信号15がアクティブとなるため、データが“H"の
時は出力バッファ回路11によりDBはプルダウンし、“L"
を出力し、データが“L"の時は回路11の出力は“Hi−
z"となるのでDBはプリチャージされている“H"が保持さ
れる。EAがインアクティブになり転送サイクルが終了す
ると、信号15がインアクティブとなり、DBはフローティ
ングとなる。データを出力する転送サイクルにおいて
も信号EB,クロックΦＢに基づいてまったく同様の動作
がなされる。
バス１ビット分について示したものである。第２図はそ
の動作タイミングの一例を示した図である。信号EA,EB
はそれそれの非同期クロックΦA,ΦＢの立下り同期した
信号であるが、データ及びの転送サイクルが重複し
ないようにアービトレイションがとられているものとす
る。まず、EAがアクティブになると、制御回路17によっ
てEAと重なるΦＡのハイレベル（以下“H"とする）期間
だけ がアクティブになる。この時出力バッファ回路11,12の
出力値はハイインピーダンス（“Hi−z"）となってい
る。11の出力値“Hi−z"は回路13に入力しているΦＡに
よるもので、12の出力値“Hi−z"は回路14に入力してい
る信号EBがインアクティブになっていることによる。し
たがって、この期間データバスDBは のアクティブを受けたＰ−チャンネル型MOSトランジス
タ18により“H"にプリチャージされる。次にΦＡがロー
レベル（以下“L"とする）になるとトランジスタ18がOF
Fし信号15がアクティブとなるため、データが“H"の
時は出力バッファ回路11によりDBはプルダウンし、“L"
を出力し、データが“L"の時は回路11の出力は“Hi−
z"となるのでDBはプリチャージされている“H"が保持さ
れる。EAがインアクティブになり転送サイクルが終了す
ると、信号15がインアクティブとなり、DBはフローティ
ングとなる。データを出力する転送サイクルにおいて
も信号EB,クロックΦＢに基づいてまったく同様の動作
がなされる。
なお、本実施例では説明を容易にするためプリチャージ
制御回路17はANDゲート２個を有する組み合せ回路で説
明したが、この種の回路では出力バッファ回路11および
12は通常２個以上使用されるからその場合は出力バッフ
ァ数に合せてANDゲートの数を増やすのは当然である。
制御回路17はANDゲート２個を有する組み合せ回路で説
明したが、この種の回路では出力バッファ回路11および
12は通常２個以上使用されるからその場合は出力バッフ
ァ数に合せてANDゲートの数を増やすのは当然である。
第３図は本発明の第２の実施例を示すブロック図であ
り、データバス１ビット分について示したものである。
第４図はその動作タイミングの一例を示した図である。
第１の実施例と同様にクロックΦA,ΦＢは非同期であ
り、データＡ及びデータＢの転送サイクルが重複しない
ように出力イネーブル信号EA,EBのアービトレイション
がとられているものとする。イネーブル信号EBがインア
クティブの時はこのデータバス回路は、単にΦＡに基づ
いたダイナミックデータバス回路として動作する。ここ
でイネーブル信号EBがアクティブになった場合はそれを
受けたΦＢラッチと出力信号33により が無条件にインアクティブとなり、プリチャージ用トラ
ンジスタ35は信号33が“H"の間OFFすることになる。一
方この時データＢは３ステート出力バッファ32によりDB
に対しスタティックに出力される。本実施例は１クロッ
クΦＢのサイクルタイムが非常に遅く、かつDBによるデ
ータの保持が充分でなく、そのため第１の実施例のよう
な構成をとれない場合において、本実施例を適用するこ
とによって従来の問題点を解決する回避策の一例であ
る。
り、データバス１ビット分について示したものである。
第４図はその動作タイミングの一例を示した図である。
第１の実施例と同様にクロックΦA,ΦＢは非同期であ
り、データＡ及びデータＢの転送サイクルが重複しない
ように出力イネーブル信号EA,EBのアービトレイション
がとられているものとする。イネーブル信号EBがインア
クティブの時はこのデータバス回路は、単にΦＡに基づ
いたダイナミックデータバス回路として動作する。ここ
でイネーブル信号EBがアクティブになった場合はそれを
受けたΦＢラッチと出力信号33により が無条件にインアクティブとなり、プリチャージ用トラ
ンジスタ35は信号33が“H"の間OFFすることになる。一
方この時データＢは３ステート出力バッファ32によりDB
に対しスタティックに出力される。本実施例は１クロッ
クΦＢのサイクルタイムが非常に遅く、かつDBによるデ
ータの保持が充分でなく、そのため第１の実施例のよう
な構成をとれない場合において、本実施例を適用するこ
とによって従来の問題点を解決する回避策の一例であ
る。
〔発明の効果〕 以上説明したように本発明は、単一のデータバス上で、
複数の非同期クロックに同期してデータ転送が行なわれ
る場合においても高位電源電位および前記データバス間
に接続されたMOSトランジスタを有しかつ複数の互に非
同期のクロック信号と複数のイネーブル信号とがそれぞ
れ供給され、これらイネーブル信号がそれぞれ所定のク
ロック信号を選択するとともにクロック信号の第１のレ
ベル期間のみMOSトランジスタを導通させるようにした
第１の構成、および複数のクロック信号のうちの単一の
クロック信号とこのクロック信号以外の前記クロック信
号により同期化された複数のイネーブル信号とがそれぞ
れ供給され、これら複数のイネーブル信号が単一のクロ
ック信号の前記第１のレベル期間のみ選択されて前記MO
Sトランジスタを導通させるようにした第２の構成のう
ちの一方を含むようにしたプリチャージ手段と、データ
バスおよび低位電源電位間に直列接続された２つのMOS
トランジスタの一方のゲートには複数のデータのうちの
一つが供給され、他方には複数のイネーブル信号のうち
の１つが所定のクロック信号の前記第１のレベルの反転
レベル期間に供給されるようにした第１の構成、および
高位電源電位と低位電源電位との間に接続されたMOSト
ランジスタのゲートには、単一のクロック信号とこのク
ロック信号により同期化された複数のイネーブル信号の
うちの１つとの論理が一致したときに複数のデータのう
ち１つが供給されるようにした第２の構成のうち一方を
含むようにした前記データ出力手段とを有し、プリチャ
ージ手段の第１の構成とデータ出力手段の第１の構成と
の組み合せ、プリチャージ手段の第２の構成とデータ出
力手段の第２の構成との組み合せ、およびプリチャージ
手段の第２の構成とデータ出力手段の第１の構成との組
み合せのうち一方を備えるようにしたので、完全ダイナ
ミックバス化あるいはスタティック−ダイナミック複合
バス化でき、ダイナミックバス回路の利点であるところ
の出力バッファ回路構成が単純、バス自体の容量が小さ
くなり高速動作が可能となる。
複数の非同期クロックに同期してデータ転送が行なわれ
る場合においても高位電源電位および前記データバス間
に接続されたMOSトランジスタを有しかつ複数の互に非
同期のクロック信号と複数のイネーブル信号とがそれぞ
れ供給され、これらイネーブル信号がそれぞれ所定のク
ロック信号を選択するとともにクロック信号の第１のレ
ベル期間のみMOSトランジスタを導通させるようにした
第１の構成、および複数のクロック信号のうちの単一の
クロック信号とこのクロック信号以外の前記クロック信
号により同期化された複数のイネーブル信号とがそれぞ
れ供給され、これら複数のイネーブル信号が単一のクロ
ック信号の前記第１のレベル期間のみ選択されて前記MO
Sトランジスタを導通させるようにした第２の構成のう
ちの一方を含むようにしたプリチャージ手段と、データ
バスおよび低位電源電位間に直列接続された２つのMOS
トランジスタの一方のゲートには複数のデータのうちの
一つが供給され、他方には複数のイネーブル信号のうち
の１つが所定のクロック信号の前記第１のレベルの反転
レベル期間に供給されるようにした第１の構成、および
高位電源電位と低位電源電位との間に接続されたMOSト
ランジスタのゲートには、単一のクロック信号とこのク
ロック信号により同期化された複数のイネーブル信号の
うちの１つとの論理が一致したときに複数のデータのう
ち１つが供給されるようにした第２の構成のうち一方を
含むようにした前記データ出力手段とを有し、プリチャ
ージ手段の第１の構成とデータ出力手段の第１の構成と
の組み合せ、プリチャージ手段の第２の構成とデータ出
力手段の第２の構成との組み合せ、およびプリチャージ
手段の第２の構成とデータ出力手段の第１の構成との組
み合せのうち一方を備えるようにしたので、完全ダイナ
ミックバス化あるいはスタティック−ダイナミック複合
バス化でき、ダイナミックバス回路の利点であるところ
の出力バッファ回路構成が単純、バス自体の容量が小さ
くなり高速動作が可能となる。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図の動作タイミングの一例を示す図、第３図は本発
明の第２の実施例を示す回路図、第４図は第３図の動作
タイミングの一例を示す図、第５図および第６図は従来
例を示す回路図とその動作タイミングの一例を示す図で
ある。 DB……データバス、ΦA,ΦＢ……クロック、 17,34……プリチャージ制御回路、18,35……プリチャー
ジトランジスタ、13,14……データ出力制御回路、11,1
2,31,32,51,52……出力バッファ回路。
第１図の動作タイミングの一例を示す図、第３図は本発
明の第２の実施例を示す回路図、第４図は第３図の動作
タイミングの一例を示す図、第５図および第６図は従来
例を示す回路図とその動作タイミングの一例を示す図で
ある。 DB……データバス、ΦA,ΦＢ……クロック、 17,34……プリチャージ制御回路、18,35……プリチャー
ジトランジスタ、13,14……データ出力制御回路、11,1
2,31,32,51,52……出力バッファ回路。
Claims (1)
- 【請求項１】単一のデータバスの電位をハイレベルにす
るプリチャージ手段とあらかじめ定めた所定のクロック
信号に同期して所定のデータを前記データバスへ転送す
るデータ転送手段とを有し、前記データ転送手段が複数
用いられるとともにデータ出力可否制御用であって互に
非同期かつ所定の信号間隔がとられた複数の出力イネー
ブル信号にそれぞれ応答して前記データの転送を行なう
データバス回路において； 前記プリチャージ手段は、高位電源電位および前記デー
タバス間に接続されたMOSトランジスタを有しかつ複数
の互に非同期の前記クロック信号と複数の前記イネーブ
ル信号とがそれぞれ供給され、これらイネーブル信号が
それぞれ所定の前記クロック信号を選択するとともに前
記クロック信号の第１のレベル期間のみ前記MOSトラン
ジスタを導通させるようにした第１の構成、および高位
電源電位および前記データバス間に接続されたMOSトラ
ンジスタを有しかつ前記複数のクロック信号のうちの単
一のクロック信号とこのクロック信号以外の前記クロッ
ク信号により同期化された複数の前記イネーブル信号と
がそれぞれ供給され、これら複数のイネーブル信号が前
記単一のクロック信号の前記第１のレベル期間のみ選択
されて前記MOSトランジスタを導通させるようにした第
２の構成のうちの一方を含み、 前記データ出力手段は、前記データバスおよび低位電源
電位間に直列接続された２つのMOSトランジスタの一方
のゲートには複数のデータのうちの一つが供給され、他
方には複数の前記イネーブル信号のうちの１つが所定の
前記クロック信号の前記第１のレベルの反転レベル期間
に供給されるようにした第１の構成、および高位電源電
位と低位電源電位との間に接続されたMOSトランジスタ
のゲートには、前記単一のクロック信号とこのクロック
信号により同期化された複数の前記イネーブル信号のう
ちの１つとの論理が一致したときに前記複数のデータの
うち１つが供給されるようにした第２の構成のうち一方
を含み、前記プリチャージ手段の第１の構成と前記デー
タ出力手段の第１の構成との組み合せ、前記プリチャー
ジ手段の第２の構成と前記データ出力手段の第２の構成
との組み合せ、および前記プリチャージ手段の第２の構
成と前記データ出力手段の第１の構成との組み合せのう
ち一方を備えることを特徴とするデータバス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100519A JPH0681146B2 (ja) | 1987-04-22 | 1987-04-22 | デ−タバス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100519A JPH0681146B2 (ja) | 1987-04-22 | 1987-04-22 | デ−タバス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263943A JPS63263943A (ja) | 1988-10-31 |
| JPH0681146B2 true JPH0681146B2 (ja) | 1994-10-12 |
Family
ID=14276203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62100519A Expired - Lifetime JPH0681146B2 (ja) | 1987-04-22 | 1987-04-22 | デ−タバス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681146B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2801824B2 (ja) * | 1992-12-28 | 1998-09-21 | 株式会社東芝 | 半導体集積回路装置 |
| KR100443037B1 (ko) * | 2002-01-16 | 2004-08-04 | 윤성호 | 법면보호블록 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164631A (en) * | 1980-05-22 | 1981-12-17 | Toshiba Corp | Signal line precharging circuit |
| JPS5833739A (ja) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | バスライン駆動回路 |
| JPS58211226A (ja) * | 1982-05-31 | 1983-12-08 | Toshiba Corp | プリチヤ−ジ回路 |
| JPH0721744B2 (ja) * | 1985-01-11 | 1995-03-08 | 株式会社日立製作所 | バスラインのプリチャージ回路 |
| JPS61217828A (ja) * | 1985-03-25 | 1986-09-27 | Nec Corp | バス方式 |
-
1987
- 1987-04-22 JP JP62100519A patent/JPH0681146B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63263943A (ja) | 1988-10-31 |
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