JPH0682514A - バーンインボード - Google Patents
バーンインボードInfo
- Publication number
- JPH0682514A JPH0682514A JP4236931A JP23693192A JPH0682514A JP H0682514 A JPH0682514 A JP H0682514A JP 4236931 A JP4236931 A JP 4236931A JP 23693192 A JP23693192 A JP 23693192A JP H0682514 A JPH0682514 A JP H0682514A
- Authority
- JP
- Japan
- Prior art keywords
- burn
- ics
- board
- integrated circuits
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】発生するノイズの大きさを低減するバーンイン
ボードを提供する。 【構成】複数の同一品種のＩＣ２２を、遅延素子２６を
介して並列接続し、バーンインボード上で同時に動作す
るＩＣの数を減少させ、バーンインボード上の電源、グ
ランドのノイズを小さくした。
ボードを提供する。 【構成】複数の同一品種のＩＣ２２を、遅延素子２６を
介して並列接続し、バーンインボード上で同時に動作す
るＩＣの数を減少させ、バーンインボード上の電源、グ
ランドのノイズを小さくした。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の出荷前の高
温動作試験に使用されるバーンインボードに関する。
温動作試験に使用されるバーンインボードに関する。
【０００２】
【従来の技術】集積回路の製造工程においては、不良の
発生を完全になくすことはできなく、良品の中にも使用
直後に不良品となるような欠陥のある製品が含まれてい
る。これらの欠陥を含む集積回路にストレスを加えて試
験することによって、欠陥のある集積回路を除去するこ
とをスクリーニングという。
発生を完全になくすことはできなく、良品の中にも使用
直後に不良品となるような欠陥のある製品が含まれてい
る。これらの欠陥を含む集積回路にストレスを加えて試
験することによって、欠陥のある集積回路を除去するこ
とをスクリーニングという。
【０００３】このスクリーニングには種々のものがあ
り、例えばＩＣやＬＳＩなどの集積回路を出荷する前
に、定格またはこの定格より厳しい動作条件（例えば１
２５℃の高温など）のもとで一定時間（例えば２４時
間）の動作試験を行うバーンインが知られている。この
バーンインには、複数の集積回路を同時に搭載して、試
験を行うことのできるバーンインボードが使用される。
り、例えばＩＣやＬＳＩなどの集積回路を出荷する前
に、定格またはこの定格より厳しい動作条件（例えば１
２５℃の高温など）のもとで一定時間（例えば２４時
間）の動作試験を行うバーンインが知られている。この
バーンインには、複数の集積回路を同時に搭載して、試
験を行うことのできるバーンインボードが使用される。
【０００４】このバーンインボードに例えば複数のＩＣ
が搭載された状態を、図５を参照して説明する。図５
は、縦にｍ列、横にｎ列並列接続された複数の集積回路
の一部のみを示す。図５に示すように、バーンインボー
ド１０には複数のＩＣ１２が搭載され、外部から与えら
れた入力信号１４によって複数のＩＣ１２が動作され
る。このバーンインが終了した全ての集積回路は、ＬＳ
Ｉテスタによって検査され、合格品だけが出荷される。
が搭載された状態を、図５を参照して説明する。図５
は、縦にｍ列、横にｎ列並列接続された複数の集積回路
の一部のみを示す。図５に示すように、バーンインボー
ド１０には複数のＩＣ１２が搭載され、外部から与えら
れた入力信号１４によって複数のＩＣ１２が動作され
る。このバーンインが終了した全ての集積回路は、ＬＳ
Ｉテスタによって検査され、合格品だけが出荷される。
【０００５】
【発明が解決しようとする課題】ところで、バーンイン
ボード１０上の複数のＩＣは同一品種であるため、外部
からの入力信号１４により同時に動作される。このため
バーンインボード１０上の電源、グランドのノイズが大
きくなり、ラッチアップ（電流が突然流れ出し止まらな
い現象）が生じる恐れがある。このラッチアップが生じ
た場合は、ＩＣが破壊されてしまい、この結果、歩留り
が低下するという問題がある。
ボード１０上の複数のＩＣは同一品種であるため、外部
からの入力信号１４により同時に動作される。このため
バーンインボード１０上の電源、グランドのノイズが大
きくなり、ラッチアップ（電流が突然流れ出し止まらな
い現象）が生じる恐れがある。このラッチアップが生じ
た場合は、ＩＣが破壊されてしまい、この結果、歩留り
が低下するという問題がある。
【０００６】また、バーンイン中に正しくバーンインさ
れているか否かを監視し、正しくバーンインされていな
いときは入力信号を停止する機能を備えたバーンイン装
置及びボードが使用されている。このため、１つのＩＣ
でラッチアップが生じれば、入力信号が停止し、同じボ
ード上の他のＩＣは正しくバーンインされない。このよ
うな場合、再度バーンインを行うという余分な工程が生
じる。
れているか否かを監視し、正しくバーンインされていな
いときは入力信号を停止する機能を備えたバーンイン装
置及びボードが使用されている。このため、１つのＩＣ
でラッチアップが生じれば、入力信号が停止し、同じボ
ード上の他のＩＣは正しくバーンインされない。このよ
うな場合、再度バーンインを行うという余分な工程が生
じる。
【０００７】本発明は、上記事情に鑑み、発生するノイ
ズの大きさを低減するバーンインボードを提供すること
を目的とする。
ズの大きさを低減するバーンインボードを提供すること
を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明のバーンインボードは、複数の同一品種の集積
回路を信号線により並列接続し、この集積回路に同一信
号源から信号を入力することにより、この集積回路を動
作させるバーンインボードにおいて、複数の集積回路
を、遅延素子を介して並列接続したことを特徴とするも
のである。
の本発明のバーンインボードは、複数の同一品種の集積
回路を信号線により並列接続し、この集積回路に同一信
号源から信号を入力することにより、この集積回路を動
作させるバーンインボードにおいて、複数の集積回路
を、遅延素子を介して並列接続したことを特徴とするも
のである。
【０００９】
【作用】本発明のバーンインボードによれば、同一信号
源から入力された信号は遅延素子を通って、夫々の集積
回路に入力される。この結果、バーンインボード上の全
ての集積回路に信号が同時に入力されることは無く、幾
つかの集積回路毎に異なるタイミングにより入力され、
幾つかの集積回路毎に同時に動作する。このため、バー
ンインボード上の全ての集積回路が同時に動作したとき
に電源、グランドに発生するノイズの大きさに比べ、発
生するノイズの大きさは低減される。
源から入力された信号は遅延素子を通って、夫々の集積
回路に入力される。この結果、バーンインボード上の全
ての集積回路に信号が同時に入力されることは無く、幾
つかの集積回路毎に異なるタイミングにより入力され、
幾つかの集積回路毎に同時に動作する。このため、バー
ンインボード上の全ての集積回路が同時に動作したとき
に電源、グランドに発生するノイズの大きさに比べ、発
生するノイズの大きさは低減される。
【００１０】なお、全ての集積回路に入力される信号の
タイミングをずらすように遅延素子を配置しても良い
し、適切な個数毎に入力される信号のタイミングをずら
すように遅延素子配置しても良い。
タイミングをずらすように遅延素子を配置しても良い
し、適切な個数毎に入力される信号のタイミングをずら
すように遅延素子配置しても良い。
【００１１】
【実施例】次に、本発明のバーンインボードの一実施例
を、図面を参照して説明する。図１は、ＩＣが、縦にｍ
列、横にｎ列並列接続されて搭載された本実施例のバー
ンインボードを示す概略構成図であり、全てのＩＣを示
しておらず、一部のＩＣだけが示されている。
を、図面を参照して説明する。図１は、ＩＣが、縦にｍ
列、横にｎ列並列接続されて搭載された本実施例のバー
ンインボードを示す概略構成図であり、全てのＩＣを示
しておらず、一部のＩＣだけが示されている。
【００１２】図１に示すように、本実施例のバーンイン
ボード２０には複数のＩＣ２２が搭載され、外部から与
えられた入力信号２４によってこれらのＩＣ２２が動作
されるが、並列接続された隣り合うＩＣは遅延素子２６
を介して接続されているため、動作タイミングはずれて
いる。なお、遅延素子は、各ＩＣの入力側だけに接続し
ても良い。
ボード２０には複数のＩＣ２２が搭載され、外部から与
えられた入力信号２４によってこれらのＩＣ２２が動作
されるが、並列接続された隣り合うＩＣは遅延素子２６
を介して接続されているため、動作タイミングはずれて
いる。なお、遅延素子は、各ＩＣの入力側だけに接続し
ても良い。
【００１３】次に、図２、図３及び図４を参照して、縦
３列、横３列にＩＣが搭載されたバーンインボードのノ
イズ発生を、図１に示すように遅延素子が接続された場
合と接続されて無い場合とに分けて説明する。図２は、
縦３列、横３列にＩＣが搭載されたバーンインボードを
示す概略構成図であり、信号線等を省略して示し、破線
で囲んだＡ、Ｂ、Ｃは夫々１つのグループとしたＩＣ群
である。図３は、遅延素子が接続されていないとした場
合の図２に示すバーンインボードのノイズ発生状況を示
す説明図、図４は、遅延素子が接続されているとした場
合の図２に示すバーンインボードのノイズ発生状況を示
す説明図である。
３列、横３列にＩＣが搭載されたバーンインボードのノ
イズ発生を、図１に示すように遅延素子が接続された場
合と接続されて無い場合とに分けて説明する。図２は、
縦３列、横３列にＩＣが搭載されたバーンインボードを
示す概略構成図であり、信号線等を省略して示し、破線
で囲んだＡ、Ｂ、Ｃは夫々１つのグループとしたＩＣ群
である。図３は、遅延素子が接続されていないとした場
合の図２に示すバーンインボードのノイズ発生状況を示
す説明図、図４は、遅延素子が接続されているとした場
合の図２に示すバーンインボードのノイズ発生状況を示
す説明図である。
【００１４】先ず、図３を参照して、遅延素子が接続さ
れていない場合のノイズ発生状況について説明する。な
お、入力信号としては図３に示すパルス信号３２が入力
されたとする。図３の場合は、遅延素子が接続されてい
ないため、９つのＩＣに同時に信号が入力される。この
結果、９つのＩＣが同時に動作を開始するため、図３に
示すような大きなノイズ３０が発生する。
れていない場合のノイズ発生状況について説明する。な
お、入力信号としては図３に示すパルス信号３２が入力
されたとする。図３の場合は、遅延素子が接続されてい
ないため、９つのＩＣに同時に信号が入力される。この
結果、９つのＩＣが同時に動作を開始するため、図３に
示すような大きなノイズ３０が発生する。
【００１５】一方、図４の場合は、並列接続された複数
のＩＣが、遅延素子を介して接続されている。例えば、
図２に示すＩＣ４２、４４、４６が、遅延素子を介して
並列に接続されているため、破線Ａ、Ｂ、Ｃで囲まれた
夫々３つずつのＩＣだけに同時に信号が入力される。こ
のため、図４に示すように、Ａ、Ｂ、Ｃの各グループ単
位では、夫々信号が入力されるタイミングがずれるた
め、同時に動作するＩＣの数は少なく、発生するノイズ
４０は、図３に示すノイズ３０に比べると小さなものと
なる。
のＩＣが、遅延素子を介して接続されている。例えば、
図２に示すＩＣ４２、４４、４６が、遅延素子を介して
並列に接続されているため、破線Ａ、Ｂ、Ｃで囲まれた
夫々３つずつのＩＣだけに同時に信号が入力される。こ
のため、図４に示すように、Ａ、Ｂ、Ｃの各グループ単
位では、夫々信号が入力されるタイミングがずれるた
め、同時に動作するＩＣの数は少なく、発生するノイズ
４０は、図３に示すノイズ３０に比べると小さなものと
なる。
【００１６】このように、本実施例では、バーンインボ
ード上で並列接続された複数のＩＣが遅延素子を介して
接続されているため、外部からの入力信号がＩＣに入る
タイミングがずれる。このため、バーンインボードの電
源、グランドのノイズが低減される。
ード上で並列接続された複数のＩＣが遅延素子を介して
接続されているため、外部からの入力信号がＩＣに入る
タイミングがずれる。このため、バーンインボードの電
源、グランドのノイズが低減される。
【００１７】
【発明の効果】バーンインボード上で同時に動作する集
積回路数が減るため、バーンインボード上の電源、グラ
ンドのノイズが小さくなり、以下の効果がある。 （１）ノイズによる集積回路の不良が減少できる。 （２）信号に異常が生じた場合に信号の供給が停止する
装置では、大きいノイズが発生したとき、信号の供給が
途中で停止し、正規のストレスを加えることができな
い。この場合、再度のバーンインが必要となる。本発明
のバーンインボードによれば、このような余分な作業工
程にかかる無駄な時間を削減できる。
積回路数が減るため、バーンインボード上の電源、グラ
ンドのノイズが小さくなり、以下の効果がある。 （１）ノイズによる集積回路の不良が減少できる。 （２）信号に異常が生じた場合に信号の供給が停止する
装置では、大きいノイズが発生したとき、信号の供給が
途中で停止し、正規のストレスを加えることができな
い。この場合、再度のバーンインが必要となる。本発明
のバーンインボードによれば、このような余分な作業工
程にかかる無駄な時間を削減できる。
【図１】ＩＣが、縦にｍ列、横にｎ列並列接続されて搭
載された一実施例のバーンインボードを示す概略構成図
であり、ＩＣの一部だけを示している。
載された一実施例のバーンインボードを示す概略構成図
であり、ＩＣの一部だけを示している。
【図２】縦３列、横３列にＩＣが搭載されたバーンイン
ボードを示す概略構成図であり、破線で囲んだＡ、Ｂ、
Ｃは夫々１つのグループとしたＩＣ群を示す。
ボードを示す概略構成図であり、破線で囲んだＡ、Ｂ、
Ｃは夫々１つのグループとしたＩＣ群を示す。
【図３】遅延素子が接続されていないとした場合の図２
に示すバーンインボードのノイズ発生状況を示す説明図
である。
に示すバーンインボードのノイズ発生状況を示す説明図
である。
【図４】遅延素子が接続されているとした場合の図２に
示すバーンインボードのノイズ発生状況を示す説明図で
ある。
示すバーンインボードのノイズ発生状況を示す説明図で
ある。
【図５】従来のバーンインボードに複数のＩＣが縦にｍ
列、横にｎ列並列接続されて搭載された状態を示す概略
構成図である。
列、横にｎ列並列接続されて搭載された状態を示す概略
構成図である。
２０ バーンインボード ２２ ＩＣ ２４ 入力信号 ２６ 遅延素子
Claims (1)
- 【請求項１】 複数の同一品種の集積回路を信号線によ
り並列接続し、前記集積回路に同一信号源から信号を入
力することにより前記集積回路を動作させるバーンイン
ボードにおいて、 前記複数の集積回路を、遅延素子を介して並列接続した
ことを特徴とするバーンインボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236931A JPH0682514A (ja) | 1992-09-04 | 1992-09-04 | バーンインボード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236931A JPH0682514A (ja) | 1992-09-04 | 1992-09-04 | バーンインボード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0682514A true JPH0682514A (ja) | 1994-03-22 |
Family
ID=17007878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236931A Withdrawn JPH0682514A (ja) | 1992-09-04 | 1992-09-04 | バーンインボード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682514A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011145207A (ja) * | 2010-01-15 | 2011-07-28 | Renesas Electronics Corp | 半導体製造検査装置と半導体装置 |
-
1992
- 1992-09-04 JP JP4236931A patent/JPH0682514A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011145207A (ja) * | 2010-01-15 | 2011-07-28 | Renesas Electronics Corp | 半導体製造検査装置と半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7949916B1 (en) | Scan chain circuitry for delay fault testing of logic circuits | |
| JP2505049B2 (ja) | 電子素子のテスト方法 | |
| US7906982B1 (en) | Interface apparatus and methods of testing integrated circuits using the same | |
| US5127008A (en) | Integrated circuit driver inhibit control test method | |
| US7673205B2 (en) | Semiconductor IC and testing method thereof | |
| JPWO2006087844A1 (ja) | 配線の接続状態検査装置 | |
| US11131711B1 (en) | Testing system and method for in chip decoupling capacitor circuits | |
| JPH0682514A (ja) | バーンインボード | |
| US6459290B1 (en) | Test apparatus of integrated circuit | |
| JPH0312099A (ja) | 直列データ伝送路を有する記録素子のテスト方法 | |
| Jandhyala et al. | Design-for-test analysis of a buffered sdram dimm | |
| JP4610919B2 (ja) | 半導体集積回路装置 | |
| JPS6082871A (ja) | 論理集積回路 | |
| JPH05273313A (ja) | テスト回路形成方法 | |
| JP2648001B2 (ja) | 半導体集積回路 | |
| JPS60120269A (ja) | 半導体テスト装置 | |
| KR20000009911A (ko) | 메모리 장치들의 웨이퍼상에서 번-인을 수행하기 위한 회로 및방법 | |
| KR100252303B1 (ko) | 반도체칩 슬레이브 검사장치 | |
| JP2009064891A (ja) | 半導体装置の製造方法 | |
| JPH05142295A (ja) | バーン・イン試験方法及び同試験のためのパターン発生回路 | |
| JPH02248877A (ja) | 論理回路パッケージ | |
| JPS62179755A (ja) | テスト回路内蔵半導体集積回路 | |
| JP2005292062A (ja) | マルチチップモジュールの検査方法及び製造方法 | |
| JPH0534416A (ja) | 半導体論理集積回路 | |
| JP2005099010A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |